JPH081332U - パルス発生器 - Google Patents

パルス発生器

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Publication number
JPH081332U
JPH081332U JP035210U JP3521091U JPH081332U JP H081332 U JPH081332 U JP H081332U JP 035210 U JP035210 U JP 035210U JP 3521091 U JP3521091 U JP 3521091U JP H081332 U JPH081332 U JP H081332U
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JP
Japan
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pulse
output
stop
circuit
counter
Prior art date
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Pending
Application number
JP035210U
Other languages
English (en)
Inventor
ペーター・アウエ
ミシャエル・フライシャー
フリードヘルム・ブリハウス
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HP Inc
Original Assignee
Hewlett Packard Co
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Filing date
Publication date
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Publication of JPH081332U publication Critical patent/JPH081332U/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】簡単な構成で、種々のパルス幅、パルス周波数
のパルスを発生する。 【構成】調歩発振器1の出力はカウンタ2により分周さ
れ、その分周出力によってトリガされる波形整形回路4
の停止パルスcを生ずる。停止パルスcは発振器1を所
定時間発振停止せしめ、その後即時発振再開する。カウ
ンタ2のカウント値が特定値N1 ,N2 をとる時の時刻
によりRSフリップフロップ8をセット、リセットして
出力fを得る。

Description

【考案の詳細な説明】
【0001】
【考案の技術分野】
本考案は、種々の周波数、パルス幅、遅延幅のパルスを発生するパルス発生器 に関する。
【0002】
【従来技術】
従来から、繰り返し周波数、パルス幅、トリガ信号に対する相対的遅延幅が調 整可能なパルスを発生する測定用信号源としてパルス発生器が使用されている。 前記パルスの周波数は数百MHz以下の広いレンジ内で調整可能である。 従来のパルス発生器は発振回路を使用しており、前記発振回路の出力信号は所 望の整数比で分周される。又、前記パルスの周波数を所定範囲内に設定するため に、制御電圧を変えることにより前記発振回路の発振周波数をアナログ的に変え ている。 前記の如くして周波数を変えた場合には、数%の周波数誤差が生じ、高精度な 回路を使用したとしても2〜3%の誤差が生じるという欠点があった。
【0003】
【考案の目的】
高精度で種々の周波数、パルス幅、遅延幅のパルスを出力するパルス発生器を 提供することを目的とする。
【0004】
【考案の概要】
本考案のパルス発生器は調歩式発振回路を使用している。前記発振回路は停止 パルスに応答して発振を停止するための制御端子を有している。前記制御端子に 前記停止パルスが印加されている間、前記発振回路からパルス出力信号は出力さ れず、前記停止パルスが終了すると、パルス出力信号が出力される。前記停止パ ルスの時間幅を調整することによって、各パルス出力信号の立上がりエッジの間 隔を調整できる。前記停止パルスは、設定された数の前記パルス出力信号が発生 するごとに周期的に生じる。又、前記パルス出力信号の数が第1の所定計数値に なった後、本考案のパルス発生器は出力信号を出力し、前記パルス出力信号の数 が第2の所定計数値になった後、パルス発生器の出力は停止する。前記2個の計 数値を変えることにより、前記出力信号の遅延幅、パルス幅を変えることができ る。前記パルス出力信号の計数値は基準値と比較され、それらの値が等しくなっ た時、出力信号が発生若しくは停止する。前記出力信号の遅延幅およびパルス幅 を精確に調整するために前記比較器の出力部に遅延線が設けられている。これに より出力信号の始めと終わりを所望の幅だけ遅延させることができる。本考案の パルス発生器によれば、出力信号のパラメータ(周波数、パルス幅および遅延幅 )を高精度で調整できる。全周波数レンジはkHzのオーダから数百MHzまで 広がる。又、簡単な構造で高精度な周波数の出力信号が得られる。さらに、周期 、遅延幅、パルス幅が大きいときでも高分解能である。
【0005】
【考案の実施例】
図1は本考案のパルス発生器の概略ブロック図である。 図1において、調歩式発振回路1はカウンタ2に接続されている。カウンタ2 は発振回路1の出力パルスを所定数計数し、パルスbを出力する。パルスbはカ ウンタ2を初期状態にリセットし、再び新しい計数サイクルが開始する。例えば カウンタ2がダウンカウンタの場合、パルスbによってカウンタ2は所定の計数 値にセットされる。前記計数値はレジスタ3からカウンタ2へロードされる。又 、パルスbは波形整形器4に供給される。波形整形器4はパルスbに応答して停 止パルスcを発振回路1の制御端子に入力する。停止パルスcの時間隔は調整器 5によってアナログ的に調整される。さらに、トリガ信号Tが波形整形回路4か ら出力される。停止パルスcが生じている間、発振回路1の発振は停止し、その 出力は生じない。停止パルスcが終了すると発振回路1から再び出力が得られる 。一方、カウンタ2は比較器6にも接続されている。比較器6によって、カウン タ2の計数値は前もってレジスタ7に設定された値N1、N2と比較される。比 較器6によって、前記計数値がN1に等しいことが検出されると、2つの状態を 取る2状態回路の出力信号は“1”となる。前記計数値がN2に等しいことが検 出されると、2状態回路の出力信号は“0”となる。第1図においてRSフリッ プ・フロップ8が前記2状態回路に相当する。RSフリップ・フロップ8のR入 力端子、S入力端子は各々調整可能な遅延線VZ1、VZ2を介して比較器6の 出力端子に接続されている。又、RSフリップ・フロップ8の出力端子fはQ出 力端子である。出力信号の周波数は、レジスタ3にストアされた値によって概略 決められる。例えば、もしレジスタ3に2進直で15がストアされていれば、カ ウンタ2は分周比が1:16の分周器として働く。もちろん、特に高周波域にお ける回路自身の遅延時間を考慮に入れなければならない。しかしながら、前記遅 延時間は本考案のパルス発生器の原理に影響をおよぼすものではない。トリガ信 号Tに関連するパルス遅延はN1の値を選択することによって概略決定される。 微調整は遅延線VZ1によって行なわれる。出力信号fの立下がりエッジの発生 時点はN2の値を選択することによって概略決定され、その微調整は遅延線VZ 2によって行なわれる。
【0006】 図2は本考案のパルス発生器のタイミング図である。 図2の(a)は図1の信号a、図2の(b)は図1のパルスb、図2の(c) は図1の停止パルスc、図2の(d),(e)は図1の信号d,e、図2の(f )は図1の出力信号fを各々表わしている。出力信号fは信号dおよびeの立上 りエッジ間で発生する。
【0007】 図3は図1の詳細ブロック図である。図1と同一部分には同一符号を付してい る。図3に示した回路は、NOR回路9,10,11およびDフリップ・フロッ プ12から成る同期手段を含んでいる。図3において、発振回路1が出力するパ ルス出力信号aはカウンタ2,Dフリップ・フロップ12のクロック端子および NOR回路9の一方の端子に入力され又、遅延線VZ3を介してNOR回路10 ,11の一方の入力端子に入力されている。カウンタ2の反転出力端子C(上線 付き)はNOR回路9の他方の入力端子およびOR回路22の一方の入力端子に 接続されている。Dフリップ・フロップ12の反転出力端子QはOR回路22の 他方の入力端子に接続されており、又、出力端子Q(上線付き)はカウンタ2の セット入力端子SETに接続されている。Dフリップ・フロップ12からセット 入力端子SETに“0”が入力されると、セット過程が開始する。NOR回路9 の出力端子はランプ発生器13に接続されている。ランプ発生器13のランプ状 出力信号の終端はデジタル・アナログ(D/A)変換器14によって調整可能で ある。入力手段15によって、ランプ状出力信号の時間幅のデジタル値が決定さ れる。D/A変換器14は前記デジタル値をアナログ信号に変換し、前記アナロ グ信号によって前記ランプ状信号の減衰時間を制御している。前記ランプ状信号 はシュミット・トリガ回路16によって、対応する時間幅の停止パルスcに変換 される。入力手段15によって、レジスタ3,17,18の内容が与えられる。 これによって、所望の値N1がレジスタ17にストアされ、N2がレジスタ18 にストアされる。比較器19,20は各々、レジスタ17,18にストアされた 値N1,N2とカウンタ2の計数出力値とを比較する。前記比較結果が一致する と、比較器19,20は各々NOR回路10,11の他方の入力端子にパルスを 出力する。前記パルスは各々、遅延線VZ1,VZ2を介してRSフリップ・フ ロップ8のR入力端子、S入力端子に入力される。前述の如くして所望の出力信 号fが
【0008】 図4は本考案のパルス発生器に使用する調歩式発振回路の原理図である。 図4において、調歩式発振回路はNOR回路21および遅延線VZで構成され ている。NOR回路21の出力信号Aは遅延線VZを介してNOR回路21の一 方の入力端子に帰還されている。NOR回路21の他方の入力端子(制御端子と して働く)には入力信号Eが入力されている。前記の如く構成された調歩式発振 回路の発振周波数は本質的に遅延線VZによって決められる。 本調歩式発振器を図1あるいは図2の回路に用いるときは、入力信号Eとして 停止パルスcが、出力信号Aとしては信号パルス出力信号aが対応するように接 続される。停止パルスCの印加により発振停止した本発振回路は、停止パルスの 消滅とともに、ただちに発振開始する。
【0009】
【考案の効果】
以上述べたように本考案のパルス発生器は、種々の周波数、パルス幅、遅延時 間幅のパルスを発生することができる。
【図面の簡単な説明】
【図1】本考案のパルス発生器の概略ブロック図。
【図2】図1のパルス発生器のタイミング図。
【図3】本考案のパルス発生器の詳細ブロック図。
【図4】本考案のパルス発生器に使用する調歩式発振回
路のブロック図。
【符号の説明】
1:調歩式発振回路 2:カウンタ 3,7:レジスタ 4:波形整形回路 6:比較器 8:RSフリップ・フロップ VZ1,VZ2:遅延線。

Claims (1)

    【実用新案登録請求の範囲】
  1. 調歩式発振手段と、前記調歩式発振手段からの第1出力
    パルスを計数し、該第1出力パルスが所定数発生するご
    とに第2出力パルスを発生する計数手段と、前記第2出
    力パルスを受信し、前記調歩式発振手段の発振を所定時
    間停止するための停止パルスを発生するための波形整形
    手段と、前記波形整形手段の前記停止パルスを調整して
    前記所定時間を連続可変するための調整手段とを有する
    パルス発生器。
JP035210U 1983-07-08 1991-04-18 パルス発生器 Pending JPH081332U (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3324711A DE3324711C2 (de) 1983-07-08 1983-07-08 Impulsgenerator
DE3324711.0 1983-07-08

Publications (1)

Publication Number Publication Date
JPH081332U true JPH081332U (ja) 1996-08-20

Family

ID=6203522

Family Applications (2)

Application Number Title Priority Date Filing Date
JP59137857A Pending JPS6035817A (ja) 1983-07-08 1984-07-03 パルス発生器
JP035210U Pending JPH081332U (ja) 1983-07-08 1991-04-18 パルス発生器

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