JPH09138243A - 捕捉クロックの位相変調装置 - Google Patents
捕捉クロックの位相変調装置Info
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- JPH09138243A JPH09138243A JP8240057A JP24005796A JPH09138243A JP H09138243 A JPH09138243 A JP H09138243A JP 8240057 A JP8240057 A JP 8240057A JP 24005796 A JP24005796 A JP 24005796A JP H09138243 A JPH09138243 A JP H09138243A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
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- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
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Abstract
(57)【要約】
【課題】デジタル・オシロスコープにおける、捕捉クロ
ックとサンプリングを受ける波形との間の相関を阻止す
るための装置を提供する。 【解決手段】本発明の一実施例によれば、デジタル・オ
シロスコープ用の捕捉クロックの位相は、位相ロック・
ループの位相検出器の出力(520)にオフセット電圧
(516)を加算することによって変調される。オフセ
ット電圧(516)は、数発生ルーチンを走らすマイク
ロプロセッサ(702)から入力値が送られて来るデジ
タル・アナログ変換器(706)によって発生される。
ックとサンプリングを受ける波形との間の相関を阻止す
るための装置を提供する。 【解決手段】本発明の一実施例によれば、デジタル・オ
シロスコープ用の捕捉クロックの位相は、位相ロック・
ループの位相検出器の出力(520)にオフセット電圧
(516)を加算することによって変調される。オフセ
ット電圧(516)は、数発生ルーチンを走らすマイク
ロプロセッサ(702)から入力値が送られて来るデジ
タル・アナログ変換器(706)によって発生される。
Description
【0001】
【産業上の利用分野】本発明は、デジタル波形データの
捕捉に関するものである。とりわけ、本発明は、デジタ
ル・オシロスコープに表示する時間変動波形のデジタル
波形データの捕捉に関するものであある。
捕捉に関するものである。とりわけ、本発明は、デジタ
ル・オシロスコープに表示する時間変動波形のデジタル
波形データの捕捉に関するものであある。
【0002】
【従来の技術】デジタル・オシロスコープは、「ランダ
ム繰り返しサンプリング」と呼ばれる技法に依存して、
サンプリング・レートよりはるかに高い周波数を有する
信号を表示することが可能である。これは、サンプル・
クロックが自由な動きを示すようにし、ある捕捉のトリ
ガと第1のサンプルとの間の時間遅延を測定することに
よって、実施される。サンプル・クロックとサンプリン
グされる信号に位相及び/または周波数の相関関係がほ
とんどないか、または、全くない限りにおいて、トリガ
と第1のサンプル(従って、後続のサンプル)との間の
時間は、ランダムである。このランダムな時間差によっ
て、サンプリングされるポイントが、波形に沿ってラン
ダムに分布するという保証が得られ、複数トリガ及び捕
捉サイクルから波形表示を構成することが可能になる。
ム繰り返しサンプリング」と呼ばれる技法に依存して、
サンプリング・レートよりはるかに高い周波数を有する
信号を表示することが可能である。これは、サンプル・
クロックが自由な動きを示すようにし、ある捕捉のトリ
ガと第1のサンプルとの間の時間遅延を測定することに
よって、実施される。サンプル・クロックとサンプリン
グされる信号に位相及び/または周波数の相関関係がほ
とんどないか、または、全くない限りにおいて、トリガ
と第1のサンプル(従って、後続のサンプル)との間の
時間は、ランダムである。このランダムな時間差によっ
て、サンプリングされるポイントが、波形に沿ってラン
ダムに分布するという保証が得られ、複数トリガ及び捕
捉サイクルから波形表示を構成することが可能になる。
【0003】しかし、サンプル・クロックとサンプリン
グを受ける信号に相関関係があれば、トリガと第1のサ
ンプルとの間の時間は、各捕捉サイクル毎にほぼ同じに
なる。この結果、各捕捉サイクル毎に、先行捕捉サイク
ルと同じ波形部分がサンプリングされることになる。従
って、波形の限られた部分だけしかサンプリングされな
いので、サンプル・クロックとサンプリングを受ける信
号に相関関係があれば、波形の正確な画像を表示するこ
とができない。
グを受ける信号に相関関係があれば、トリガと第1のサ
ンプルとの間の時間は、各捕捉サイクル毎にほぼ同じに
なる。この結果、各捕捉サイクル毎に、先行捕捉サイク
ルと同じ波形部分がサンプリングされることになる。従
って、波形の限られた部分だけしかサンプリングされな
いので、サンプル・クロックとサンプリングを受ける信
号に相関関係があれば、波形の正確な画像を表示するこ
とができない。
【0004】
【発明が解決しようとする課題】本発明は、捕捉クロッ
クとサンプリングを受ける波形との間の相関を阻止する
ための装置を提供することを目的とする。
クとサンプリングを受ける波形との間の相関を阻止する
ための装置を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明によれば、位相ロ
ック・ループによって捕捉クロックを発生し、ループ・
フィルタの入力にオフセットを加えて、捕捉サイクル間
の捕捉クロックの位相を変化させることによって、捕捉
クロックとサンプリングを受ける波形との間の相関が阻
止される。このオフセットによって位相エラーが生じ、
ループが捕捉クロックの位相を変化させて補正すること
になる。この結果生じる位相変調は、捕捉サイクル間の
オフセットを変化させることによってのみ、捕捉サイク
ル間だけに発生するようにすることが可能である。該オ
フセットは、乱数、擬似乱数、または、所定の数が与え
られるデジタル・アナログ変換器(「DAC」)によっ
て発生させることが可能である。DACが用いられる場
合、DACの分解能によって、可能性のある位相変化の
分解能が決まる。
ック・ループによって捕捉クロックを発生し、ループ・
フィルタの入力にオフセットを加えて、捕捉サイクル間
の捕捉クロックの位相を変化させることによって、捕捉
クロックとサンプリングを受ける波形との間の相関が阻
止される。このオフセットによって位相エラーが生じ、
ループが捕捉クロックの位相を変化させて補正すること
になる。この結果生じる位相変調は、捕捉サイクル間の
オフセットを変化させることによってのみ、捕捉サイク
ル間だけに発生するようにすることが可能である。該オ
フセットは、乱数、擬似乱数、または、所定の数が与え
られるデジタル・アナログ変換器(「DAC」)によっ
て発生させることが可能である。DACが用いられる場
合、DACの分解能によって、可能性のある位相変化の
分解能が決まる。
【0006】
【実施例】いくつかの異なる実施例に関連して、本発明
の説明を行うことにする。望ましい実施例は、捕捉クロ
ックの位相を変調することによって、サンプリングを受
ける波形とデジタル・オシロスコープの捕捉クロックと
の相関を阻止するための方法及び装置である。捕捉クロ
ックは、位相ロック・ループによって発生する。捕捉ク
ロックの位相は、位相ロック・ループのループ・フィル
タの入力にオフセットを加えることによって変調され
る。オフセットは、デジタル・アナログ変換器の入力に
値を入力することによって発生する。デジタル・アナロ
グ変換器の出力は、捕捉サイクル間において変化する。
DACに入力される値は、マイクロプロセッサにおいて
実行されるソフトウェアによって発生する。もう1つの
望ましい実施例の場合、捕捉クロックは、遅延ロック・
ループによって発生し、捕捉クロックの位相は、遅延ロ
ック・ループのループ・フィルタの入力にオフセットを
加えることによって変調される。
の説明を行うことにする。望ましい実施例は、捕捉クロ
ックの位相を変調することによって、サンプリングを受
ける波形とデジタル・オシロスコープの捕捉クロックと
の相関を阻止するための方法及び装置である。捕捉クロ
ックは、位相ロック・ループによって発生する。捕捉ク
ロックの位相は、位相ロック・ループのループ・フィル
タの入力にオフセットを加えることによって変調され
る。オフセットは、デジタル・アナログ変換器の入力に
値を入力することによって発生する。デジタル・アナロ
グ変換器の出力は、捕捉サイクル間において変化する。
DACに入力される値は、マイクロプロセッサにおいて
実行されるソフトウェアによって発生する。もう1つの
望ましい実施例の場合、捕捉クロックは、遅延ロック・
ループによって発生し、捕捉クロックの位相は、遅延ロ
ック・ループのループ・フィルタの入力にオフセットを
加えることによって変調される。
【0007】図1には、本発明を実施するデジタル・オ
シロスコープの基本ブロック図が示されている。アナロ
グ入力116が受信され、アナログ・フロント・エンド
102に送られる。アナログ・フロント・エンド102
によって、アナログ・デジタル変換器(「A/D」)1
04に送られる出力118と、時間補間器112に送ら
れるトリガ信号122が生じる。A/Dのサンプル時間
は、捕捉クロック発生器114によって発生する捕捉ク
ロック124によって制御される。A/D104によっ
て処理されたデジタル波形サンプル120は、メモリ1
06に記憶される。このメモリは、マイクロプロセッサ
または他の状態マシン(「CPU」)108によって読
み取られ、ラスタ・ディスプレイ装置110に表示され
る。捕捉クロック124は、時間補間器112にも送ら
れる。時間補間器112はトリガ信号122と捕捉クロ
ック124との時間遅延を測定し、その値126をCP
U108に送る。CPUは、時間補間器126の出力及
びサンプリングを受けるデータ・ポイント120を利用
して、ディスプレイ110上のどのピクセルを照明する
かを決定する。
シロスコープの基本ブロック図が示されている。アナロ
グ入力116が受信され、アナログ・フロント・エンド
102に送られる。アナログ・フロント・エンド102
によって、アナログ・デジタル変換器(「A/D」)1
04に送られる出力118と、時間補間器112に送ら
れるトリガ信号122が生じる。A/Dのサンプル時間
は、捕捉クロック発生器114によって発生する捕捉ク
ロック124によって制御される。A/D104によっ
て処理されたデジタル波形サンプル120は、メモリ1
06に記憶される。このメモリは、マイクロプロセッサ
または他の状態マシン(「CPU」)108によって読
み取られ、ラスタ・ディスプレイ装置110に表示され
る。捕捉クロック124は、時間補間器112にも送ら
れる。時間補間器112はトリガ信号122と捕捉クロ
ック124との時間遅延を測定し、その値126をCP
U108に送る。CPUは、時間補間器126の出力及
びサンプリングを受けるデータ・ポイント120を利用
して、ディスプレイ110上のどのピクセルを照明する
かを決定する。
【0008】トリガが常に波形の同じポイントで生じ、
各捕捉サイクルのトリガから第1のサンプルまでの時間
期間がランダムか、あるいは、少なくとも十分に分散し
ているものと仮定すると、各捕捉サイクル毎に、波形の
異なるポイントからそのサンプルが得られることにな
る。各捕捉サイクルのトリガと第1のサンプルとの間に
おける遅延が測定され、第1のサンプルと後続のサンプ
ルとの間の時間は、捕捉クロック周期の倍数であること
が分かっているので、各捕捉サイクル毎の各データ・ポ
イントを表示するのに適した位置を求めることができ
る。また、トリガから表示される各ポイントまでの遅延
は十分に分散しているので、波形に沿った多くのポイン
トが照明されることになる。波形に沿って十分に分散さ
れたポイントを蓄積することによって、波形が見えるよ
うになる。これが、図2に示す入力波形からの十分に分
散した多数のサンプルのグラフである図3に示されてい
る。
各捕捉サイクルのトリガから第1のサンプルまでの時間
期間がランダムか、あるいは、少なくとも十分に分散し
ているものと仮定すると、各捕捉サイクル毎に、波形の
異なるポイントからそのサンプルが得られることにな
る。各捕捉サイクルのトリガと第1のサンプルとの間に
おける遅延が測定され、第1のサンプルと後続のサンプ
ルとの間の時間は、捕捉クロック周期の倍数であること
が分かっているので、各捕捉サイクル毎の各データ・ポ
イントを表示するのに適した位置を求めることができ
る。また、トリガから表示される各ポイントまでの遅延
は十分に分散しているので、波形に沿った多くのポイン
トが照明されることになる。波形に沿って十分に分散さ
れたポイントを蓄積することによって、波形が見えるよ
うになる。これが、図2に示す入力波形からの十分に分
散した多数のサンプルのグラフである図3に示されてい
る。
【0009】あいにく、サンプリングを受ける波形とサ
ンプル・クロックが、同期するか、あるいは、相関関係
が強い場合に問題が生じる。これは、例えば、サンプリ
ングを受ける波形の周波数が、サンプル・クロックの周
波数の整数倍である場合に生じる可能性がある。トリガ
と第1のサンプルの間の時間が、常にほぼ同じである場
合、各時間毎に、入力波形のほぼ同じ部分がサンプリン
グされ、表示されることになる。これが、図4に示すサ
ンプルのグラフによって示されている。明らかに、図4
のサンプルから生じる表示は、波形の無駄な表示であ
る。
ンプル・クロックが、同期するか、あるいは、相関関係
が強い場合に問題が生じる。これは、例えば、サンプリ
ングを受ける波形の周波数が、サンプル・クロックの周
波数の整数倍である場合に生じる可能性がある。トリガ
と第1のサンプルの間の時間が、常にほぼ同じである場
合、各時間毎に、入力波形のほぼ同じ部分がサンプリン
グされ、表示されることになる。これが、図4に示すサ
ンプルのグラフによって示されている。明らかに、図4
のサンプルから生じる表示は、波形の無駄な表示であ
る。
【0010】図5には、その出力の位相をオフセットに
よって調整することが可能な位相ロック・ループを利用
した捕捉クロック発生器(図1の114)のブロック図
が示されている。基準クロック502は、位相検出器5
04に送られる。位相検出器は、基準クロック502と
スケーリングを施された捕捉クロック518の位相を比
較する。位相検出器の出力520には、加算器506に
よってオフセット516が加えられる。位相検出器の出
力520及び/またはオフセット516は、電流と電圧
のいずれかとすることが可能である。位相検出器の出力
520とオフセット516の合計が、ループ・フィルタ
508に送られる。ループ・フィルタの出力522は、
電圧制御発振器(「VCO」)510を制御する。捕捉
クロック514は、VCOの出力から得られる。もう1
つの実施例の場合、VCO510を電流制御発振器
(「CCO」)に置き換えることも可能である。
よって調整することが可能な位相ロック・ループを利用
した捕捉クロック発生器(図1の114)のブロック図
が示されている。基準クロック502は、位相検出器5
04に送られる。位相検出器は、基準クロック502と
スケーリングを施された捕捉クロック518の位相を比
較する。位相検出器の出力520には、加算器506に
よってオフセット516が加えられる。位相検出器の出
力520及び/またはオフセット516は、電流と電圧
のいずれかとすることが可能である。位相検出器の出力
520とオフセット516の合計が、ループ・フィルタ
508に送られる。ループ・フィルタの出力522は、
電圧制御発振器(「VCO」)510を制御する。捕捉
クロック514は、VCOの出力から得られる。もう1
つの実施例の場合、VCO510を電流制御発振器
(「CCO」)に置き換えることも可能である。
【0011】捕捉クロック514は、捕捉クロックの周
波数を分割して、スケーリングを施された捕捉クロック
518を生じる分周器512にも接続されている。スケ
ーリングを施された捕捉クロック518は、位相検出器
504に送られる。オフセット516が非ゼロの場合、
位相検出器の出力520によってオフセット516が相
殺され、ループ・フィルタに対する入力524がゼロに
なるように、基準クロック502とスケーリングを施さ
れた捕捉クロック518との間の位相差を維持よう、該
システムが強制される。ループ・フィルタに対する入力
524がゼロになると、システムは、「ロック」され、
捕捉クロック514の位相と周波数が、両方とも、一定
になる。該システムが維持しなければならない位相差の
量は、オフセット516に直接左右される。従って、捕
捉クロック514の位相は、オフセット516によって
制御することが可能である。
波数を分割して、スケーリングを施された捕捉クロック
518を生じる分周器512にも接続されている。スケ
ーリングを施された捕捉クロック518は、位相検出器
504に送られる。オフセット516が非ゼロの場合、
位相検出器の出力520によってオフセット516が相
殺され、ループ・フィルタに対する入力524がゼロに
なるように、基準クロック502とスケーリングを施さ
れた捕捉クロック518との間の位相差を維持よう、該
システムが強制される。ループ・フィルタに対する入力
524がゼロになると、システムは、「ロック」され、
捕捉クロック514の位相と周波数が、両方とも、一定
になる。該システムが維持しなければならない位相差の
量は、オフセット516に直接左右される。従って、捕
捉クロック514の位相は、オフセット516によって
制御することが可能である。
【0012】図6には、出力の位相をオフセットによっ
て調整可能な遅延ロック・ループを利用した捕捉クロッ
ク発生器(図1の114)のブロック図が示されてい
る。基準クロック602は、位相検出器604に送られ
る。位相検出器は、基準クロック602とスケーリング
を施された捕捉クロック618の位相を比較する。位相
検出器の出力620には、加算器606によってオフセ
ット616が加えられる。位相検出器の出力620及び
/またはオフセット616は、電流と電圧のいずれかと
することが可能である。位相検出器の出力620とオフ
セット616の合計が、ループ・フィルタ608に送ら
れる。ループ・フィルタの出力622は、電圧制御遅延
回路(「VCD」)610を介して高速クロック626
の遅延を制御する。捕捉クロック614は、VCDの出
力から得られる。捕捉クロック614は、分周器を介し
て送られ、スケーリングを施された捕捉クロック618
を発生する。捕捉クロックが分周器をバイパスして、直
接位相検出器604に送られるか、あるいは、分周器6
12が1で割るようにセットされている場合には、高速
クロック626を基準クロック602にすることも可能
である。高速クロック626の周波数は、基準クロック
602の周波数と分周器612の分割比をかけた値に等
しい。もう1つの実施例の場合、VCD610を電流制
御遅延回路に置き換えることも可能である。
て調整可能な遅延ロック・ループを利用した捕捉クロッ
ク発生器(図1の114)のブロック図が示されてい
る。基準クロック602は、位相検出器604に送られ
る。位相検出器は、基準クロック602とスケーリング
を施された捕捉クロック618の位相を比較する。位相
検出器の出力620には、加算器606によってオフセ
ット616が加えられる。位相検出器の出力620及び
/またはオフセット616は、電流と電圧のいずれかと
することが可能である。位相検出器の出力620とオフ
セット616の合計が、ループ・フィルタ608に送ら
れる。ループ・フィルタの出力622は、電圧制御遅延
回路(「VCD」)610を介して高速クロック626
の遅延を制御する。捕捉クロック614は、VCDの出
力から得られる。捕捉クロック614は、分周器を介し
て送られ、スケーリングを施された捕捉クロック618
を発生する。捕捉クロックが分周器をバイパスして、直
接位相検出器604に送られるか、あるいは、分周器6
12が1で割るようにセットされている場合には、高速
クロック626を基準クロック602にすることも可能
である。高速クロック626の周波数は、基準クロック
602の周波数と分周器612の分割比をかけた値に等
しい。もう1つの実施例の場合、VCD610を電流制
御遅延回路に置き換えることも可能である。
【0013】図7には、図5のオフセット516及び図
6のオフセット616を発生する方法のブロック図が示
されている。マイクロプロセッサ702は、一連の数を
発生するようにプログラムされている。これらの数70
4は、DAC706に入力として供給される。次に、D
ACの出力がオフセット516または616として用い
られる。これらの数は、乱数、擬似乱数とすることもで
きるし、あるいは、所定のシーケンスに従うことも可能
である。DACに対する入力が一連の乱数である場合、
オフセットはランダムになる。オフセットがランダムで
あれば、捕捉クロック514及び614の位相はランダ
ムになる。
6のオフセット616を発生する方法のブロック図が示
されている。マイクロプロセッサ702は、一連の数を
発生するようにプログラムされている。これらの数70
4は、DAC706に入力として供給される。次に、D
ACの出力がオフセット516または616として用い
られる。これらの数は、乱数、擬似乱数とすることもで
きるし、あるいは、所定のシーケンスに従うことも可能
である。DACに対する入力が一連の乱数である場合、
オフセットはランダムになる。オフセットがランダムで
あれば、捕捉クロック514及び614の位相はランダ
ムになる。
【0014】DAC706に対する入力に、所定のシー
ケンスを選択することも可能である。これによって、例
えば、捕捉クロックは、いくつかの捕捉サイクルにわた
って可能性のある全ての位相変化を被ることが可能にな
る。
ケンスを選択することも可能である。これによって、例
えば、捕捉クロックは、いくつかの捕捉サイクルにわた
って可能性のある全ての位相変化を被ることが可能にな
る。
【0015】マイクロプロセッサ702が、捕捉サイク
ル間においてDACに対する入力を変化させるだけの場
合、図5の位相ロック・ループ及び図6の遅延ロック・
ループに対して、次の捕捉サイクルの開始前に、「ロッ
ク」状態に達するのに十分な時間を与えることが可能で
ある。これによって、捕捉クロックの位相及び周波数
が、両方とも、捕捉サイクル時に一定になるという保証
が得られる。捕捉クロックの位相及び周波数が一定にな
ると、図1のCPU108は、図1のディスプレイ11
0上において各ポイントの正確な位置決めが可能にな
る。図5の位相ロック・ループ及び図6の遅延ロック・
ループが「ロック」状態に達するのに必要な時間量は、
それぞれ、ループ・フィルタ508及び608の応答に
よって決まり、捕捉速度を減速することなく、捕捉間に
おける位相変化を可能にするのに十分な速さの位相変化
が得られるように設計することが可能である。さらに、
DACに入力される各数をDACに入力される最後の数
あたりの所定の範囲に限定することによって、捕捉間の
最大位相ステップを制限することが可能である。最大位
相ステップを制限することによって、整定時間が速くな
る。マイクロプロセッサ702は、図1のCPU108
と同じにすることが可能である。
ル間においてDACに対する入力を変化させるだけの場
合、図5の位相ロック・ループ及び図6の遅延ロック・
ループに対して、次の捕捉サイクルの開始前に、「ロッ
ク」状態に達するのに十分な時間を与えることが可能で
ある。これによって、捕捉クロックの位相及び周波数
が、両方とも、捕捉サイクル時に一定になるという保証
が得られる。捕捉クロックの位相及び周波数が一定にな
ると、図1のCPU108は、図1のディスプレイ11
0上において各ポイントの正確な位置決めが可能にな
る。図5の位相ロック・ループ及び図6の遅延ロック・
ループが「ロック」状態に達するのに必要な時間量は、
それぞれ、ループ・フィルタ508及び608の応答に
よって決まり、捕捉速度を減速することなく、捕捉間に
おける位相変化を可能にするのに十分な速さの位相変化
が得られるように設計することが可能である。さらに、
DACに入力される各数をDACに入力される最後の数
あたりの所定の範囲に限定することによって、捕捉間の
最大位相ステップを制限することが可能である。最大位
相ステップを制限することによって、整定時間が速くな
る。マイクロプロセッサ702は、図1のCPU108
と同じにすることが可能である。
【0016】基準クロック502は、Epson Am
erica,Inc.製のSG−51PJ−25.00
0MCのような水晶発振器によって発生することが可能
である。この部品によって、25MHZのTTLレベル
・クロック信号が生じる。TTLレベル・基準クロック
は、モトローラ社製のTTL・ECL変換チップ10H
124によってECL論理レベルに変換することが可能
である。ECL基準クロック信号は、さらに、位相検出
器に送ることが可能である。位相検出器は、モトローラ
社製のMC12040とすることが可能である。加算器
506及びループ・フィルタは、Analog Dev
ices Inc.の2つのOP−27演算増幅器また
は同等物を利用して実施することが可能である。第1の
OP−27は、位相検出器の出力を特定の出力レベル及
び出力インピーダンスに変換するように構成することが
可能である。第2のOP−27は、総和積分器として構
成することが可能である。第1のOP−27の出力は、
制御インピーダンス・オフセット信号と合計され、その
結果は、第2のOP−27によって積分される。第2の
OP−27の出力はVCO510に送られる。VCO5
10は、モトローラ社製のMC12148とすることが
可能である。VCOの出力は、モトローラ社製の10E
101に送ることによって、PECL(正のECL)論
理レベルからECL論理レベルに変換することが可能で
ある。10E101の出力は、さらに、入力周波数を1
6分割するように構成されたモトローラ社製の10E1
31またはカスタム集積回路とすることが可能な分周器
512に送ることが可能である。オフセット516は、
OP−27に接続されて、制御レベル及び制御出力イン
ピーダンスが得られるようにするDAC−08デジタル
・アナログ変換器によって発生することが可能である。
DAC−08または同等物は、Analog Devi
ces Inc.から入手可能である。DAC−08に
対する入力は、乱数発生ルーチンを実行するマイクロプ
ロセッサによって得られる一連の数とすることが可能で
ある。もう1つの実施例の場合、位相検出器504及び
分周器512は、カスタム集積回路において実施するこ
とが可能である
erica,Inc.製のSG−51PJ−25.00
0MCのような水晶発振器によって発生することが可能
である。この部品によって、25MHZのTTLレベル
・クロック信号が生じる。TTLレベル・基準クロック
は、モトローラ社製のTTL・ECL変換チップ10H
124によってECL論理レベルに変換することが可能
である。ECL基準クロック信号は、さらに、位相検出
器に送ることが可能である。位相検出器は、モトローラ
社製のMC12040とすることが可能である。加算器
506及びループ・フィルタは、Analog Dev
ices Inc.の2つのOP−27演算増幅器また
は同等物を利用して実施することが可能である。第1の
OP−27は、位相検出器の出力を特定の出力レベル及
び出力インピーダンスに変換するように構成することが
可能である。第2のOP−27は、総和積分器として構
成することが可能である。第1のOP−27の出力は、
制御インピーダンス・オフセット信号と合計され、その
結果は、第2のOP−27によって積分される。第2の
OP−27の出力はVCO510に送られる。VCO5
10は、モトローラ社製のMC12148とすることが
可能である。VCOの出力は、モトローラ社製の10E
101に送ることによって、PECL(正のECL)論
理レベルからECL論理レベルに変換することが可能で
ある。10E101の出力は、さらに、入力周波数を1
6分割するように構成されたモトローラ社製の10E1
31またはカスタム集積回路とすることが可能な分周器
512に送ることが可能である。オフセット516は、
OP−27に接続されて、制御レベル及び制御出力イン
ピーダンスが得られるようにするDAC−08デジタル
・アナログ変換器によって発生することが可能である。
DAC−08または同等物は、Analog Devi
ces Inc.から入手可能である。DAC−08に
対する入力は、乱数発生ルーチンを実行するマイクロプ
ロセッサによって得られる一連の数とすることが可能で
ある。もう1つの実施例の場合、位相検出器504及び
分周器512は、カスタム集積回路において実施するこ
とが可能である
【0017】理解しておくべきは、請求の発明は、望ま
しい実施例に限定されるものではなく、本発明の概念の
範囲及び精神内における他の修正及び変更を包含するも
のである。例えば、オフセットを発生するために、マイ
クロプロセッサによって制御されるDACが利用され
る。ランダマイザとして他の装置及び方法を利用して、
ランダム・オフセットを発生することも可能である。ラ
ンダマイザの一例においては、ノイズ源をサンプル及び
ホールド回路に供給することが必要になる。これによっ
て、捕捉サイクル間において変化するように制御可能な
ランダム電圧が得られることになる。もう1つの位相ロ
ック・ループ・タイプの例では、図5における分周器5
12を排除することが必要になる。これによって、位相
ロック・ループの周波数逓倍機能が排除されるが、捕捉
クロック514の位相を変更するオフセットの能力には
影響がない。
しい実施例に限定されるものではなく、本発明の概念の
範囲及び精神内における他の修正及び変更を包含するも
のである。例えば、オフセットを発生するために、マイ
クロプロセッサによって制御されるDACが利用され
る。ランダマイザとして他の装置及び方法を利用して、
ランダム・オフセットを発生することも可能である。ラ
ンダマイザの一例においては、ノイズ源をサンプル及び
ホールド回路に供給することが必要になる。これによっ
て、捕捉サイクル間において変化するように制御可能な
ランダム電圧が得られることになる。もう1つの位相ロ
ック・ループ・タイプの例では、図5における分周器5
12を排除することが必要になる。これによって、位相
ロック・ループの周波数逓倍機能が排除されるが、捕捉
クロック514の位相を変更するオフセットの能力には
影響がない。
【0018】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【0019】[実施態様1]入力基準クロック(502)
と、出力捕捉クロック(514)と、前記入力基準クロ
ック(502)と前記出力捕捉クロック(514)との
間の位相誤差を制御するオフセット入力(516)とを
有する位相ロック・ループと、前記オフセット入力(5
16)を発生する手段と、を備えて成る、捕捉クロック
(514)の位相変調装置。
と、出力捕捉クロック(514)と、前記入力基準クロ
ック(502)と前記出力捕捉クロック(514)との
間の位相誤差を制御するオフセット入力(516)とを
有する位相ロック・ループと、前記オフセット入力(5
16)を発生する手段と、を備えて成る、捕捉クロック
(514)の位相変調装置。
【0020】[実施態様2]前記オフセット入力(51
6)を発生するための前記手段が、DAC入力を有する
デジタル・アナログ変換器(706)を備えていること
を特徴とする、実施態様1に記載の装置。
6)を発生するための前記手段が、DAC入力を有する
デジタル・アナログ変換器(706)を備えていること
を特徴とする、実施態様1に記載の装置。
【0021】[実施態様3]前記DAC入力が、マイクロ
プロセッサ(702)によって生じることを特徴とす
る、実施態様2に記載の装置。
プロセッサ(702)によって生じることを特徴とす
る、実施態様2に記載の装置。
【0022】[実施態様4]捕捉サイクル、及び、捕捉ク
ロック発生器(114)を備えたデジタル・オシロスコ
ープであって、前記捕捉クロック発生器(114)が、
入力基準クロック(502)、出力捕捉クロック(51
4)、及び、前記出力捕捉クロック(514)の位相を
制御するオフセット入力(516)を有する位相ロック
・ループと、前記オフセット入力(516)に接続され
たオフセット発生器と、を備えて成ることを特徴とす
る、オシロスコープ。
ロック発生器(114)を備えたデジタル・オシロスコ
ープであって、前記捕捉クロック発生器(114)が、
入力基準クロック(502)、出力捕捉クロック(51
4)、及び、前記出力捕捉クロック(514)の位相を
制御するオフセット入力(516)を有する位相ロック
・ループと、前記オフセット入力(516)に接続され
たオフセット発生器と、を備えて成ることを特徴とす
る、オシロスコープ。
【0023】[実施態様5]前記オフセット入力(51
6)が、前記捕捉サイクル間で変化することを特徴とす
る、実施態様4に記載の装置。
6)が、前記捕捉サイクル間で変化することを特徴とす
る、実施態様4に記載の装置。
【0024】[実施態様6]DAC入力とDAC出力(7
16)とを有するデジタル・アナログ変換器(706)
をさらに備え、前記DAC出力(716)が、前記オフ
セット入力(516)に接続され、前記DAC入力が、
一連の数(704)であることを特徴とする、実施態様
4に記載の装置。
16)とを有するデジタル・アナログ変換器(706)
をさらに備え、前記DAC出力(716)が、前記オフ
セット入力(516)に接続され、前記DAC入力が、
一連の数(704)であることを特徴とする、実施態様
4に記載の装置。
【0025】[実施態様7]前記一連の数(704)が、
マイクロプロセッサ(702)によって発生されること
を特徴とする、実施態様6に記載の装置。
マイクロプロセッサ(702)によって発生されること
を特徴とする、実施態様6に記載の装置。
【0026】[実施態様8]捕捉サイクルを有するデジタ
ル・オシロスコープの捕捉クロックの位相を変調する方
法であって、(a)位相検出器(504)の出力(52
0)と合計され、該合計(524)がループ・フィルタ
(508)の入力に加えられることになる、オフセット
入力(516)を有する位相ロック・ループの出力から
捕捉クロック(124)を発生するステップと、(b)
オフセット値を発生するステップと、(c)前記オフセ
ット値を前記オフセット入力(516)に加えるステッ
プと、(d)ステップ(b)及び(c)を繰り返すステ
ップと、を備えて成る方法。
ル・オシロスコープの捕捉クロックの位相を変調する方
法であって、(a)位相検出器(504)の出力(52
0)と合計され、該合計(524)がループ・フィルタ
(508)の入力に加えられることになる、オフセット
入力(516)を有する位相ロック・ループの出力から
捕捉クロック(124)を発生するステップと、(b)
オフセット値を発生するステップと、(c)前記オフセ
ット値を前記オフセット入力(516)に加えるステッ
プと、(d)ステップ(b)及び(c)を繰り返すステ
ップと、を備えて成る方法。
【0027】[実施態様9]前記オフセット値が、前記捕
捉サイクル間において変更されるだけであることを特徴
とする、実施態様8に記載の方法。
捉サイクル間において変更されるだけであることを特徴
とする、実施態様8に記載の方法。
【0028】[実施態様10]前記ステップ(b)が、
(1)数を発生するステップと、(2)DAC出力(7
16)を有するDAC(706)に前記数を入力するス
テップと、(3)前記DAC出力(716)を前記オフ
セット値(516)として利用するステップと、をさら
に備えて成ることを特徴とする、実施態様9に記載の方
法。
(1)数を発生するステップと、(2)DAC出力(7
16)を有するDAC(706)に前記数を入力するス
テップと、(3)前記DAC出力(716)を前記オフ
セット値(516)として利用するステップと、をさら
に備えて成ることを特徴とする、実施態様9に記載の方
法。
【0029】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、被測定信号波形の正確な画像を表示すること
ができる。
とにより、被測定信号波形の正確な画像を表示すること
ができる。
【図面の簡単な説明】
【図1】本発明を実施するデジタル・オシロスコープの
基本ブロック図である。
基本ブロック図である。
【図2】入力信号の例を示す図である。
【図3】捕捉クロック及び入力信号に相関関係がない場
合の入力信号サンプルを示す図である。
合の入力信号サンプルを示す図である。
【図4】捕捉クロック及び入力信号が同期するか、また
は、相関関係が強い場合の入力信号サンプルを示す図で
ある。
は、相関関係が強い場合の入力信号サンプルを示す図で
ある。
【図5】出力の位相を制御することが可能な位相ロック
・ループのブロック図である。
・ループのブロック図である。
【図6】出力の位相を制御することが可能な遅延ロック
・ループのブロック図である。
・ループのブロック図である。
【図7】オフセットを発生する方法のブロック図であ
る。
る。
102:アナログ・フロント・エンド 104:アナログ・デジタル変換器 106:メモリ 108:CPU 110:ディスプレイ 112:時間補間器 114:捕捉クロック発生器 504:位相検出器 506:加算器 508:ループ・フィルタ 510:電圧制御発振器 512:分周器 604:位相検出器 606:加算器 608:ループ・フィルタ 610:電圧制御遅延回路 612:分周器 702:マイクロプロセッサ 706:デジタル・アナログ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レジナルド・ケラム アメリカ合衆国コロラド州コロラド・スプ リングス、ティモシー・コート 8245
Claims (1)
- 【請求項1】入力基準クロックと、出力捕捉クロック
と、前記入力基準クロックと前記出力捕捉クロックとの
間の位相誤差を制御するオフセット入力とを有する位相
ロック・ループと、 前記オフセット入力を発生する手段と、 を備えて成る、捕捉クロックの位相変調装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US548,156 | 1990-07-05 | ||
US54815695A | 1995-10-25 | 1995-10-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09138243A true JPH09138243A (ja) | 1997-05-27 |
Family
ID=24187648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8240057A Pending JPH09138243A (ja) | 1995-10-25 | 1996-09-11 | 捕捉クロックの位相変調装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5900755A (ja) |
JP (1) | JPH09138243A (ja) |
DE (1) | DE19637942C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007017257A (ja) * | 2005-07-07 | 2007-01-25 | Advantest Corp | 半導体試験装置 |
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KR20210026528A (ko) * | 2019-08-30 | 2021-03-10 | 현대자동차주식회사 | 차량 내 통신 장치 및 그의 시간 동기화 방법 |
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US4724401A (en) * | 1987-04-23 | 1988-02-09 | Rockwell International Corporation | Adaptive oscillator apparatus for use in a phase-lock loop |
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WO1994020888A2 (en) * | 1993-03-10 | 1994-09-15 | National Semiconductor Corporation | Radio frequency telecommunications transceiver |
JP3088233B2 (ja) * | 1993-06-17 | 2000-09-18 | 日本電気株式会社 | 再生クロック生成回路 |
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-
1996
- 1996-09-11 JP JP8240057A patent/JPH09138243A/ja active Pending
- 1996-09-17 DE DE19637942A patent/DE19637942C2/de not_active Expired - Fee Related
-
1997
- 1997-08-11 US US08/909,146 patent/US5900755A/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
DE19637942A1 (de) | 1997-04-30 |
DE19637942C2 (de) | 2002-11-21 |
US5900755A (en) | 1999-05-04 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070118 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070621 |