JPH0671176B2 - 出力回路 - Google Patents
出力回路Info
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- JPH0671176B2 JPH0671176B2 JP63136367A JP13636788A JPH0671176B2 JP H0671176 B2 JPH0671176 B2 JP H0671176B2 JP 63136367 A JP63136367 A JP 63136367A JP 13636788 A JP13636788 A JP 13636788A JP H0671176 B2 JPH0671176 B2 JP H0671176B2
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- collector
- emitter
- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、FM IFアンプのIFカウント用信号を出力する
ための出力回路に関する。
ための出力回路に関する。
（従来の技術） 第２図及び第３図を参照しながら従来の出力回路につい
て説明する。第２図に示す回路では、入力端子１より入
力されるIF信号がIFアンプ２により増幅され、出力端子
３に出力される。前記出力端子３は、負荷抵抗４を介し
て電源VCCに接続されている。そして、前記IFアンプ２
とは別に形成されたゲート回路５に、IFカウント用信号
が入力される。このIFカウント用信号は、ゲート制御端
子６に供給される制御信号で前記ゲート回路５を制御す
ることにより、出力端子７に取り出される。しかし、前
記第２図に示すような構成では、増幅されたIF信号が常
時出力端子３に現われ、IF入力信号や周辺回路と干渉を
起こし易くなる。このため、前記IFアンプ２の動作を不
安定にしたり、周辺回路の動作にも悪影響を与える欠点
がある。
て説明する。第２図に示す回路では、入力端子１より入
力されるIF信号がIFアンプ２により増幅され、出力端子
３に出力される。前記出力端子３は、負荷抵抗４を介し
て電源VCCに接続されている。そして、前記IFアンプ２
とは別に形成されたゲート回路５に、IFカウント用信号
が入力される。このIFカウント用信号は、ゲート制御端
子６に供給される制御信号で前記ゲート回路５を制御す
ることにより、出力端子７に取り出される。しかし、前
記第２図に示すような構成では、増幅されたIF信号が常
時出力端子３に現われ、IF入力信号や周辺回路と干渉を
起こし易くなる。このため、前記IFアンプ２の動作を不
安定にしたり、周辺回路の動作にも悪影響を与える欠点
がある。
第３図に示す回路では、このような欠点を前記IFアンプ
２及びゲート回路５を一つにのIC8内に組み込んで解決
したものである。なお、第３図において前記第２図と同
一部分には同じ符号を付してある。この回路によれば、
通常はIFカウント用信号を遮断しておき、必要な時のみ
にゲート制御端子６に制御信号を供給して、前記IFカウ
ント用信号出力端子７に取り出すことができるので、IF
入力信号や周辺回路と干渉を起こすことがなくなる。
２及びゲート回路５を一つにのIC8内に組み込んで解決
したものである。なお、第３図において前記第２図と同
一部分には同じ符号を付してある。この回路によれば、
通常はIFカウント用信号を遮断しておき、必要な時のみ
にゲート制御端子６に制御信号を供給して、前記IFカウ
ント用信号出力端子７に取り出すことができるので、IF
入力信号や周辺回路と干渉を起こすことがなくなる。
しかしながら、どちらの構成においてもゲート制御端子
６とIFカウント用信号の出力端子７の二端子を必要とす
るので、ICにおける端子数削減の障害の一因となってい
る。
６とIFカウント用信号の出力端子７の二端子を必要とす
るので、ICにおける端子数削減の障害の一因となってい
る。
（発明が解決しようとする課題） このように、従来の出力回路ではゲート征征御端子とIF
カウント用信号の出力端子が必要であり、ICにおける端
子数削減の障害となる欠点がある。
カウント用信号の出力端子が必要であり、ICにおける端
子数削減の障害となる欠点がある。
よって、本発明の目的は、機能を損わずにゲート制御端
子とIFカウント用信号の出力端子とを共有でき、IC化に
適した出力回路を提供することである。
子とIFカウント用信号の出力端子とを共有でき、IC化に
適した出力回路を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） 上記目的を達成するために、本発明の出力回路は、ベー
スとコレクタが共通接続された第１のトランジスタと、
エミッタが前記第１のトランジスタのエミッタと共通接
続されると共に、コレクタが第１の電位供給源に接続さ
れ、前記第１のトランジスタと差動対をなす第２のトラ
ンジスタと、前記第１及び第２のトランジスタのエミッ
タ共通接続点と第２の電位供給源との間に設けられる入
力信号源と、前記第１のトランジスタのベース，コレク
タ共通接続点に接続される信号出力用及び出力制御用の
端子と、ベースが前記端子に接続され、エミッタが前記
第２のトランジスタのベースに接続され、コレクタが前
記第１の電位供給源に接続される第３のトランジスタ
と、エミッタが前記第２のトランジスタのベースに接続
され、コレクタが前記第１電位供給源に接続され、前記
第３のトランジスタと差動対となす第４のトランジスタ
と、前記第２のトランジスタのベースと前記第２の電位
供給源との間に設けられる電流源と、前記第４のトラン
ジスタのベースに所定のバイアス電圧を与えるバイアス
電圧発生手段と、前記第３のトランジスタのコレクタ電
流にもとずいて前記バイアス電圧発生手段から前記第４
のトランジスタのベースに印加されるバイアス電圧を変
化させる制御手段とによって出力回路を構成している。
スとコレクタが共通接続された第１のトランジスタと、
エミッタが前記第１のトランジスタのエミッタと共通接
続されると共に、コレクタが第１の電位供給源に接続さ
れ、前記第１のトランジスタと差動対をなす第２のトラ
ンジスタと、前記第１及び第２のトランジスタのエミッ
タ共通接続点と第２の電位供給源との間に設けられる入
力信号源と、前記第１のトランジスタのベース，コレク
タ共通接続点に接続される信号出力用及び出力制御用の
端子と、ベースが前記端子に接続され、エミッタが前記
第２のトランジスタのベースに接続され、コレクタが前
記第１の電位供給源に接続される第３のトランジスタ
と、エミッタが前記第２のトランジスタのベースに接続
され、コレクタが前記第１電位供給源に接続され、前記
第３のトランジスタと差動対となす第４のトランジスタ
と、前記第２のトランジスタのベースと前記第２の電位
供給源との間に設けられる電流源と、前記第４のトラン
ジスタのベースに所定のバイアス電圧を与えるバイアス
電圧発生手段と、前記第３のトランジスタのコレクタ電
流にもとずいて前記バイアス電圧発生手段から前記第４
のトランジスタのベースに印加されるバイアス電圧を変
化させる制御手段とによって出力回路を構成している。
このような構成によれば、信号出力用（IFカウント用信
号出力用）及び出力制御用（ゲート制御用）端子をオー
プン状態に設定した時は非動作状態となり、前記端子を
抵抗を介して高レベルに設定した時は前記端子から入力
信号源の出力レベルに対応した出力信号が得られる。従
って、ゲート制御端子とIFカウント用信号の出力端子を
共有でき、IC化に適した出力回路を提供できる。
号出力用）及び出力制御用（ゲート制御用）端子をオー
プン状態に設定した時は非動作状態となり、前記端子を
抵抗を介して高レベルに設定した時は前記端子から入力
信号源の出力レベルに対応した出力信号が得られる。従
って、ゲート制御端子とIFカウント用信号の出力端子を
共有でき、IC化に適した出力回路を提供できる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の出力回路をしたものである。この出
力回路は、点線で囲まれた部分がIC化されている。信号
電流源11は、npn型トランジスタQ1のエミッタ及びnpn型
トランジスタQ2のエミッタと接地点GNDとの間に設けら
れ、この信号電流源11からIFカウント用信号が供給され
ている。前記トランジスタQ1のコレクタとベースは相互
接続されていて、npn型トランジスタQ3のベースととも
にIFカウント用信号の出力端子12に接続されている。前
記出力端子12には、負荷抵抗R1を介して端子13が設けら
れている。この端子13に与える電圧を変化させることに
より、前記IFカウント用信号の出力を制御することがで
きるので、前記出力端子12は、ゲート制御端子としても
働いている。前記トランジスタQ2のベースは前記トラン
ジスタQ3のエミッタ及びnpn型トランジスタQ4のエミッ
タに接続され、コレクタは電源ＶCCにされている。前記
トランジスタQ3のコレクタは、pnp型トランジスタQ5の
コレクタ，ベース接続点に接続され、前記トランジスタ
Q4のコレクタは電極ＶCCに接続されている。前記トラン
ジスタQ5のエミッタは電源ＶCCに接続され、ベースはpn
p型トランジスタQ6のベースに接続されている。前記ト
ランジスタQ6のエミッタは電源VCCに接続され、コレク
タはnpn型トランジスタQ7のコレクタ，ベース接続点に
接続されている。前記トランジスタQ7のエミッタは接地
点GNDに接続され、ベースはnpn型トランジスタQ8のベー
スに接続されている。前記トランジスタQ8のエミッタは
接地点GNDに接続され、コレクタは前記トランジスタQ4
のベース、npn型トランジスタQ9のコレクタ，ベース接
続点及び負荷抵抗R2の一端に接続されている。前記負荷
抵抗R2の他端は基準電圧源ＶREFの正極に接続され、こ
の基準電圧源ＶREFの負極は接地点GNDに接続されてい
る。前記トランジスタQ3と前記トランジスタQ4のエミッ
タ共通接続点と接地点GNDとの間には定電流源14が設け
られる。前記トランジスタQ9のエミッタは、npn型トラ
ンジスタQ10のコレクタ，ベース相互接続点に接続さ
れ、前記トランジスタQ10のエミッタは、npn型トランジ
スタQ11のコレクタ，ベース相互接続点に接続され、前
記トランジスタQ11のエミッタは、接地点GNDに接続され
ている。なお、トランジスタQ1とトランジスタQ2とから
なるカレントシェアー回路によりゲート回路が構成さ
れ、定電流源14、トランジスタQ3とトランジスタQ4とか
らなるカレントシェアー回路及びトランジスタQ5〜Q8だ
ゲート制御回路が構成されている。また、トランジスタ
Q8の出力によって、基準電圧源ＶREF、負荷抵抗R2及び
トランジスタQ9〜Q11のバイアス回路からトランジスタQ
4のベースに印加されるバイアス電圧を制御することが
できる。
力回路は、点線で囲まれた部分がIC化されている。信号
電流源11は、npn型トランジスタQ1のエミッタ及びnpn型
トランジスタQ2のエミッタと接地点GNDとの間に設けら
れ、この信号電流源11からIFカウント用信号が供給され
ている。前記トランジスタQ1のコレクタとベースは相互
接続されていて、npn型トランジスタQ3のベースととも
にIFカウント用信号の出力端子12に接続されている。前
記出力端子12には、負荷抵抗R1を介して端子13が設けら
れている。この端子13に与える電圧を変化させることに
より、前記IFカウント用信号の出力を制御することがで
きるので、前記出力端子12は、ゲート制御端子としても
働いている。前記トランジスタQ2のベースは前記トラン
ジスタQ3のエミッタ及びnpn型トランジスタQ4のエミッ
タに接続され、コレクタは電源ＶCCにされている。前記
トランジスタQ3のコレクタは、pnp型トランジスタQ5の
コレクタ，ベース接続点に接続され、前記トランジスタ
Q4のコレクタは電極ＶCCに接続されている。前記トラン
ジスタQ5のエミッタは電源ＶCCに接続され、ベースはpn
p型トランジスタQ6のベースに接続されている。前記ト
ランジスタQ6のエミッタは電源VCCに接続され、コレク
タはnpn型トランジスタQ7のコレクタ，ベース接続点に
接続されている。前記トランジスタQ7のエミッタは接地
点GNDに接続され、ベースはnpn型トランジスタQ8のベー
スに接続されている。前記トランジスタQ8のエミッタは
接地点GNDに接続され、コレクタは前記トランジスタQ4
のベース、npn型トランジスタQ9のコレクタ，ベース接
続点及び負荷抵抗R2の一端に接続されている。前記負荷
抵抗R2の他端は基準電圧源ＶREFの正極に接続され、こ
の基準電圧源ＶREFの負極は接地点GNDに接続されてい
る。前記トランジスタQ3と前記トランジスタQ4のエミッ
タ共通接続点と接地点GNDとの間には定電流源14が設け
られる。前記トランジスタQ9のエミッタは、npn型トラ
ンジスタQ10のコレクタ，ベース相互接続点に接続さ
れ、前記トランジスタQ10のエミッタは、npn型トランジ
スタQ11のコレクタ，ベース相互接続点に接続され、前
記トランジスタQ11のエミッタは、接地点GNDに接続され
ている。なお、トランジスタQ1とトランジスタQ2とから
なるカレントシェアー回路によりゲート回路が構成さ
れ、定電流源14、トランジスタQ3とトランジスタQ4とか
らなるカレントシェアー回路及びトランジスタQ5〜Q8だ
ゲート制御回路が構成されている。また、トランジスタ
Q8の出力によって、基準電圧源ＶREF、負荷抵抗R2及び
トランジスタQ9〜Q11のバイアス回路からトランジスタQ
4のベースに印加されるバイアス電圧を制御することが
できる。
このような構成において、端子13がオープンの時には、
出力端子12もオープン又は低電位となり、トランジスタ
Q1がオフとなるため、出力端子12にはIFカウント用信号
が現われない。これに対し、端子13が高電位になると、
出力端子12も高電位となり、トランジスタQ1がオンとな
るため、出力端子12にはIFカウント用信号が現われる。
出力端子12もオープン又は低電位となり、トランジスタ
Q1がオフとなるため、出力端子12にはIFカウント用信号
が現われない。これに対し、端子13が高電位になると、
出力端子12も高電位となり、トランジスタQ1がオンとな
るため、出力端子12にはIFカウント用信号が現われる。
以下、同図をもとに回路動作を詳細に説明する。
（Ａ）IFカウント用信号遮断時 端子13をオープンにすると、出力端子12もオープン又は
低電位となり、ゲート回路のトランジスタQ1はオフにな
る。ゲート制御回路では、トランジスタQ3がオフとなる
ため、トランジスタQ5〜Q8はオフになる。よって、トラ
ンジスタQ4のベースには、基準電圧源ＶREF、負荷抵抗R
2及びトランジスタQ9〜Q11によりバイアス電圧が供給さ
れ、トランジスタQ4はオンとなる。このトランジスタQ4
のオンによりトランジスタQ2はオンとなるので、信号電
流源11はトランジスタQ2を介して電源ＶCCへ、また、定
電流源14もトランジスタQ4を介して電源ＶCCへバイパス
される。よって、出力端子12にはIFカウント用信号が現
われない。
低電位となり、ゲート回路のトランジスタQ1はオフにな
る。ゲート制御回路では、トランジスタQ3がオフとなる
ため、トランジスタQ5〜Q8はオフになる。よって、トラ
ンジスタQ4のベースには、基準電圧源ＶREF、負荷抵抗R
2及びトランジスタQ9〜Q11によりバイアス電圧が供給さ
れ、トランジスタQ4はオンとなる。このトランジスタQ4
のオンによりトランジスタQ2はオンとなるので、信号電
流源11はトランジスタQ2を介して電源ＶCCへ、また、定
電流源14もトランジスタQ4を介して電源ＶCCへバイパス
される。よって、出力端子12にはIFカウント用信号が現
われない。
（Ｂ）IFカウント用信号出力時 端子13を高電位にすると、出力端子12の電位がトランジ
スタQ4のベース電位より高くなりトランジスタQ3がオン
する。この時、トランジスタQ1のベースとトランジスタ
Q2とのベース間の電位差は、トランジスタQ3のベース，
エミッタ間電圧ＶBEとなるので、トランジスタQ1はオン
となり、トランジスタQ2はオフとなる。よって、信号電
流は、トランジスタQ1にのみ流れるので、抵抗R1を負荷
としてIFカウント用信号を出力端子12にとり出すことが
できる。なお、トランジスタQ3の出力にトランジスタ
Q2,Q6（電流検出手段）及びトランジスタQ7,Q8（バイア
ス電圧制御手段）なる回路を付加したのは、出力振幅に
よりトランジスタQ1のベース電位がトランジスタQ2のベ
ース電位と同等にまで低下するのを防ぐためである。ト
ランジスタQ1のベース電位がトランジスタQ2のベース電
位と同等にまで低下すると、信号電流がトランジスタQ2
にも流れ、トランジスタQ1に流れる信号電流が減って、
負の半サイクルのピークがクランプされてしまう。そこ
で、トランジスタQ3がオンした、トランジスタQ5、Q6、
Q7及びQ8を順次オンさせ、負荷抵抗R2の電位が低下する
ようにする。前記負荷抵抗R2の電位が低下すると、トラ
ンジスタQ5のベース電位が低下するため、この時、トラ
ンジスタQ4のベース電位（＝ＶREF−R2×I1）を、常に
出力端子12における出力振幅の負の半サイクルのピーク
値（GNDに対する値）よりも小さくするように、負荷抵
抗R2及び定電流源14に流れる定電流I1を設定する。する
と、トランジスタQ3のベース電位はトランジスタQ4のベ
ース電位よりも常に高くなるので、トランジスタQ3は常
にオンとなり、前記定電流I1は全てトランジスタQ3に流
れるようになる。よって、トランジスタQ1とトランジス
タQ2のベース電位差は、トランジスタQ3のベース，エミ
ッタ間電圧ＶBEとなり、トランジスタQ1は常にオン、ト
ランジスタQ2は常にオフとなり、負の半サイクルのピー
クがクランプされることがなくなる。
スタQ4のベース電位より高くなりトランジスタQ3がオン
する。この時、トランジスタQ1のベースとトランジスタ
Q2とのベース間の電位差は、トランジスタQ3のベース，
エミッタ間電圧ＶBEとなるので、トランジスタQ1はオン
となり、トランジスタQ2はオフとなる。よって、信号電
流は、トランジスタQ1にのみ流れるので、抵抗R1を負荷
としてIFカウント用信号を出力端子12にとり出すことが
できる。なお、トランジスタQ3の出力にトランジスタ
Q2,Q6（電流検出手段）及びトランジスタQ7,Q8（バイア
ス電圧制御手段）なる回路を付加したのは、出力振幅に
よりトランジスタQ1のベース電位がトランジスタQ2のベ
ース電位と同等にまで低下するのを防ぐためである。ト
ランジスタQ1のベース電位がトランジスタQ2のベース電
位と同等にまで低下すると、信号電流がトランジスタQ2
にも流れ、トランジスタQ1に流れる信号電流が減って、
負の半サイクルのピークがクランプされてしまう。そこ
で、トランジスタQ3がオンした、トランジスタQ5、Q6、
Q7及びQ8を順次オンさせ、負荷抵抗R2の電位が低下する
ようにする。前記負荷抵抗R2の電位が低下すると、トラ
ンジスタQ5のベース電位が低下するため、この時、トラ
ンジスタQ4のベース電位（＝ＶREF−R2×I1）を、常に
出力端子12における出力振幅の負の半サイクルのピーク
値（GNDに対する値）よりも小さくするように、負荷抵
抗R2及び定電流源14に流れる定電流I1を設定する。する
と、トランジスタQ3のベース電位はトランジスタQ4のベ
ース電位よりも常に高くなるので、トランジスタQ3は常
にオンとなり、前記定電流I1は全てトランジスタQ3に流
れるようになる。よって、トランジスタQ1とトランジス
タQ2のベース電位差は、トランジスタQ3のベース，エミ
ッタ間電圧ＶBEとなり、トランジスタQ1は常にオン、ト
ランジスタQ2は常にオフとなり、負の半サイクルのピー
クがクランプされることがなくなる。
ところで、トランジスタQ3ベースも出力振幅により振れ
るが、内部回路状態を決める制御電流は定電流源14に流
れる定電流I1であり、トランジスタQ3は前記定電流I1を
コレクタからエミッタへ通過させるのみであるから、ト
ランジスタQ3のベース電位の振れが前記定電流I1に与え
る影響はない。これは、IFカウント用信号出力時にトラ
ンジスタQ3が常にオン、トランジスタQ2が常にオフであ
り、ゲート回路とゲート制御回路とが電気的に分離され
ていることによる。
るが、内部回路状態を決める制御電流は定電流源14に流
れる定電流I1であり、トランジスタQ3は前記定電流I1を
コレクタからエミッタへ通過させるのみであるから、ト
ランジスタQ3のベース電位の振れが前記定電流I1に与え
る影響はない。これは、IFカウント用信号出力時にトラ
ンジスタQ3が常にオン、トランジスタQ2が常にオフであ
り、ゲート回路とゲート制御回路とが電気的に分離され
ていることによる。
なお、端子13をオープンにすると、トランジスタQ1はオ
フとなるので、IFカウント用信号は遮断され（Ａ）の状
態に戻る。
フとなるので、IFカウント用信号は遮断され（Ａ）の状
態に戻る。
［発明の効果］ 以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
ゲート制御端子と出力端子を共有することにより、従来
二端子必要であったものを一端子に削減することがで
き、しかも回路の構成素子が少なくすむため、IC化に適
した出力回路を提供できる。
二端子必要であったものを一端子に削減することがで
き、しかも回路の構成素子が少なくすむため、IC化に適
した出力回路を提供できる。
また、出力端子に負荷抵抗を介し適当な電位に接続する
だけでIFカウント用信号が得られるので、操作が容易で
ありセット設計がしやすくなる。特にDTS（Digital Tun
ing System）等、前記IFカウント用信号をマイクロコン
ピューターで制御するシステムに適する。
だけでIFカウント用信号が得られるので、操作が容易で
ありセット設計がしやすくなる。特にDTS（Digital Tun
ing System）等、前記IFカウント用信号をマイクロコン
ピューターで制御するシステムに適する。
また、IFカウント用信号は必要な時のみに出力すること
ができるので、通常時におけるIF入力信号や周辺回路と
の干渉を起こすことがなくなる。
ができるので、通常時におけるIF入力信号や周辺回路と
の干渉を起こすことがなくなる。
第１図は本発明の一実施例に係わる出力回路を説明する
ための回路図、第２図及び第３図は従来の出力回路を説
明するための図である。 11……信号電流源、12……出力端子（ゲート制御端
子）、14……定電流源、Q1〜Q11……トランジスタ、R1,
R2……負荷抵抗、ＶREF……基準電圧源。
ための回路図、第２図及び第３図は従来の出力回路を説
明するための図である。 11……信号電流源、12……出力端子（ゲート制御端
子）、14……定電流源、Q1〜Q11……トランジスタ、R1,
R2……負荷抵抗、ＶREF……基準電圧源。
Claims (1)
- 【請求項１】ベースとコレクタが共通接続された第１の
トランジスタと、エミッタが前記第１のトランジスタの
エミッタと共通接続されると共に、コレクタが第１の電
位供給源に接続され、前記第１のトランジスタと差動対
をなす第２のトランジスタと、前記第１及び第２のトラ
ンジスタのエミッタ共通接続点と第２の電位供給源との
間に設けられる入力信号源と、前記第１のトランジスタ
のベース，コレクタ共通接続点に接続される信号出力用
及び出力制御用の端子と、ベースが前記端子に接続さ
れ、エミッタが前記第２のトランジスタのベースに接続
され、コレクタが電流検出手段を介して前記第１の電位
供給源に接続される第３のトランジスタと、エミッタが
前記第２のトランジスタのベースに接続され、コレクタ
が前記第１の電位供給源に接続され、前記第３のトラン
ジスタと差動対をなす第４のトランジスタと、前記第２
のトランジスタのベースと前記第２の電位供給源との間
に設けられる電流源と、前記第４のトランジスタのベー
スに所定のバイアス電圧を与えるバイアス電圧発生手段
と、前記電流検出手段により検出された前記第３のトラ
ンジスタのコレクタ電流にもとずいて前記バイアス電圧
発生手段から前記第４のトランジスタのベースに印加さ
れるバイアス電圧を変化させる制御手段とを具備するこ
とを特徴とする出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136367A JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
| US07/357,751 US4939477A (en) | 1988-06-02 | 1989-05-26 | Output circuit having a terminal used for a plurality of signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136367A JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305609A JPH01305609A (ja) | 1989-12-08 |
| JPH0671176B2 true JPH0671176B2 (ja) | 1994-09-07 |
Family
ID=15173509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136367A Expired - Lifetime JPH0671176B2 (ja) | 1988-06-02 | 1988-06-02 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4939477A (ja) |
| JP (1) | JPH0671176B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367412A (en) * | 1992-09-10 | 1994-11-22 | Rohm Co., Ltd. | Recording/reproducing circuit and recording/reproducing apparatus having the same circuit |
| US11335469B2 (en) * | 2019-06-21 | 2022-05-17 | Westinghouse Electric Company Llc | Dry cask storage system having detection apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824042B2 (ja) * | 1978-02-23 | 1983-05-19 | 株式会社東芝 | 電圧フオロワ回路 |
| DE3026551A1 (de) * | 1980-07-12 | 1982-02-04 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verstaerkerschaltung |
| DE3141790A1 (de) * | 1981-10-21 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare frequenzteilerschaltung |
| NL8105536A (nl) * | 1981-12-09 | 1983-07-01 | Philips Nv | Balanskompensatie bij enkelzijdig aangestuurde verschilversterkers. |
-
1988
- 1988-06-02 JP JP63136367A patent/JPH0671176B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-26 US US07/357,751 patent/US4939477A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4939477A (en) | 1990-07-03 |
| JPH01305609A (ja) | 1989-12-08 |
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Legal Events
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