JPH0347775B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、遅延回路に関するもので、特に低
電圧動作が可能な遅延回路に関するものである。

〔従来の技術〕

第２図は従来の遅延回路を示し、図において、
I₁，I₂は定電流源、Q₁₁はスイツチング用トラン
ジスタ、Q₁₂，Q₁₃は遅延用カレントミラー回路、
CMを構成するカレントミラートランジスタ、C₁
は遅延用容量である。

なおIN，OUTは入，出力端子、Vccは電源
（第１の基準電位）端子、GNDは接地（第２の基
準電位）端子である。

次に動作について説明する。トランジスタ
Q₁₂，Q₁₃のエミツタ面積は適当な面積比に設定
されており、その面積比をＡ（≧１）とすると、 Ａ＝Q₁₃のエミツタ面積／Q₁₂のエミツタ面積
…(1) である。

今、入力INにハイレベルが印加されると、ト
ランジスタQ₁₁がオンされ、これによりトランジ
スタQ₁₂，Q₁₃がオンされるために出力端子OUT
電圧VOUTはロウレベルとなる。

次に入力INがロウレベルになると、トランジ
スタQ₁₁がオフされるので、定電流源I₂からの電
流のみが容量C₁を介してトランジスタQ₁₂に流れ
るとともに、トランジスタQ₁₃にも流れる。ここ
でトランジスタQ₁₂のエミツタ電流をIEQ₂、トラ
ンジスタQ₁₃のエミツタ電流をIEQ₃とすると、ト
ランジスタQ₁₂，Q₁₃はカレントミラー回路CMを
構成しているために、 IEQ₃／IEQ₂≒Ａ …(2) となる。その結果、容量C₁は電流I₂／（Ａ＋１）
で充電され、出力端子電圧VOUTは、遅延時間
をtDとすると、 〔VOUT＝（I₂／Ａ＋１tD）／C1 …(3) となり、遅延時間tDは tD＝C₁・VOUT（Ａ＋１）／I₂ …(4) となる。そのため、容量C₁は見掛け上C₁・（Ａ＋
１）なる容量と等価となり、Ａを大きくすること
により、小さな容量であるにもかかわらず、大き
な遅延時間を発生させることができる。

第３図ａ，ｂはこの遅延回路の入出力特性を示
したものである。

〔発明が解決しようとする問題点〕

従来の遅延回路は以上のように構成されている
ので、入力がロウレベルの時、第２図中のＡ点を
高入力インピーダンスにするため、トランジスタ
Q₁₁が必要となる。このトランジスタQ₁₁をオン
させるために入力のハイレベルとして、２倍のベ
ースエミツタ間電圧VBE（0.7V）以上、即ち約
1.4V以上の電圧が必要となり、低電圧動作が困
難であるなどの問題点があつた。

この発明は、上記のような問題点を解消するた
めになされたもので、簡単な構成により、抵電圧
動作が可能な遅延回路を提供することを目的とす
る。

〔問題点を解決するための手段〕

この発明に係る遅延回路は、遅延用カレントミ
ラー回路を構成する第２導電型の第２，第３のト
ランジスタのうちの第２のトランジスタと並列に
第２導電型の第１のトランジスタを設け、該第
１，第２のトランジスタの共通コレクタを第１導
電型のスイツチング用トランジスタのベースに接
続し、該スイツチング用トランジスタを介して入
力信号を上記第２，第３のトランジスタのベース
に印加するようにしたものである。

〔作用〕

この発明においては、入力信号に応じて第２導
電型の第１のトランジスタがオンあるいはオフさ
れ、該第１のトランジスタにより第１導電型のス
イツチング用トランジスタのオン，オフが制御さ
れるから、第１のトランジスタのベース・エミツ
タ間電圧以上の低入力電圧で回路が動作する。

〔実施例〕

以下、この発明の一実施例を図について説明す
る。

第１図は本発明の一実施例による遅延回路を示
し、図において、I₁，I₂は第１，第２の定電流
源、R₁はレベルシフト用抵抗、Q₁は第１導電型
のスイツチング用トランジスタ、Q₂は第２導電
型の放電用トランジスタ（第１のトランジスタ）
Q₃，Q₄はカレントミラー回路CMを構成している
第２導電型の第２，第３のトランジスタ、C₁は
遅延容量である。

なおIN，OUTは入，出力端子、Vccは電源
（第１の基準電位）端子、GNDは接地（第２の基
準電位）端子である。

次に動作において説明する。

第１図の回路において、入力INにハイレベル
が印加されるとトランジスタQ₂がオンし、その
ため該トランジスタQ₂のコレクタ電位が下がり、 VBEQ1 ≧ VCEQ2 …(5) VBEQ1：トランジスタQ₁のベース・エミツタ
電圧 VCEQ2：トランジスタQ₂のコレクタ・エミツ
タ電圧 になると、トランジスタQ₁がオンし、このトラ
ンジスタQ₁のコレクタ電流によりトランジスタ
Q₃，Q₄がオンする。

次に入力がロウレベルになると、トランジスタ
Q₁，Q₂がオフし、トランジスタQ₁がオフするこ
とにより、第１図中のＡ点がハイインピーダンス
となり、電流I₂が容量C₁に流れ、トランジスタ
Q₃，Q₄によるカレントミラー回路CMが動作す
る。ここでトランジスタQ₃とQ₄のエミツタ面積
比をＢ（≧１）とすると、 Ｂ＝Q₃のエミツタ面積／Q₄のエミツタ面積
…(6) であり、従つてトランジスタQ₃のエミツタ電流
IEQ₃とトランジスタQ₄のエミツタ電流IEQ₄との
比は、 Ｂ＝IEQ₃／IEQ₄ …(7) となる。

その結果、容量C₁はI₂／（Ｂ＋１）で充電され
出力端子電圧VOUTは遅延時間をtDとすると、 VOUT＝（I₂／Ｂ＋１tD）／C₁ …(8) tD＝C₁・VOUT（Ｂ＋１）／I₂ …(9) となる。このため、容量C₁は見掛け上C₁・（Ｂ＋
１）なる容量と等価となり、Ｂを大きくすること
で、小さな容量で大きな遅延時間を得ることがで
きる。

ここで、“Ｈ”時の入力レベルVINHは、 VINH≧VBEQ₄＋VCEQ₁0.7V …(10) VBEQ₄：トランジスタQ₄のベース・エミツタ
電圧 VCEQ₁：トランジスタQ₁のコレクタ・エミツ
タ電圧 となり、約0.7V以上の抵電圧で遅延回路が制御
できる。なお、抵抗R₁は入力が“Ｈ”の時、該
抵抗R₁により電圧降下が100ｍＶ程度になるよう
にその抵抗値を調整しておく、こうすることによ
り、入力の“Ｈ”レベルVINHは VINH＝VBEQ₂＋VR₁0.7V …(11) VBEQ₂：トランジスタQ₂のベース・エミツタ
電圧 VR₁：抵抗R₁による電圧降下となり、入力
信号のハイレベルが従来のものの約半分で済み、
抵電圧動作が可能となる。なおトランジスタQ₁
のコレクタ・エミツタ電圧VCEQ₁は VCEQ₁＝0.7V−VBEQ₄0.1V …(12) VBEQ₄：トランジスタQ₄のベース・エミツタ
電圧 となる。つまり、抵抗R₁はその電圧降下により
確実にトランジスタQ₁がオンできるようにする
ためのレベルシフト抵抗として機能するものであ
る。

なお、上記実施例ではデイスクリート回路の場
合について説明したが、集積回路内に構成される
場合であつても良く、上記実施例と同様の効果を
奏する。

〔発明の効果〕

以上のように、この発明に係る遅延回路によれ
ば、入力信号をスイツチングトランジスタのコレ
クタ・エミツタ間を介して伝達し、該スイツチン
グトランジスタの制御を第２導電型の第１のトラ
ンジスタで行なうようにしたので、簡単な回路構
成で低電圧動作が可能となる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による遅延回路を
示す図、第２図は従来の遅延回路を示す図、第３
図は第２図の回路の入，出力特性を示す図であ
る。 図において、Q₁は第１導電型のトランジスタ、
Q₂，Q₃，Q₄は第２導電型の第１，第２，第３の
トランジスタ、I₁，I₂は第１，第２の定電流源、
R₁はレベルシフト用抵抗、C₁は遅延容量、Vcc
は電源端子（第１の基準電位）、GNDは接地端子
（第２の基準電位）である。

Claims (1)

1. 【特許請求の範囲】 １ 入力端子には第１の定電流源及び第１導電型
   のトランジスタのエミツタが接続されるととも
   に、該入力端子はその入力信号を電圧降下させる
   レベルシフト用抵抗を介して第２導電型の第１の
   トランジスタのベースに接続され、 該第１のトランジスタのコレタクはこれと同極
   性の第２のトランジスタのコレクタに接続される
   とともに前記第１導電型のトランジスタのベース
   及び第２の定電流源，コンデンサに接続され、 該コンデンサの他端は前記第１導電型のトラン
   ジスタのコレクタ及び前記第２のトランジスタの
   ベースに接続されるとともに前記第１，第２のト
   ランジスタと同極性の第３のトランジスタのコレ
   クタとベースに接続され、 第１の基準電位には前記第１，第２の定電流源
   の他端が接続され、 第２の基準電位には前記第１ないし第３のトラ
   ンジスタのエミツタが接続され、 前記第１導電型のトランジスタのベースには出
   力端子が接続されてなることを特徴とする遅延回
   路。