JPH0669127B2 - 大スイングｃｍｏｓ電力増幅器 - Google Patents
大スイングｃｍｏｓ電力増幅器Info
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- JPH0669127B2 JPH0669127B2 JP59139747A JP13974784A JPH0669127B2 JP H0669127 B2 JPH0669127 B2 JP H0669127B2 JP 59139747 A JP59139747 A JP 59139747A JP 13974784 A JP13974784 A JP 13974784A JP H0669127 B2 JPH0669127 B2 JP H0669127B2
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- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45188—Non-folded cascode stages
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
- H03F1/308—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers using MOSFET
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 発明の背景 発明の分野 本発明はモノリシツク電力増幅器に関する。さらに具体
的にいえば、本発明は電源間の出力スウイングが可能で
ある相補金属酸化物半導体（CMOS）AB級電力増幅器に関
する。この方法の他の特徴は出力デバイス中の制御DCバ
イアス電流と低ひずみにある。
的にいえば、本発明は電源間の出力スウイングが可能で
ある相補金属酸化物半導体（CMOS）AB級電力増幅器に関
する。この方法の他の特徴は出力デバイス中の制御DCバ
イアス電流と低ひずみにある。
従来技術の説明 集積回路技術の発展はモノリシツク構造体として電子回
路を形成する際に特有の問題をおこす。例えばリニヤCM
OS回路はその低電力消費のゆえに市場において成功を収
めてきた。しかし、CMOS技術に特有の問題はCMOSリニヤ
回路の設計に対し難題を提示しており、つまり多くの共
通の機能要素がCMOS形式において容易には提供されずあ
るいは全く利用できないのである。
路を形成する際に特有の問題をおこす。例えばリニヤCM
OS回路はその低電力消費のゆえに市場において成功を収
めてきた。しかし、CMOS技術に特有の問題はCMOSリニヤ
回路の設計に対し難題を提示しており、つまり多くの共
通の機能要素がCMOS形式において容易には提供されずあ
るいは全く利用できないのである。
従来技術のリニヤCMOS回路における制約は集積回路の製
造者を長らく悩まし、そして有効な大ダイナミツクレン
ジ完全CMOS電力増幅器の製造を妨げてきた。従来法のCM
OS電力増幅器は各種の制限を受ける出力段構成を使用し
た。第１図はこれらの従来法出力段の三つ、すなわち、
Ａ級出力ステージ（第1A図）、Ｂ級出力ステージ（第1B
図）、およびAB級出力ステージ（第1C図）を示す。
造者を長らく悩まし、そして有効な大ダイナミツクレン
ジ完全CMOS電力増幅器の製造を妨げてきた。従来法のCM
OS電力増幅器は各種の制限を受ける出力段構成を使用し
た。第１図はこれらの従来法出力段の三つ、すなわち、
Ａ級出力ステージ（第1A図）、Ｂ級出力ステージ（第1B
図）、およびAB級出力ステージ（第1C図）を示す。
従来法のＡ級およびAB級の出力段は限られた出力電圧ス
イングをもち、低抵抗負荷を駆動するのに必要な大量の
電流を送るために大出力ドライバデバイスを必要とす
る。出力電圧スイングは出力ドライバデバイスの閾値
と、内部デバイスが飽和から駆動される前にこれらの出
力ドライバの入力が達し得る最大電圧とによつて制限さ
れる。
イングをもち、低抵抗負荷を駆動するのに必要な大量の
電流を送るために大出力ドライバデバイスを必要とす
る。出力電圧スイングは出力ドライバデバイスの閾値
と、内部デバイスが飽和から駆動される前にこれらの出
力ドライバの入力が達し得る最大電圧とによつて制限さ
れる。
従来法のＢ級出力段は大出力電圧スイングを駆動するこ
とができるが、しかし出力ドライバデバイスにおけるク
ロスオーバー歪と制御不能のDCバイアス電流に悩んでい
る。これらの問題の両者を解決するために用いた構成は
ダイオード回路をデバイス13aと13bの２個の入力装置と
直列で含めることによるバイポーラ法によつて与えられ
る。CMOS法は、バイポーラデバイスによつて示される必
要な特性をもつCMOSデバイスにこの種の回路構成を形成
することが困難であるために、この種の解決策を受け入
れる余地がなかつた。
とができるが、しかし出力ドライバデバイスにおけるク
ロスオーバー歪と制御不能のDCバイアス電流に悩んでい
る。これらの問題の両者を解決するために用いた構成は
ダイオード回路をデバイス13aと13bの２個の入力装置と
直列で含めることによるバイポーラ法によつて与えられ
る。CMOS法は、バイポーラデバイスによつて示される必
要な特性をもつCMOSデバイスにこの種の回路構成を形成
することが困難であるために、この種の解決策を受け入
れる余地がなかつた。
発明の要約 本発明はCMOS AB級電力増幅器を提供するものであり、
その場合、低抵抗性負荷の両端間の電源間出力電圧スイ
ングが効率的かつ容易に行なわれる。共通ソース増幅器
を駆動する差動増幅器を含む高利得入力段が結合されて
単位利得出力段を駆動する。
その場合、低抵抗性負荷の両端間の電源間出力電圧スイ
ングが効率的かつ容易に行なわれる。共通ソース増幅器
を駆動する差動増幅器を含む高利得入力段が結合されて
単位利得出力段を駆動する。
出力段はプツシユプル構成において２つの単位利得増幅
器を含む。各々の増幅器は差動出力段を含み、その出力
は出力ドライバデバイスのゲートを制御する。出力ドラ
イバデバイスのドレインは差動段の非反転入力へフイー
ドバツクされて非反転単位利得増幅器を形成する。出力
段電流レベルはこれら二つのプツシユプル増幅器の間の
オフセツトの際に調節される。
器を含む。各々の増幅器は差動出力段を含み、その出力
は出力ドライバデバイスのゲートを制御する。出力ドラ
イバデバイスのドレインは差動段の非反転入力へフイー
ドバツクされて非反転単位利得増幅器を形成する。出力
段電流レベルはこれら二つのプツシユプル増幅器の間の
オフセツトの際に調節される。
プツシユプル出力段は出力信号レベルによつて必要とさ
れる通り電圧電源間をスウイングし、そして、低抵抗負
荷を駆動する時に大量の電流を供給し、また、シンクす
ることができる。出力ドライバ−デバイスにおけるDCバ
イアス電流の制御が与えられ、その負荷にとつての最高
の電力変換効率が大出力電圧スウイングに対して得られ
る。
れる通り電圧電源間をスウイングし、そして、低抵抗負
荷を駆動する時に大量の電流を供給し、また、シンクす
ることができる。出力ドライバ−デバイスにおけるDCバ
イアス電流の制御が与えられ、その負荷にとつての最高
の電力変換効率が大出力電圧スウイングに対して得られ
る。
本発明はクロスオーバーひずみの問題を解決し、そして
きわめて高調波ひずみ率（THD,total harmonic disto
rtion）をもつものである。本発明は標準または逆CMOS,
金属ゲートCMOS,およびシングルまたはダブルの多重ゲ
ートCMOSを含めたCMOSプロセスのいずれにおいてもなし
得る。
きわめて高調波ひずみ率（THD,total harmonic disto
rtion）をもつものである。本発明は標準または逆CMOS,
金属ゲートCMOS,およびシングルまたはダブルの多重ゲ
ートCMOSを含めたCMOSプロセスのいずれにおいてもなし
得る。
好適実施例の詳細な説明 本発明は低抵抗性負荷の両端間に電源間の出力電圧スイ
ングが可能である大スイングCMOS AB級電力増幅器であ
る。この設計のその他の特色は出力ドライバ−デバイス
における制御DCバイアス電流、および負荷に対して電力
効率を改善するプツシユプル出力段構造である。
ングが可能である大スイングCMOS AB級電力増幅器であ
る。この設計のその他の特色は出力ドライバ−デバイス
における制御DCバイアス電流、および負荷に対して電力
効率を改善するプツシユプル出力段構造である。
第２図はこの電力増幅器が使用されるべき代表的用途の
ブロック図を示している。回路は高利得入力段20から成
り、単位利得出力段21を駆動する。入力段20は第３図に
おいてさらに詳細に示される。
ブロック図を示している。回路は高利得入力段20から成
り、単位利得出力段21を駆動する。入力段20は第３図に
おいてさらに詳細に示される。
入力段20は共通ソース増幅器をドライブする差動増幅器
から成る。この差動増幅器は電力増幅器が使用されるべ
き用途に応じて、大小いずれかの共通モードレンジ（CM
R）を有している。本発明の実施例においては、電力増
幅器は反転単位利得構成で使用される。それゆえ、低CM
Rをもつ差動段を用いることができる。低CMRの差動増幅
器を用いることの利点はカスケードトランジスタ26aお
よび27aに基づくより大きい利得、並びに電流フイード
バツク補償法に基づく電力供給ノイズのより良好な防止
である。
から成る。この差動増幅器は電力増幅器が使用されるべ
き用途に応じて、大小いずれかの共通モードレンジ（CM
R）を有している。本発明の実施例においては、電力増
幅器は反転単位利得構成で使用される。それゆえ、低CM
Rをもつ差動段を用いることができる。低CMRの差動増幅
器を用いることの利点はカスケードトランジスタ26aお
よび27aに基づくより大きい利得、並びに電流フイード
バツク補償法に基づく電力供給ノイズのより良好な防止
である。
この差動段は差動トランジスタ対26／27、カスコード対
26a／27a、電流ミラー対23／24、および電流シンクトラ
ンジスタ25から成る。トランジスタ26および27のそれぞ
れのゲート上で見られる通りの、入力端子Vin+とVin-と
の間のいかなる電圧も、トランジスタ対26／27によつて
増幅され、そしてミラー対23／24によつてトランジスタ
26aのドレインにおいてシングルエンド出力へ変換され
る。
26a／27a、電流ミラー対23／24、および電流シンクトラ
ンジスタ25から成る。トランジスタ26および27のそれぞ
れのゲート上で見られる通りの、入力端子Vin+とVin-と
の間のいかなる電圧も、トランジスタ対26／27によつて
増幅され、そしてミラー対23／24によつてトランジスタ
26aのドレインにおいてシングルエンド出力へ変換され
る。
差動段の出力は共通ソース増幅器を駆動し、それは出力
段に大きい信号入力を与える。共通ソース増幅器もまた
入力団の合計のAC利得の約半分を提供し、そしてAC安定
性を与えるのに必要とされる補償容量の大きさを減ら
す。
段に大きい信号入力を与える。共通ソース増幅器もまた
入力団の合計のAC利得の約半分を提供し、そしてAC安定
性を与えるのに必要とされる補償容量の大きさを減ら
す。
第２図に示す出力段21は２個の順方向の単位利得プツシ
ユプル増幅器から成り、それらは第４図において増幅器
A1およびA2とトランジスタ36および36aとして、それぞ
れ示されている。各増幅器は差動増幅器入力段を含み、
それはトランジスタ36および36a（第４図において示す
通り）から成る出力ドライバ−デバイスのゲートを制御
する出力信号をつくり出す。この出力ドライバ−デバイ
スのドレインは直接に差動増幅器順方向入力へフイード
バツクされて順方向単位利得増幅器を形成する。
ユプル増幅器から成り、それらは第４図において増幅器
A1およびA2とトランジスタ36および36aとして、それぞ
れ示されている。各増幅器は差動増幅器入力段を含み、
それはトランジスタ36および36a（第４図において示す
通り）から成る出力ドライバ−デバイスのゲートを制御
する出力信号をつくり出す。この出力ドライバ−デバイ
スのドレインは直接に差動増幅器順方向入力へフイード
バツクされて順方向単位利得増幅器を形成する。
第４図は完全な電力増幅器の簡単化ブロック図であり、
ここでは、プツシユプル出力段が明示されかつ理解でき
る。増幅器A1とトランジスタ36とは出力電圧スウイング
の正の半サイクルに対する単位利得増幅器を形成し、そ
して、逆に、増幅器A2とトランジスタ36aとは負の半サ
イクル回路を形成する。トランジスタ38a,39−43は帰還
回路を形成し、それは増幅器A1とA2の間のオフセツトの
際に出力ドライバ−デバイス36および36aにおけるDCデ
バイス電流を制御する。増幅器40,差動増幅器，および
デバイス37,38および44で電力増幅器の入力段が成り立
つている。
ここでは、プツシユプル出力段が明示されかつ理解でき
る。増幅器A1とトランジスタ36とは出力電圧スウイング
の正の半サイクルに対する単位利得増幅器を形成し、そ
して、逆に、増幅器A2とトランジスタ36aとは負の半サ
イクル回路を形成する。トランジスタ38a,39−43は帰還
回路を形成し、それは増幅器A1とA2の間のオフセツトの
際に出力ドライバ−デバイス36および36aにおけるDCデ
バイス電流を制御する。増幅器40,差動増幅器，および
デバイス37,38および44で電力増幅器の入力段が成り立
つている。
簡単のために、出力段の正の半分の出力スウイングに関
する回路だけを詳細に論ずる。負の半分のスウイング回
路の動作はこの正の半分のスウイング回路の動作の逆の
鏡像である。各々の回路中で同じ機作を果たす諸成分は
正の半分のスウイング回路についての基本記号（例え
ば、31）で以て記号を付け、そして負の半分のスウイン
グ回路については特記しないかぎり追加文字“a"をつけ
て記号とする（例えば31a）。
する回路だけを詳細に論ずる。負の半分のスウイング回
路の動作はこの正の半分のスウイング回路の動作の逆の
鏡像である。各々の回路中で同じ機作を果たす諸成分は
正の半分のスウイング回路についての基本記号（例え
ば、31）で以て記号を付け、そして負の半分のスウイン
グ回路については特記しないかぎり追加文字“a"をつけ
て記号とする（例えば31a）。
本発明の好適実施例は第５図において回路図で示されて
いる。正のスウイングを制御するための基本の単位利得
増幅器から成る構成要素はトランジスタ31−36を含む。
トランジスタ31−35は差動増幅器を形成する動作要素で
あり、それの出力がトランジスタ36への出力となる。こ
の差動増幅器の負入力は入力段の出力へ接続され、正入
力はトランジスタ36のドレインへ接続される。
いる。正のスウイングを制御するための基本の単位利得
増幅器から成る構成要素はトランジスタ31−36を含む。
トランジスタ31−35は差動増幅器を形成する動作要素で
あり、それの出力がトランジスタ36への出力となる。こ
の差動増幅器の負入力は入力段の出力へ接続され、正入
力はトランジスタ36のドレインへ接続される。
負の半分のスイングを制御する単位利得増幅器はトラン
ジスタ31a−36aから成る。この負の半分のスイングに対
する差動増幅器回路は上で論じた正の半分のスイングに
ついてのものと同様に作動するが、ただし、差動増幅器
への負入力は正の半分のスイング回路のそれからレベル
シフトされている。
ジスタ31a−36aから成る。この負の半分のスイングに対
する差動増幅器回路は上で論じた正の半分のスイングに
ついてのものと同様に作動するが、ただし、差動増幅器
への負入力は正の半分のスイング回路のそれからレベル
シフトされている。
正半分のスイング回路の差動増幅器（トランジスタ31−
35）の出力はトランジスタ36のゲートを、トランジスタ
が抵抗性負荷へ適切な電流を送つて差動増幅器の負端子
へ印加される電圧と等しい電圧をその負荷の両端間に発
生するのに十分なレベルまで駆動する。この出力段にお
いて用いられる差動増幅器は大きい共通モードレンジ
（CMR）をもち、これがトランジスタ36が負荷へ大電流
を供給することを可能にし、一方ではモノリシツク回路
へ組込む合理的な物理的寸法でもある。
35）の出力はトランジスタ36のゲートを、トランジスタ
が抵抗性負荷へ適切な電流を送つて差動増幅器の負端子
へ印加される電圧と等しい電圧をその負荷の両端間に発
生するのに十分なレベルまで駆動する。この出力段にお
いて用いられる差動増幅器は大きい共通モードレンジ
（CMR）をもち、これがトランジスタ36が負荷へ大電流
を供給することを可能にし、一方ではモノリシツク回路
へ組込む合理的な物理的寸法でもある。
大きいCMRは、トランジスタ31および32が高い閾値電圧
をもつときに発生される。この高閾値電圧は差動入力対
の共通ソースノードを更に電圧Vssの方へ駆動する。そ
の結果、トランジスタ36はより大きいゲート駆動信号を
受けとる。CMRをさらに増大することはトランジスタ31
と32とが形成されている基板をVssへ直接に接続するこ
とによつて得られ、これによつてこれらのトランジスタ
のソース−基板電圧を変調し、従つて差動増幅器の共通
ソースノードに対する利得を減少させる。トランジスタ
31と32に及ぼすこの変調効果はトランジスタ36へ追加の
ゲートを駆動させ、これがトランジスタ36が負荷へ追加
の電流を供給することを可能にする。
をもつときに発生される。この高閾値電圧は差動入力対
の共通ソースノードを更に電圧Vssの方へ駆動する。そ
の結果、トランジスタ36はより大きいゲート駆動信号を
受けとる。CMRをさらに増大することはトランジスタ31
と32とが形成されている基板をVssへ直接に接続するこ
とによつて得られ、これによつてこれらのトランジスタ
のソース−基板電圧を変調し、従つて差動増幅器の共通
ソースノードに対する利得を減少させる。トランジスタ
31と32に及ぼすこの変調効果はトランジスタ36へ追加の
ゲートを駆動させ、これがトランジスタ36が負荷へ追加
の電流を供給することを可能にする。
本発明の好適実施例において、トランジスタ36は負荷へ
大量電流を供給する。それゆえ、このデバイスにおける
DCバイアス電流の制御は低電力損失を与えるのに必要で
ある。トランジスタ36中のDCバイアス電流は、第４図に
おいて示されかつ第５図の破線内に示される増幅器A1と
A2との入力電圧オフセツトに応じて変動する。
大量電流を供給する。それゆえ、このデバイスにおける
DCバイアス電流の制御は低電力損失を与えるのに必要で
ある。トランジスタ36中のDCバイアス電流は、第４図に
おいて示されかつ第５図の破線内に示される増幅器A1と
A2との入力電圧オフセツトに応じて変動する。
増幅器A1とA2の入力オフセツト電圧差が無視し得るもの
である場合には、トランジスタ36のDCバイアス電流は差
動増幅器中で発生する電流ミラーによつて制御される。
トランジスタ33と34は平衡差動増幅器中の電流ミラーと
して作用する。それゆえ、トランジスタ33と34のドレイ
ンとゲートはともにほぼ同電位にあるべきである。トラ
ンジスタ36はトランジスタ33のドレインへ接続されるの
で、トランジスタ36のゲート上の電位はトランジスタ33
および34の電位と同じである。トランジスタ36のデバイ
ス寸法をトランジスタ33および34と相対的に定めること
によつて、DCバイアス電流はトランジスタ33と34中の電
流の何分の１かになる。
である場合には、トランジスタ36のDCバイアス電流は差
動増幅器中で発生する電流ミラーによつて制御される。
トランジスタ33と34は平衡差動増幅器中の電流ミラーと
して作用する。それゆえ、トランジスタ33と34のドレイ
ンとゲートはともにほぼ同電位にあるべきである。トラ
ンジスタ36はトランジスタ33のドレインへ接続されるの
で、トランジスタ36のゲート上の電位はトランジスタ33
および34の電位と同じである。トランジスタ36のデバイ
ス寸法をトランジスタ33および34と相対的に定めること
によつて、DCバイアス電流はトランジスタ33と34中の電
流の何分の１かになる。
もし、増幅器A1とA2の入力オフセツト電圧差が実質的で
ある場合には、トランジスタ38a−43はフイードバツク
ループを形成してトランジスタ36および36aを通る電流
を安定化する。このフイードバツクループは次の通り作
動する。増幅器A1はトランジスタ36が過剰量の電流を供
給させ始めるようなオフセツトをもつと仮定する。この
過剰電流はトランジスタ39によつて感知され、そしてト
ランジスタ38aと43とによつて形成されるソースフオロ
アーへフイードバツクされる。トランジスタ38aへ与え
られる電流の増加はソースフオロアーの電圧降下を増
し、増幅器A2上の差動信号を少なくしかつトランジスタ
36a上のゲート駆動を少なくする。トランジスタ36a上の
ゲート駆動の減少はトランジスタ36aにおけるDC電流を
減らし、完全な増幅器フイードバツクはトランジスタ36
と36aを通る電流を安定化する。
ある場合には、トランジスタ38a−43はフイードバツク
ループを形成してトランジスタ36および36aを通る電流
を安定化する。このフイードバツクループは次の通り作
動する。増幅器A1はトランジスタ36が過剰量の電流を供
給させ始めるようなオフセツトをもつと仮定する。この
過剰電流はトランジスタ39によつて感知され、そしてト
ランジスタ38aと43とによつて形成されるソースフオロ
アーへフイードバツクされる。トランジスタ38aへ与え
られる電流の増加はソースフオロアーの電圧降下を増
し、増幅器A2上の差動信号を少なくしかつトランジスタ
36a上のゲート駆動を少なくする。トランジスタ36a上の
ゲート駆動の減少はトランジスタ36aにおけるDC電流を
減らし、完全な増幅器フイードバツクはトランジスタ36
と36aを通る電流を安定化する。
出力電圧は、正スイング増幅器がその両入力を同電位に
保とうとするので増加した。完全な電力増幅器は反転単
位利得構造にある。増幅器フイードバツクは、この完全
な電力増幅器の出力をDCバイアス条件においてゼロボル
トに保とうとする際に、増幅器A1の負入力の電圧を低下
させる。トランジスタ38は増幅器A1の負入力におけるこ
の電圧降下をトランジスタ38を経て増幅器A2へ移し、か
くして増幅器A2の入力オフセツトを平衡させる。増幅器
A1によりはじめに導入されたオフセツトはソースフオロ
アートランジスタ38と38aによつて吸収される。
保とうとするので増加した。完全な電力増幅器は反転単
位利得構造にある。増幅器フイードバツクは、この完全
な電力増幅器の出力をDCバイアス条件においてゼロボル
トに保とうとする際に、増幅器A1の負入力の電圧を低下
させる。トランジスタ38は増幅器A1の負入力におけるこ
の電圧降下をトランジスタ38を経て増幅器A2へ移し、か
くして増幅器A2の入力オフセツトを平衡させる。増幅器
A1によりはじめに導入されたオフセツトはソースフオロ
アートランジスタ38と38aによつて吸収される。
出力電流フイードバツクは単位利得ではないので、いく
らかの電流変動がトランジスタ36と36a中でおこる。本
発明の実施例においては、±20mVのオフセツトは温度と
プロセスの変動についてDC電流で2:1の変動を発生す
る。
らかの電流変動がトランジスタ36と36a中でおこる。本
発明の実施例においては、±20mVのオフセツトは温度と
プロセスの変動についてDC電流で2:1の変動を発生す
る。
トランジスタ36が大量の電流を供給できるので、このト
ランジスタが出力電圧スイングの負の半サイクルの間オ
フであることを保証するよう注意が払われる。大きい負
のスイングのために、トランジスタ35のドレインはVss
へ引かれ、差動増幅器A1をバイアスする電流源をオフす
る。バイアスがオフにされるので、トランジスタ36のゲ
ートが浮きVssの方へ引かれ、トランジスタ36をオンに
する。
ランジスタが出力電圧スイングの負の半サイクルの間オ
フであることを保証するよう注意が払われる。大きい負
のスイングのために、トランジスタ35のドレインはVss
へ引かれ、差動増幅器A1をバイアスする電流源をオフす
る。バイアスがオフにされるので、トランジスタ36のゲ
ートが浮きVssの方へ引かれ、トランジスタ36をオンに
する。
この好適実施例においては、トランジスタ36が大きい負
電圧スイングの間オフのままであることを保証する回路
構成も提供されている。トランジスタ35がオフになる
と、トランジスタ45および46がトランジスタ36および34
のゲートをそれぞれ引く。その結果、トランジスタ36は
オフになり、差動増幅器中の浮遊ノードはどれも除かれ
る。正スイングの保護は、負スイング保護回路について
上述したのと同じ方式で作動するトランジスタ45aおよ
び46aによつて負の半サイクル回路に与えられる。
電圧スイングの間オフのままであることを保証する回路
構成も提供されている。トランジスタ35がオフになる
と、トランジスタ45および46がトランジスタ36および34
のゲートをそれぞれ引く。その結果、トランジスタ36は
オフになり、差動増幅器中の浮遊ノードはどれも除かれ
る。正スイングの保護は、負スイング保護回路について
上述したのと同じ方式で作動するトランジスタ45aおよ
び46aによつて負の半サイクル回路に与えられる。
本発明を組込むモノリシツク集積回路への、過剰電流の
結果としての永久的損傷を回避するために、この電力増
幅器の出力装置において短絡保護が設けられている。ト
ランジスタ47はトランジスタ36を通して出力電流を感知
する。過大の出力電流の場合には、トランジスタ47およ
び52によつて形成されるバイアスインバーターがトリツ
プし、かくしてトランジスタ50を使用可能にする。トラ
ンジスタ50が使用可能になると、トランジスタ36のゲー
トは正の電源電圧Vssの方へ引かれ、トランジスタ36が
供給し得る電流を制限する。
結果としての永久的損傷を回避するために、この電力増
幅器の出力装置において短絡保護が設けられている。ト
ランジスタ47はトランジスタ36を通して出力電流を感知
する。過大の出力電流の場合には、トランジスタ47およ
び52によつて形成されるバイアスインバーターがトリツ
プし、かくしてトランジスタ50を使用可能にする。トラ
ンジスタ50が使用可能になると、トランジスタ36のゲー
トは正の電源電圧Vssの方へ引かれ、トランジスタ36が
供給し得る電流を制限する。
増幅器が単位利得周波数（FU）においてもつ位相シフト
の大きさは増幅器のAC安定性を決める一つの方法であ
る。良好なAC安定性を提供するために、FUにおける位相
シフトは代表的にいえば120度より小さいかあるいは120
度に等しく、２ポール系においては、その中の90度が主
ポールから生じ、30度は第二ポールから生じる。
の大きさは増幅器のAC安定性を決める一つの方法であ
る。良好なAC安定性を提供するために、FUにおける位相
シフトは代表的にいえば120度より小さいかあるいは120
度に等しく、２ポール系においては、その中の90度が主
ポールから生じ、30度は第二ポールから生じる。
本発明におけるAC安定性は広帯域出力段を提供すること
によりかつ入力段において補償を用いて主ポールをつく
り出すことによつて達成される。この入力段において提
供される補償はコンデンサC2とトランジスタ51とから成
る直列RC補償である。類似のAC補償コンデンサC3および
トランジスタ51aによつて負の半分のスイングの増幅回
路に与えられる。
によりかつ入力段において補償を用いて主ポールをつく
り出すことによつて達成される。この入力段において提
供される補償はコンデンサC2とトランジスタ51とから成
る直列RC補償である。類似のAC補償コンデンサC3および
トランジスタ51aによつて負の半分のスイングの増幅回
路に与えられる。
本発明の追加的特色は、パワーダウン制御回路である。
トランジスタ53−58は電力増幅器およびその中のすべて
のノードが遮断される論理機能パワーダウン制御回路を
提供する。このような特徴は、電力増幅器機能が要求さ
れないかあるいは回路作動が望まれる選択された時間間
隔においてのみ要求される大規模集積回路において望ま
れる。いずれの場合においても、パワーダウン回路は電
力増幅器から電流を取除き、従つて電力を節減する。こ
のようにして、本発明をその一つの構成成分として含む
モノリシツク回路はより効果的に作動し、電力増幅器は
必要として選択されたときにのみ電力をひき出す。
トランジスタ53−58は電力増幅器およびその中のすべて
のノードが遮断される論理機能パワーダウン制御回路を
提供する。このような特徴は、電力増幅器機能が要求さ
れないかあるいは回路作動が望まれる選択された時間間
隔においてのみ要求される大規模集積回路において望ま
れる。いずれの場合においても、パワーダウン回路は電
力増幅器から電流を取除き、従つて電力を節減する。こ
のようにして、本発明をその一つの構成成分として含む
モノリシツク回路はより効果的に作動し、電力増幅器は
必要として選択されたときにのみ電力をひき出す。
作動に際しては、パワーダウン信号がトランジスタ57お
よび58によつて形成されるインバータの入力を制御す
る。従つて、バイアス電圧Ｖバイアス ＋は正の電源Vcc
へトランジスタ54を経て接続される。トランジスタ36の
ゲートもまたVccへトランジスタ53を経て接続される。
バイアス電圧Ｖバイアス −はトランジスタ55を経て負の
電源Vssへ接続される。トランジスタ36aのゲートもまた
Vssへトランジスタ56を経て接続される。このようにし
て、電力増幅器は遮断され、非作動中の電力損失が除か
れる。その結果、合計の作動効率は著しく改善される。
よび58によつて形成されるインバータの入力を制御す
る。従つて、バイアス電圧Ｖバイアス ＋は正の電源Vcc
へトランジスタ54を経て接続される。トランジスタ36の
ゲートもまたVccへトランジスタ53を経て接続される。
バイアス電圧Ｖバイアス −はトランジスタ55を経て負の
電源Vssへ接続される。トランジスタ36aのゲートもまた
Vssへトランジスタ56を経て接続される。このようにし
て、電力増幅器は遮断され、非作動中の電力損失が除か
れる。その結果、合計の作動効率は著しく改善される。
本発明の実施例によつて達成される特性の例は次の仕様
中に示される。
中に示される。
前記のものは例示として示したものである。本発明が各
種の実施例において与えられ得ることがわかる。例え
ば、入力共通モード信号が存在しない反転増幅器構成が
示されているけれども、共通モード信号が含まれる入力
段増幅器も提供されてもよい。さらに、本発明は、標準
または逆のCMOS,金属ゲートCMOS,およびシングルまたは
ダブルのポリゲートCMOSを含めたCMOSプロセスのいかな
るものにおいてもなし得る。それゆえ、本発明の範囲は
「特許請求の範囲」によつてのみ限定されるべきもので
ある。
種の実施例において与えられ得ることがわかる。例え
ば、入力共通モード信号が存在しない反転増幅器構成が
示されているけれども、共通モード信号が含まれる入力
段増幅器も提供されてもよい。さらに、本発明は、標準
または逆のCMOS,金属ゲートCMOS,およびシングルまたは
ダブルのポリゲートCMOSを含めたCMOSプロセスのいかな
るものにおいてもなし得る。それゆえ、本発明の範囲は
「特許請求の範囲」によつてのみ限定されるべきもので
ある。
第１図は従来法のＡ級,B級およびAB級のCMOS電力増幅器
出力段の簡単化回路図であり、第２図は本発明の電力増
幅器が使用される代表的用途の簡単化ブロツク図であ
り、第３図は本発明の電力増幅器入力段の回路図であ
り、第４図は本発明の電力増幅器出力段の詳細ブロツク
図であり、第５図は本発明のプツシユプルCMOS AB級電
力増幅器の回路図である。 20:高利得入力段、21:単位利得出力段
出力段の簡単化回路図であり、第２図は本発明の電力増
幅器が使用される代表的用途の簡単化ブロツク図であ
り、第３図は本発明の電力増幅器入力段の回路図であ
り、第４図は本発明の電力増幅器出力段の詳細ブロツク
図であり、第５図は本発明のプツシユプルCMOS AB級電
力増幅器の回路図である。 20:高利得入力段、21:単位利得出力段
フロントページの続き (72)発明者 カルロス・ア・ラベル アメリカ合衆国カリフオルニヤ州95132, サン・ホセ，キングスゲイト・コート 2893
Claims (18)
- 【請求項１】大スイングCMOS電力増幅器であつて； 増幅器入力端子へ結合した入力信号の差に従つて出力端
子において増幅された出力を発生するように作動し得る
入力差動増幅器； 上記入力差動増幅器の出力信号を受けとるよう結合した
入力端子をもちかつそれに従つて出力信号を発生するよ
う作動する共通ソース増幅器であつて、上記入力差動増
幅器と上記共通ソース増幅器とが高利得増幅器入力段を
提供する共通ソース増幅器； 上記共通ソース増幅器へ結合して、上記共通ソース増幅
器出力信号に従つて出力差動増幅器出力端子において出
力信号を発生する出力差動増幅器； 上記出力差動増幅器によつて駆動されかつそれに応じて
大スイング出力信号を発生するよう正および負の電源の
間で作動し得るプツシユプル出力増幅器であつて、上記
出力差動増幅器および上記プツシユプル出力増幅器が単
位利得増幅器出力段を提供するプツシユプル出力増幅
器； から成る、大スイングCMOS電力増幅器。 - 【請求項２】上記のプツシユプル出力増幅器がさらに、
直接的負フイードバツクを与えるフイードバツクループ
から成る特許請求の範囲第１項に記載の増幅器。 - 【請求項３】上記フイードバツクループが上記出力段の
作動を制御して上記プツシユプル出力増幅器中でオフセ
ツト電流を妨げる特許請求の範囲第２項に記載の増幅
器。 - 【請求項４】上記プツシユプル出力段増幅器が更にプツ
シユプル構成において二つの相互コンダクタンス増幅器
から成り、該増幅器の第一が正信号半スイング回路を提
供しかつ該増幅器の第二が負信号半スイング回路を提供
する特許請求の範囲第３項に記載の増幅器。 - 【請求項５】負信号半スイングサイクル中は上記第一増
幅器を使用不能にする手段と正信号半スイングサイクル
中は上記第二増幅器を使用不能にする手段とから成る特
許請求の範囲第４項に記載の増幅器。 - 【請求項６】上記増幅器において過剰電流を感知して、
該増幅器の継続的作動を妨げそれによつて短絡保護を提
供することから成る特許請求の範囲第５項に記載の増幅
器。 - 【請求項７】上記増幅器入力段におけるAC補償コンデン
サ；および 上記増幅器出力段における直列RC補償回路；から成る特
許請求の範囲第６項に記載の増幅器。 - 【請求項８】非使用の選ばれた時間間隔の間、上記増幅
器から電力を除くための、パワーダウン信号に応答する
パワーダウン回路； から成る特許請求の範囲第７項に記載の増幅器。 - 【請求項９】モノリシツクCMOS回路の中で提供される特
許請求の範囲第１項に記載の増幅器。 - 【請求項１０】共通ソース増幅器へ結合した差動段入力
回路を含む高利得入力段；および 上記共通ソース増幅器へ結合された第一入力をもつ差動
入力段を含み、そしてプツシユプル相互コンダクタンス
増幅器を駆動して上記差動入力段のもう一方の入力へ直
接に負フイードバツクを与える単位利得出力段； から成る、電源間出力電圧スイングを与える低ひずみの
制御DCバイアス電流のAB級CMOS電力増幅器。 - 【請求項１１】上記プツシユプル相互コンダクタンス増
幅器が直接に負フイードバツクを与えるフイードバツク
ループから成る特許請求の範囲第10項に記載の増幅器。 - 【請求項１２】上記フイードバツクループが上記出力段
を制御して上記プツシユプル相互コンダクタンス増幅器
中のオフセツト電流を妨げる特許請求の範囲第11項に記
載の増幅器。 - 【請求項１３】上記プツシユプル出力段が、プツシユプ
ル構成における二つの相互コンダクタンス・トランジス
タ増幅器から成り、該トランジスタ増幅器の第一の正信
号半スイング回路を与え、該トランジスタ増幅器の第二
が負信号半スイング回路を与える特許請求の範囲第12項
に記載の増幅器。 - 【請求項１４】負信号半スイングサイクル中は上記第一
のトランジスタ増幅器を使用不能にする手段と、正信号
半スイングサイクル中は上記第二のトランジスタ増幅器
を使用可能にする手段とから成る特許請求の範囲第13項
に記載の増幅器。 - 【請求項１５】上記トランジスタ増幅器において過剰電
流を感知し、該トランジスタ増幅器の継続作動を妨げ
て、これにより短絡保護を与えることから成る特許請求
の範囲第10項に記載の増幅器。 - 【請求項１６】上記増幅器入力段におけるAC補償コンデ
ンサ；および、 上記増幅器出力段における直列RC補償回路； から成る特許請求の範囲第15項に記載の増幅器。 - 【請求項１７】選択された非使用時間間隔の間上記増幅
器から電力を除くための、パワーダウン信号に応答する
パワーダウン回路から成る特許請求の範囲第16項に記載
の増幅器。 - 【請求項１８】モノリシツクCMOS回路中で提供される特
許請求の範囲第10項に記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/510,713 US4480230A (en) | 1983-07-05 | 1983-07-05 | Large swing CMOS power amplifier |
| US510713 | 1983-07-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038907A JPS6038907A (ja) | 1985-02-28 |
| JPH0669127B2 true JPH0669127B2 (ja) | 1994-08-31 |
Family
ID=24031871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139747A Expired - Lifetime JPH0669127B2 (ja) | 1983-07-05 | 1984-07-05 | 大スイングｃｍｏｓ電力増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4480230A (ja) |
| JP (1) | JPH0669127B2 (ja) |
| DE (1) | DE3423017A1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1185935B (it) * | 1985-09-18 | 1987-11-18 | Sgs Microelettronica Spa | Stradio di uscita cmos a grande escursione di tensione e con stabilizzazione della corrente di rifoso |
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| US4717838A (en) * | 1986-11-14 | 1988-01-05 | National Semiconductor Corporation | High input impedance, high gain CMOS strobed comparator |
| BE1000333A7 (nl) * | 1987-02-20 | 1988-10-25 | Bell Telephone Mfg | Correctieketen voor een versterker. |
| JPH01137807A (ja) * | 1987-11-05 | 1989-05-30 | Natl Semiconductor Corp <Ns> | ドレイン・ソース電圧を制御する回路 |
| GB8813349D0 (en) * | 1988-06-06 | 1988-07-13 | Gen Electric Co Plc | Amplifiers |
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| JP3320434B2 (ja) * | 1991-11-28 | 2002-09-03 | 沖電気工業株式会社 | 演算増幅回路 |
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1984
- 1984-06-22 DE DE19843423017 patent/DE3423017A1/de active Granted
- 1984-07-05 JP JP59139747A patent/JPH0669127B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4480230A (en) | 1984-10-30 |
| DE3423017A1 (de) | 1985-01-17 |
| JPS6038907A (ja) | 1985-02-28 |
| DE3423017C2 (ja) | 1993-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |