JP3124730B2 - チョッパコンパレータ回路 - Google Patents
チョッパコンパレータ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ル変換器などに好適に用いられ、コンデンサに入力電圧
を印加した後に基準電圧を印加し、前記コンデンサが充
電状態又は放電状態のどちらであるかによって前記入力
電圧と前記基準電圧とを比較するチョッパコンパレータ
回路に関する。
ル変換器などに好適に用いられ、コンデンサに入力電圧
を印加した後に基準電圧を印加し、前記コンデンサが充
電状態又は放電状態のどちらであるかによって前記入力
電圧と前記基準電圧とを比較するチョッパコンパレータ
回路に関する。
【０００２】
【従来の技術】従来から、アナログ／デジタル変換器
は、サンプリング期間内のアナログ信号の入力電圧と基
準電圧とを比較回路で比較し、その比較結果を用いて入
力されたアナログ信号をデジタル信号に変換している。
は、サンプリング期間内のアナログ信号の入力電圧と基
準電圧とを比較回路で比較し、その比較結果を用いて入
力されたアナログ信号をデジタル信号に変換している。
【０００３】前記アナログ／デジタル変換器の比較回路
として、例えば、チョッパコンパレータ回路が用いられ
る。このチョッパコンパレ−タ回路は、コンデンサと、
コンデンサの一端に接続され入力電圧を選択的に印加す
るアナログスイッチである第１のＭＯＳトランジスタ
と、コンデンサの一端に接続され基準電圧を選択的に印
加するアナログスイッチである第２のＭＯＳトランジス
タと、コンデンサの他端に接続され所定電圧を選択的に
印加するアナログスイッチである第３のＭＯＳトランジ
スタとを備える。そして、第１のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタをオン状態にして入力電圧
をコンデンサに印加した後に、第２のＭＯＳトランジス
タをオン状態にして基準電圧をコンデンサに印加し、コ
ンデンサが充電状態又は放電状態のどちらであるかによ
って基準電圧と入力電圧とを比較している。
として、例えば、チョッパコンパレータ回路が用いられ
る。このチョッパコンパレ−タ回路は、コンデンサと、
コンデンサの一端に接続され入力電圧を選択的に印加す
るアナログスイッチである第１のＭＯＳトランジスタ
と、コンデンサの一端に接続され基準電圧を選択的に印
加するアナログスイッチである第２のＭＯＳトランジス
タと、コンデンサの他端に接続され所定電圧を選択的に
印加するアナログスイッチである第３のＭＯＳトランジ
スタとを備える。そして、第１のＭＯＳトランジスタ及
び第３のＭＯＳトランジスタをオン状態にして入力電圧
をコンデンサに印加した後に、第２のＭＯＳトランジス
タをオン状態にして基準電圧をコンデンサに印加し、コ
ンデンサが充電状態又は放電状態のどちらであるかによ
って基準電圧と入力電圧とを比較している。
【０００４】近年、アナログ／デジタル変換器を備える
電子機器の低電力化及び高精度化によって、入力電圧と
基準電圧とが微小な電位差となった場合でも、前記チョ
ッパコンパレータ回路は、入力電圧と基準電圧とを高精
度に比較する必要がある。しかし、クロックフィードス
ルーという現象のために、微小な電位差である入力電圧
と基準電圧とを高精度に比較することは困難である。こ
のクロックフィードスルーとは、アナログスイッチであ
るＭＯＳトランジスタをオフ状態からオン状態又はオン
状態からオフ状態にする時に生じる現象であり、例えば
ＭＯＳトランジスタがオフ状態になった時に、ＭＯＳト
ランジスタのゲート電極とソース電極又はドレイン電極
との間に生じた寄生容量の電荷がコンデンサに流入する
こと等をいう。
電子機器の低電力化及び高精度化によって、入力電圧と
基準電圧とが微小な電位差となった場合でも、前記チョ
ッパコンパレータ回路は、入力電圧と基準電圧とを高精
度に比較する必要がある。しかし、クロックフィードス
ルーという現象のために、微小な電位差である入力電圧
と基準電圧とを高精度に比較することは困難である。こ
のクロックフィードスルーとは、アナログスイッチであ
るＭＯＳトランジスタをオフ状態からオン状態又はオン
状態からオフ状態にする時に生じる現象であり、例えば
ＭＯＳトランジスタがオフ状態になった時に、ＭＯＳト
ランジスタのゲート電極とソース電極又はドレイン電極
との間に生じた寄生容量の電荷がコンデンサに流入する
こと等をいう。
【０００５】
【発明が解決しようとする課題】上述のクロックフィー
ドスルーの影響を解消する技術として、第１のＭＯＳト
ランジスタのゲート電極に与えるクロック信号と、第３
のＭＯＳトランジスタのゲート電極に与えるクロック信
号とに微小な位相差を持たせることで、第３のＭＯＳト
ランジスタを第１のＭＯＳトランジスタよりも先にオフ
状態にする技術が、特公平６−９１４１９号公報に提案
されている。
ドスルーの影響を解消する技術として、第１のＭＯＳト
ランジスタのゲート電極に与えるクロック信号と、第３
のＭＯＳトランジスタのゲート電極に与えるクロック信
号とに微小な位相差を持たせることで、第３のＭＯＳト
ランジスタを第１のＭＯＳトランジスタよりも先にオフ
状態にする技術が、特公平６−９１４１９号公報に提案
されている。
【０００６】しかしながら、第１のＭＯＳトランジスタ
と第３のＭＯＳトランジスタとのゲート電極に位相の異
なるクロック信号を与えるために、新たな信号線をさら
に設ける必要があり、加えてそのクロック信号を制御す
る制御回路も必要となるため、回路構成が複雑になると
ともにチップ面積が増大するという問題がある。
と第３のＭＯＳトランジスタとのゲート電極に位相の異
なるクロック信号を与えるために、新たな信号線をさら
に設ける必要があり、加えてそのクロック信号を制御す
る制御回路も必要となるため、回路構成が複雑になると
ともにチップ面積が増大するという問題がある。
【０００７】また、クロックフィードスルーの影響を解
消する技術として、第１のＭＯＳトランジスタの閾値電
圧より第３のＭＯＳトランジスタの閾値電圧を高く設定
することで、第３のＭＯＳトランジスタを第１のＭＯＳ
トランジスタよりも先にオフ状態にする技術が、特公平
８−３４４１０号公報に提案されている。
消する技術として、第１のＭＯＳトランジスタの閾値電
圧より第３のＭＯＳトランジスタの閾値電圧を高く設定
することで、第３のＭＯＳトランジスタを第１のＭＯＳ
トランジスタよりも先にオフ状態にする技術が、特公平
８−３４４１０号公報に提案されている。
【０００８】この技術は、新たに信号線等を設ける必要
がないので、回路構成の複雑化及びチップ面積の増大化
を防止できる。しかし、２種類の閾値電圧を設定する必
要があるので、チョッパコンパレータ回路を製造するプ
ロセスが複雑になるという問題がある。
がないので、回路構成の複雑化及びチップ面積の増大化
を防止できる。しかし、２種類の閾値電圧を設定する必
要があるので、チョッパコンパレータ回路を製造するプ
ロセスが複雑になるという問題がある。
【０００９】本発明は、上述した従来の問題点を解決す
るためになされたものとして、回路規模の増大及び回路
の製造プロセスの複雑化を防止しつつ、高精度なチョッ
パコンパレータ回路を提供することを課題とする。
るためになされたものとして、回路規模の増大及び回路
の製造プロセスの複雑化を防止しつつ、高精度なチョッ
パコンパレータ回路を提供することを課題とする。
【００１０】
【課題を解決するための手段】本発明のチョッパコンパ
レータ回路は、上記の課題を解決するために、コンデン
サと、入力電圧を前記コンデンサの一端に選択的に印加
する第１の電界効果トランジスタと、基準電圧を前記コ
ンデンサの一端に選択的に印加する第２の電界効果トラ
ンジスタと、所定電圧を前記コンデンサの他端に選択的
に印加する第３の電界効果トランジスタとを備え、前記
第１の電界効果トランジスタ及び前記第３の電界効果ト
ランジスタがオン状態のときに、前記第２の電界効果ト
ランジスタをオフ状態にして前記入力電圧に対応した電
荷を前記コンデンサに充電し、前記第１の電界効果トラ
ンジスタ及び前記第３の電界効果トランジスタがオフ状
態のときに、前記第２の電界効果トランジスタをオン状
態にして前記基準電圧に対応して前記コンデンサが電荷
を充電又は放電できるように構成し、第１の電界効果ト
ランジスタの（寄生抵抗×寄生容量）の値の方が第３の
電界効果型トランジスタの（寄生抵抗×寄生容量）より
も大きくなるように、第１の電界効果トランジスタ及び
第３の電界効果トランジスタのゲート電極部のレイアウ
ト形状を設定し、第３の電界効果トランジスタの値の方
が第１の電界効果トランジスタよりも早くオフ状態とな
るように設定したことを特徴とする。
レータ回路は、上記の課題を解決するために、コンデン
サと、入力電圧を前記コンデンサの一端に選択的に印加
する第１の電界効果トランジスタと、基準電圧を前記コ
ンデンサの一端に選択的に印加する第２の電界効果トラ
ンジスタと、所定電圧を前記コンデンサの他端に選択的
に印加する第３の電界効果トランジスタとを備え、前記
第１の電界効果トランジスタ及び前記第３の電界効果ト
ランジスタがオン状態のときに、前記第２の電界効果ト
ランジスタをオフ状態にして前記入力電圧に対応した電
荷を前記コンデンサに充電し、前記第１の電界効果トラ
ンジスタ及び前記第３の電界効果トランジスタがオフ状
態のときに、前記第２の電界効果トランジスタをオン状
態にして前記基準電圧に対応して前記コンデンサが電荷
を充電又は放電できるように構成し、第１の電界効果ト
ランジスタの（寄生抵抗×寄生容量）の値の方が第３の
電界効果型トランジスタの（寄生抵抗×寄生容量）より
も大きくなるように、第１の電界効果トランジスタ及び
第３の電界効果トランジスタのゲート電極部のレイアウ
ト形状を設定し、第３の電界効果トランジスタの値の方
が第１の電界効果トランジスタよりも早くオフ状態とな
るように設定したことを特徴とする。
【００１１】上述の構成に従えば、第１の電界効果トラ
ンジスタ及び第３の電界効果トランジスタの閾値電圧を
変えることなく、ゲート電極部のレイアウト形状に基づ
き設定される寄生容量及び寄生抵抗によって第１の電界
効果トランジスタの電圧レベルがハイレベルからローレ
ベルに達する時間を第３の電界効果トランジスタよりも
遅くすることができる。これによって、第１の電界効果
トランジスタのクロックフィードスルーによる電荷の変
動の影響をコンデンサは受けないので、高精度に入力電
圧と基準電圧とを比較することができる。
ンジスタ及び第３の電界効果トランジスタの閾値電圧を
変えることなく、ゲート電極部のレイアウト形状に基づ
き設定される寄生容量及び寄生抵抗によって第１の電界
効果トランジスタの電圧レベルがハイレベルからローレ
ベルに達する時間を第３の電界効果トランジスタよりも
遅くすることができる。これによって、第１の電界効果
トランジスタのクロックフィードスルーによる電荷の変
動の影響をコンデンサは受けないので、高精度に入力電
圧と基準電圧とを比較することができる。
【００１２】また、前記第１の電界効果トランジスタの
ゲート電極のゲート幅を前記第３の電界効果トランジス
タのゲート電極のゲート幅よりも長くレイアウト形成し
てもよい。
ゲート電極のゲート幅を前記第３の電界効果トランジス
タのゲート電極のゲート幅よりも長くレイアウト形成し
てもよい。
【００１３】これによって、前記第１の電界効果トラン
ジスタのチャネルと対向するゲート電極部分の面積は、
前記第３の電界効果トランジスタのチャネルと対向する
ゲート電極部分の面積よりも大きい。従って、第１の電
界効果トランジスタのゲート電極における寄生容量は、
第３の電界効果トランジスタのゲート電極における寄生
容量よりも大きくなる。第１の電界効果トランジスタの
（寄生容量×寄生抵抗）の値を第３の電界効果トランジ
スタよりも大きくすることができるので、第１の電界効
果トランジスタが完全にオフ状態になるまでに要する時
間を第３の電界効果トランジスタよりも長くすることが
できる。このため、第３の電界効果トランジスタの方が
第１の電界効果トランジスタよりも早くオフ状態にな
り、第１の電界効果トランジスタでのクロックフィード
スルーは行われないので、高精度に入力電圧と基準電圧
とを比較することができる。なお、前記第１の電界効果
トランジスタのゲート電極のゲート長を前記第３の電界
効果トランジスタのゲート電極のゲート長よりも長くレ
イアウト形成してもよい。
ジスタのチャネルと対向するゲート電極部分の面積は、
前記第３の電界効果トランジスタのチャネルと対向する
ゲート電極部分の面積よりも大きい。従って、第１の電
界効果トランジスタのゲート電極における寄生容量は、
第３の電界効果トランジスタのゲート電極における寄生
容量よりも大きくなる。第１の電界効果トランジスタの
（寄生容量×寄生抵抗）の値を第３の電界効果トランジ
スタよりも大きくすることができるので、第１の電界効
果トランジスタが完全にオフ状態になるまでに要する時
間を第３の電界効果トランジスタよりも長くすることが
できる。このため、第３の電界効果トランジスタの方が
第１の電界効果トランジスタよりも早くオフ状態にな
り、第１の電界効果トランジスタでのクロックフィード
スルーは行われないので、高精度に入力電圧と基準電圧
とを比較することができる。なお、前記第１の電界効果
トランジスタのゲート電極のゲート長を前記第３の電界
効果トランジスタのゲート電極のゲート長よりも長くレ
イアウト形成してもよい。
【００１４】また、前記第１の電界効果トランジスタの
ゲート電極への配線の長さを前記第３の電界効果トラン
ジスタのゲート電極への配線の長さよりも長くレイアウ
ト形成してもよい。
ゲート電極への配線の長さを前記第３の電界効果トラン
ジスタのゲート電極への配線の長さよりも長くレイアウ
ト形成してもよい。
【００１５】これによって、第１の電界効果トランジス
タのゲート電極への配線における抵抗値（即ち、寄生抵
抗の値）は、第３の電界効果トランジスタのゲート電極
への配線における抵抗値よりも大きくなる。第１の電界
効果トランジスタの（寄生容量×寄生抵抗）の値を第３
の電界効果トランジスタよりも大きくすることができる
ので、第１の電界効果トランジスタが完全にオフ状態に
なるまでに要する時間を第３の電界効果トランジスタよ
りも長くすることができる。このため、第３の電界効果
トランジスタの方が第１の電界効果トランジスタよりも
早くオフ状態になり、第１の電界効果トランジスタでの
クロックフィードスルーは行われないので、入力電圧と
基準電圧とを高精度に比較することができる。
タのゲート電極への配線における抵抗値（即ち、寄生抵
抗の値）は、第３の電界効果トランジスタのゲート電極
への配線における抵抗値よりも大きくなる。第１の電界
効果トランジスタの（寄生容量×寄生抵抗）の値を第３
の電界効果トランジスタよりも大きくすることができる
ので、第１の電界効果トランジスタが完全にオフ状態に
なるまでに要する時間を第３の電界効果トランジスタよ
りも長くすることができる。このため、第３の電界効果
トランジスタの方が第１の電界効果トランジスタよりも
早くオフ状態になり、第１の電界効果トランジスタでの
クロックフィードスルーは行われないので、入力電圧と
基準電圧とを高精度に比較することができる。
【００１６】
【発明の実施の形態】以下、本発明のチョッパコンパレ
ータ回路の実施の形態を図を参照しつつ説明する。
ータ回路の実施の形態を図を参照しつつ説明する。
【００１７】図１は、この発明が適用されるチョッパコ
ンパレータ回路の内部構成を示す回路図である。チョッ
パコンパレータ回路は、第１の電界効果トランジスタで
あるｎ型のＭＯＳトランジスタ１、第２の電界効果トラ
ンジスタであるｎ型のＭＯＳトランジスタ２、第３の電
界効果トランジスタであるｎ型のＭＯＳトランジスタ
３、コンデンサ４、及びＣＭＯＳで構成されたインバー
タ５を含んで構成される。このＭＯＳトランジスタ１、
ＭＯＳトランジスタ２及びＭＯＳトランジスタ３は、ア
ナログスイッチとして用いられ、ゲート電圧として電圧
Ｖｄｄがゲート電極に印加されるとオン状態、即ちソー
ス−ドレイン間が導通状態となる。オン状態になると、
ＭＯＳトランジスタ１は入力電圧Ｖａを前記コンデンサ
４の一端側に印加し、ＭＯＳトランジスタ２は基準電圧
Ｖｒを前記コンデンサ４の一端側に印加し、ＭＯＳトラ
ンジスタ３は出力端子ＯＵＴに印加される一定の電圧値
を示す所定電圧を前記コンデンサ４の他端側に印加す
る。インバータ５は、直列に接続されたｎ型のＭＯＳト
ランジスタとｐ型のＭＯＳトランジスタとによって構成
されており、入力側がコンデンサ４の他端側に接続され
ている。
ンパレータ回路の内部構成を示す回路図である。チョッ
パコンパレータ回路は、第１の電界効果トランジスタで
あるｎ型のＭＯＳトランジスタ１、第２の電界効果トラ
ンジスタであるｎ型のＭＯＳトランジスタ２、第３の電
界効果トランジスタであるｎ型のＭＯＳトランジスタ
３、コンデンサ４、及びＣＭＯＳで構成されたインバー
タ５を含んで構成される。このＭＯＳトランジスタ１、
ＭＯＳトランジスタ２及びＭＯＳトランジスタ３は、ア
ナログスイッチとして用いられ、ゲート電圧として電圧
Ｖｄｄがゲート電極に印加されるとオン状態、即ちソー
ス−ドレイン間が導通状態となる。オン状態になると、
ＭＯＳトランジスタ１は入力電圧Ｖａを前記コンデンサ
４の一端側に印加し、ＭＯＳトランジスタ２は基準電圧
Ｖｒを前記コンデンサ４の一端側に印加し、ＭＯＳトラ
ンジスタ３は出力端子ＯＵＴに印加される一定の電圧値
を示す所定電圧を前記コンデンサ４の他端側に印加す
る。インバータ５は、直列に接続されたｎ型のＭＯＳト
ランジスタとｐ型のＭＯＳトランジスタとによって構成
されており、入力側がコンデンサ４の他端側に接続され
ている。
【００１８】ＭＯＳトランジスタ１及びＭＯＳトランジ
スタ３のゲート電極には、第１クロック信号（φ）が印
加され、ＭＯＳトランジスタ２のゲート電極には、第１
クロック信号（φ）と位相が１８０度異なる第２クロッ
ク信号（φＢ）が印加される。第１クロック信号（φ）
及び第２クロック信号（φＢ）は、ハイレベルのときに
電源電圧Ｖｄｄを示し、ローレベルのときに電源電圧Ｖ
ｓｓを示す。従って、ＭＯＳトランジスタ１及びＭＯＳ
トランジスタ３のゲート電極にハイレベルの第１クロッ
ク信号（φ）が与えられＭＯＳトランジスタ１及びＭＯ
Ｓトランジスタ３がオン状態、即ちソース−ドレイン間
が導通状態であるときには、ＭＯＳトランジスタ２のゲ
ート電極にはローレベルの第２クロック信号（φＢ）が
与えられるので、ＭＯＳトランジスタ２がオフ状態、即
ちソース−ドレイン間が遮断状態になる。逆に、ローレ
ベルの第１クロック信号（φ）が与えられＭＯＳトラン
ジスタ１及びＭＯＳトランジスタ３がオフ状態であると
きには、ハイレベルの第２クロック信号（φＢ）が与え
られるので、ＭＯＳトランジスタ２はオン状態になる。
スタ３のゲート電極には、第１クロック信号（φ）が印
加され、ＭＯＳトランジスタ２のゲート電極には、第１
クロック信号（φ）と位相が１８０度異なる第２クロッ
ク信号（φＢ）が印加される。第１クロック信号（φ）
及び第２クロック信号（φＢ）は、ハイレベルのときに
電源電圧Ｖｄｄを示し、ローレベルのときに電源電圧Ｖ
ｓｓを示す。従って、ＭＯＳトランジスタ１及びＭＯＳ
トランジスタ３のゲート電極にハイレベルの第１クロッ
ク信号（φ）が与えられＭＯＳトランジスタ１及びＭＯ
Ｓトランジスタ３がオン状態、即ちソース−ドレイン間
が導通状態であるときには、ＭＯＳトランジスタ２のゲ
ート電極にはローレベルの第２クロック信号（φＢ）が
与えられるので、ＭＯＳトランジスタ２がオフ状態、即
ちソース−ドレイン間が遮断状態になる。逆に、ローレ
ベルの第１クロック信号（φ）が与えられＭＯＳトラン
ジスタ１及びＭＯＳトランジスタ３がオフ状態であると
きには、ハイレベルの第２クロック信号（φＢ）が与え
られるので、ＭＯＳトランジスタ２はオン状態になる。
【００１９】図２（ａ）は、ゲート電極側におけるＭＯ
Ｓトランジスタ１の構造を示す模式図であり、図２
（ｂ）はゲート電極側におけるＭＯＳトランジスタ３の
構造を示す模式図である。ＭＯＳトランジスタ１のゲー
ト電極１１のゲート長Ｌ１をＭＯＳトランジスタ３のゲ
ート電極１３のゲート長Ｌ３よりも長く設定し、ゲート
電極１１のゲート幅Ｗ１をゲート電極１３のゲート幅Ｗ
３よりも長く設定する。例えば、ゲート長Ｌ１をゲート
長Ｌ３の３倍にし、ゲート幅Ｗ１をゲート幅Ｗ３の３倍
にする。また、ゲート電極１１の配線の長さＹ１をゲー
ト電極１３の配線の長さＹ３よりも長くなるように形成
する。特に、ゲート電極１１部分（図２（ａ）の斜線部
分）までの配線の長さＸ１をゲート電極１３部分（図２
（ｂ）の斜線部分）までの配線の長さＸ３よりも長くな
るように形成する。
Ｓトランジスタ１の構造を示す模式図であり、図２
（ｂ）はゲート電極側におけるＭＯＳトランジスタ３の
構造を示す模式図である。ＭＯＳトランジスタ１のゲー
ト電極１１のゲート長Ｌ１をＭＯＳトランジスタ３のゲ
ート電極１３のゲート長Ｌ３よりも長く設定し、ゲート
電極１１のゲート幅Ｗ１をゲート電極１３のゲート幅Ｗ
３よりも長く設定する。例えば、ゲート長Ｌ１をゲート
長Ｌ３の３倍にし、ゲート幅Ｗ１をゲート幅Ｗ３の３倍
にする。また、ゲート電極１１の配線の長さＹ１をゲー
ト電極１３の配線の長さＹ３よりも長くなるように形成
する。特に、ゲート電極１１部分（図２（ａ）の斜線部
分）までの配線の長さＸ１をゲート電極１３部分（図２
（ｂ）の斜線部分）までの配線の長さＸ３よりも長くな
るように形成する。
【００２０】上述のようにゲート長及びゲート幅を設定
することで、ゲート電極１１とゲート電極１１下のチャ
ネルとが対向する面積（図２の斜線部分）が、ゲート電
極１３とゲート電極１３下のチャネルとが対向する面積
よりも大きい。また、ゲート電極１１までの配線の長さ
Ｘ１は、ゲート電極１３までの配線の長さＸ３よりも長
い。これによって、ＭＯＳトランジスタ１の（寄生容量
×寄生抵抗）の値は、ＭＯＳトランジスタ３の値の９倍
以上となる。従って、ＭＯＳトランジスタ１及びＭＯＳ
トランジスタ３の閾値電圧が同一であっても、ＭＯＳト
ランジスタ１及びＭＯＳトランジスタ３が完全なオフ状
態になるまでの時間は、ＭＯＳトランジスタ１の方がＭ
ＯＳトランジスタ３よりも長くなる。
することで、ゲート電極１１とゲート電極１１下のチャ
ネルとが対向する面積（図２の斜線部分）が、ゲート電
極１３とゲート電極１３下のチャネルとが対向する面積
よりも大きい。また、ゲート電極１１までの配線の長さ
Ｘ１は、ゲート電極１３までの配線の長さＸ３よりも長
い。これによって、ＭＯＳトランジスタ１の（寄生容量
×寄生抵抗）の値は、ＭＯＳトランジスタ３の値の９倍
以上となる。従って、ＭＯＳトランジスタ１及びＭＯＳ
トランジスタ３の閾値電圧が同一であっても、ＭＯＳト
ランジスタ１及びＭＯＳトランジスタ３が完全なオフ状
態になるまでの時間は、ＭＯＳトランジスタ１の方がＭ
ＯＳトランジスタ３よりも長くなる。
【００２１】次に、上述の構成におけるチョッパコンパ
レータ回路の動作について説明する。ＭＯＳトランジス
タ１及びＭＯＳトランジスタ３のゲート電極にハイレベ
ルの第１クロック信号（φ）が印加されると、ＭＯＳト
ランジスタ１及びＭＯＳトランジスタ３がオン状態とな
り、入力電圧Ｖａに対応する電荷がコンデンサ４に充電
される。この時に、ＭＯＳトランジスタ２のゲート電極
にはローレベルの第２クロック信号（φＢ）が印加され
ており、ＭＯＳトランジスタ２はオフ状態となる。
レータ回路の動作について説明する。ＭＯＳトランジス
タ１及びＭＯＳトランジスタ３のゲート電極にハイレベ
ルの第１クロック信号（φ）が印加されると、ＭＯＳト
ランジスタ１及びＭＯＳトランジスタ３がオン状態とな
り、入力電圧Ｖａに対応する電荷がコンデンサ４に充電
される。この時に、ＭＯＳトランジスタ２のゲート電極
にはローレベルの第２クロック信号（φＢ）が印加され
ており、ＭＯＳトランジスタ２はオフ状態となる。
【００２２】そして、第１クロック信号（φ）がローレ
ベルに立ち下がると、ＭＯＳトランジスタ３の方がＭＯ
Ｓトランジスタ１よりも先に完全なオフ状態になり、十
分遅延してＭＯＳトランジスタ１が完全なオフ状態とな
る。これは、上述したように、ＭＯＳトランジスタ１の
（寄生容量×寄生抵抗）の値が、ＭＯＳトランジスタ３
よりも９倍以上も大きいためである。
ベルに立ち下がると、ＭＯＳトランジスタ３の方がＭＯ
Ｓトランジスタ１よりも先に完全なオフ状態になり、十
分遅延してＭＯＳトランジスタ１が完全なオフ状態とな
る。これは、上述したように、ＭＯＳトランジスタ１の
（寄生容量×寄生抵抗）の値が、ＭＯＳトランジスタ３
よりも９倍以上も大きいためである。
【００２３】ＭＯＳトランジスタ１及びＭＯＳトランジ
スタ３が完全にオフ状態になったときに、第２クロック
信号（φＢ）はハイレベルに立ち上がっているので、Ｍ
ＯＳトランジスタ２がオン状態となり、基準電圧Ｖｒが
コンデンサ４に印加される。
スタ３が完全にオフ状態になったときに、第２クロック
信号（φＢ）はハイレベルに立ち上がっているので、Ｍ
ＯＳトランジスタ２がオン状態となり、基準電圧Ｖｒが
コンデンサ４に印加される。
【００２４】この場合に、入力電圧Ｖａが基準電圧Ｖｒ
よりも大きいときは、コンデンサ４の一端側に充電され
ていた電荷がＭＯＳトランジスタ２のソース−ドレイン
間を通って放電されるので、他端側に充電されていた電
荷（例えば電子）も放電されインバータ５の入力部にお
ける電荷（電子）が過剰となり、インバータ５から出力
端子ＯＵＴにハイレベルの信号が出力される。これに対
して、入力電圧Ｖａが基準電圧Ｖｒよりも小さいとき
は、基準電圧Ｖｒによってコンデンサ４の一端側にさら
に電荷が充電され、コンデンサ４の他端側にもさらに電
荷（電子）が充電されるので、インバータ５の入力部に
おける電荷（電子）が欠乏し、インバータ５から出力端
子ＯＵＴにローレベルの信号が出力される。
よりも大きいときは、コンデンサ４の一端側に充電され
ていた電荷がＭＯＳトランジスタ２のソース−ドレイン
間を通って放電されるので、他端側に充電されていた電
荷（例えば電子）も放電されインバータ５の入力部にお
ける電荷（電子）が過剰となり、インバータ５から出力
端子ＯＵＴにハイレベルの信号が出力される。これに対
して、入力電圧Ｖａが基準電圧Ｖｒよりも小さいとき
は、基準電圧Ｖｒによってコンデンサ４の一端側にさら
に電荷が充電され、コンデンサ４の他端側にもさらに電
荷（電子）が充電されるので、インバータ５の入力部に
おける電荷（電子）が欠乏し、インバータ５から出力端
子ＯＵＴにローレベルの信号が出力される。
【００２５】上述したように、ＭＯＳトランジスタ３を
ＭＯＳトランジスタ１よりも先にオフ状態にすること
で、入力電圧Ｖａに基づく変動電位成分を含むクロック
フィードスルー電荷がコンデンサ４に充電されないよう
に構成することができる。即ち、ＭＯＳトランジスタ３
が先にオフ状態になりコンデンサ４の一端が出力端子Ｏ
ＵＴと切り離されると、コンデンサ１０４の両電極に充
電された電荷は、その時点で一定に保持されるため、こ
の電荷には、ＭＯＳトランジスタ３のオフ動作時に生じ
るクロックフィードスルー電荷は含まれるが、その後の
ＭＯＳトランジスタ１のオフ動作によるクロックフィー
ドスルーの影響を受けることはない。従って、コンデン
サ４に充電された電荷には入力電圧Ｖａに基づくクロッ
クフィードスルーの変動電位成分が含まれないので、上
述したように出力端子ＯＵＴから出力される信号レベル
によって基準電圧Ｖｒと入力電圧Ｖａとを高精度に比較
することができる。
ＭＯＳトランジスタ１よりも先にオフ状態にすること
で、入力電圧Ｖａに基づく変動電位成分を含むクロック
フィードスルー電荷がコンデンサ４に充電されないよう
に構成することができる。即ち、ＭＯＳトランジスタ３
が先にオフ状態になりコンデンサ４の一端が出力端子Ｏ
ＵＴと切り離されると、コンデンサ１０４の両電極に充
電された電荷は、その時点で一定に保持されるため、こ
の電荷には、ＭＯＳトランジスタ３のオフ動作時に生じ
るクロックフィードスルー電荷は含まれるが、その後の
ＭＯＳトランジスタ１のオフ動作によるクロックフィー
ドスルーの影響を受けることはない。従って、コンデン
サ４に充電された電荷には入力電圧Ｖａに基づくクロッ
クフィードスルーの変動電位成分が含まれないので、上
述したように出力端子ＯＵＴから出力される信号レベル
によって基準電圧Ｖｒと入力電圧Ｖａとを高精度に比較
することができる。
【００２６】なお、ある範囲内で変化する入力電圧Ｖａ
が最も低い電圧値であっても、ＭＯＳトランジスタ１が
ＭＯＳトランジスタ３よりも十分遅れてオフ状態になる
ように、ＭＯＳトランジスタ１及びＭＯＳトランジスタ
３のゲート電極のゲート長、ゲート幅及びゲート電極部
分までの配線の長さが設定されればよい。
が最も低い電圧値であっても、ＭＯＳトランジスタ１が
ＭＯＳトランジスタ３よりも十分遅れてオフ状態になる
ように、ＭＯＳトランジスタ１及びＭＯＳトランジスタ
３のゲート電極のゲート長、ゲート幅及びゲート電極部
分までの配線の長さが設定されればよい。
【００２７】また、上述の実施の一形態では、ＭＯＳト
ランジスタ１及びＭＯＳトランジスタ３のゲート電極の
ゲート長、ゲート幅及びゲート電極部分までの配線の長
さを調節している。しかしながら、ＭＯＳトランジスタ
１の（寄生抵抗×寄生容量）の方が、ＭＯＳトランジス
タ３の（寄生抵抗×寄生容量）よりも大きくできるので
あれば、いずれか１つ又は２つを調節するようにしても
よい。
ランジスタ１及びＭＯＳトランジスタ３のゲート電極の
ゲート長、ゲート幅及びゲート電極部分までの配線の長
さを調節している。しかしながら、ＭＯＳトランジスタ
１の（寄生抵抗×寄生容量）の方が、ＭＯＳトランジス
タ３の（寄生抵抗×寄生容量）よりも大きくできるので
あれば、いずれか１つ又は２つを調節するようにしても
よい。
【００２８】なお、上述の実施の一形態では、アナログ
スイッチとしてＭＯＳトランジスタ１乃至ＭＯＳトラン
ジスタ３のいずれにもｎ型のＭＯＳトランジスタを用い
て説明したが、ｎ型のＭＯＳトランジスタの代わりにｐ
型のＭＯＳトランジスタを用いてもよく、ＣＭＯＳで構
成されたアナログスイッチを用いてもよい。また、少な
くともＭＩＳ構造の電界効果トランジスタがアナログス
イッチとして用いられればよい。
スイッチとしてＭＯＳトランジスタ１乃至ＭＯＳトラン
ジスタ３のいずれにもｎ型のＭＯＳトランジスタを用い
て説明したが、ｎ型のＭＯＳトランジスタの代わりにｐ
型のＭＯＳトランジスタを用いてもよく、ＣＭＯＳで構
成されたアナログスイッチを用いてもよい。また、少な
くともＭＩＳ構造の電界効果トランジスタがアナログス
イッチとして用いられればよい。
【００２９】
【発明の効果】上述の発明によれば、従来技術のように
回路構成の複雑化及びチップ面積の増大化を防止し、さ
らには製造プロセスを増加させることなく、トランジス
タのゲート電極のレイアウト形状を設定するだけで、容
易にクロックフィードスルーによる誤差の発生を防止す
ることができ、高精度な比較結果を出力することができ
る。
回路構成の複雑化及びチップ面積の増大化を防止し、さ
らには製造プロセスを増加させることなく、トランジス
タのゲート電極のレイアウト形状を設定するだけで、容
易にクロックフィードスルーによる誤差の発生を防止す
ることができ、高精度な比較結果を出力することができ
る。
【図１】本発明に適用されるチョッパコンパレータ回路
の内部構成を示す回路図である。
の内部構成を示す回路図である。
【図２】図２（ａ）は、入力電圧を選択的に印加するト
ランジスタのゲート電極の形状を説明する模式図であ
り、図２（ｂ）は、所定電圧を選択的に印加するトラン
ジスタのゲート電極の形状を説明する模式図である。
ランジスタのゲート電極の形状を説明する模式図であ
り、図２（ｂ）は、所定電圧を選択的に印加するトラン
ジスタのゲート電極の形状を説明する模式図である。
１〜３ ＭＯＳトランジスタ ４ コンデンサ ５ インバータ １１，１３ ゲート電極 Ｌ１，Ｌ３ チャネル長 Ｖａ 入力電圧 Ｖｒ 基準電圧 Ｗ１，Ｗ３ チャネル幅 Ｘ１，Ｘ３ ゲート電極への配線の長さ
Claims (4)
- 【請求項１】 コンデンサと、入力電圧を前記コンデン
サの一端に選択的に印加する第１の電界効果トランジス
タと、基準電圧を前記コンデンサの一端に選択的に印加
する第２の電界効果トランジスタと、所定電圧を前記コ
ンデンサの他端に選択的に印加する第３の電界効果トラ
ンジスタとを備え、 前記第１の電界効果トランジスタ及び前記第３の電界効
果トランジスタがオン状態のときに、前記第２の電界効
果トランジスタをオフ状態にして前記入力電圧に対応し
た電荷を前記コンデンサに充電し、前記第１の電界効果
トランジスタ及び前記第３の電界効果トランジスタがオ
フ状態のときに、前記第２の電界効果トランジスタをオ
ン状態にして前記基準電圧に対応して前記コンデンサが
電荷を充電又は放電できるように構成し、第１の電界効果トランジスタの（寄生抵抗×寄生容量）
の 値の方が第３の電界効果型トランジスタの（寄生抵抗
×寄生容量）の値よりも大きくなるように、第１の電界
効果トランジスタ及び第３の電界効果トランジスタのゲ
ート電極部のレイアウト形状を設定し、第３の電界効果
トランジスタの方が第１の電界効果トランジスタよりも
早くオフ状態となるように設定したことを特徴とするチ
ョッパコンパレータ回路。 - 【請求項２】 前記第１の電界効果トランジスタのゲー
ト電極のゲート幅は、前記第３の電界効果トランジスタ
のゲート電極のゲート幅よりも長くレイアウト形成され
ていることを特徴とする請求項１に記載のチョッパコン
パレータ回路。 - 【請求項３】 前記第１の電界効果トランジスタのゲー
ト電極のゲート長は、前記第３の電界効果トランジスタ
のゲート電極のゲート長よりも長くレイアウト形成され
ていることを特徴とする請求項１又は２に記載のチョッ
パコンパレータ回路。 - 【請求項４】 前記第１の電界効果トランジスタのゲー
ト電極への配線の長さは、前記第３の電界効果トランジ
スタのゲート電極への配線の長さよりも長くレイアウト
形成されていることを特徴とする請求項１乃至請求項３
のいずれかに記載のチョッパコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09025253A JP3124730B2 (ja) | 1997-02-07 | 1997-02-07 | チョッパコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09025253A JP3124730B2 (ja) | 1997-02-07 | 1997-02-07 | チョッパコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224190A JPH10224190A (ja) | 1998-08-21 |
| JP3124730B2 true JP3124730B2 (ja) | 2001-01-15 |
Family
ID=12160849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09025253A Expired - Lifetime JP3124730B2 (ja) | 1997-02-07 | 1997-02-07 | チョッパコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3124730B2 (ja) |
-
1997
- 1997-02-07 JP JP09025253A patent/JP3124730B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10224190A (ja) | 1998-08-21 |
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