JPH0658655B2 - シリアルｉ／ｏ方式 - Google Patents
シリアルｉ／ｏ方式Info
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- JPH0658655B2 JPH0658655B2 JP59251533A JP25153384A JPH0658655B2 JP H0658655 B2 JPH0658655 B2 JP H0658655B2 JP 59251533 A JP59251533 A JP 59251533A JP 25153384 A JP25153384 A JP 25153384A JP H0658655 B2 JPH0658655 B2 JP H0658655B2
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- JP
- Japan
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- microprocessor
- data
- line
- control function
- serial
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，自動車電話端局装置を含む，小型携帯が要求
される端末装置の装置構成ユニット間のインターフェー
ス方式に関する。
される端末装置の装置構成ユニット間のインターフェー
ス方式に関する。
従来，この種のインターフェースとしてシリアルインタ
ーフェースが使われているが，その実現方式としてRS23
2Cのような標準インターフェースを用いる場合と，マイ
クロプロセッサの汎用Ｉ／Ｏポートを介してアルゴリズ
ムをソフトウエアで行なう場合がある。前者はマイクロ
プロセッサで制御するためのソフトウエアの増加は少な
いが，標準インターフェース用として用意された汎用LS
１を必要とするためハード量の増加はまぬがれない所で
あった。後者は装置構成ユニットの機能動作のために用
意されたＩ／Ｏポートの未使用ポートを使ってシリアル
インターフェースを行なうため，ハード量の増加はない
が，ソフトウエアの負荷が大きく，高速でのシリアルイ
ンターフェースが実現困難でしばしば動作速度の点で問
題となることがあった。
ーフェースが使われているが，その実現方式としてRS23
2Cのような標準インターフェースを用いる場合と，マイ
クロプロセッサの汎用Ｉ／Ｏポートを介してアルゴリズ
ムをソフトウエアで行なう場合がある。前者はマイクロ
プロセッサで制御するためのソフトウエアの増加は少な
いが，標準インターフェース用として用意された汎用LS
１を必要とするためハード量の増加はまぬがれない所で
あった。後者は装置構成ユニットの機能動作のために用
意されたＩ／Ｏポートの未使用ポートを使ってシリアル
インターフェースを行なうため，ハード量の増加はない
が，ソフトウエアの負荷が大きく，高速でのシリアルイ
ンターフェースが実現困難でしばしば動作速度の点で問
題となることがあった。
最近，装置の小型化，携帯化の要求が高まるにつれてそ
の要求を満足するためには，ハード，ソフトともに現状
より極めて小さくすることが急務であり，それに適した
シリアルインターフェースが待ち望まれていた。
の要求を満足するためには，ハード，ソフトともに現状
より極めて小さくすることが急務であり，それに適した
シリアルインターフェースが待ち望まれていた。
本発明の目的は、このような小型，携帯機器のインター
フェースとしての要求を十分満足するシリアルインター
フェース方式（即ちシリアルＩ／Ｏ方式）を提供するこ
とにある。
フェースとしての要求を十分満足するシリアルインター
フェース方式（即ちシリアルＩ／Ｏ方式）を提供するこ
とにある。
本発明は，ハードウエア及びソフトウエアの双方が最も
小さくかつ高速で動作可能なシリアルインターフェース
を実現するため，最近，マイクロプロセッサに内蔵され
るようになったマルチCPUのためのクロック，データ入
力，データ出力のシリアルＩ／Ｏ線を使うことを第１の
手段とし，さらにインターフェースとして前記シリアル
Ｉ／Ｏ線に加えて制御線を１本付加してシリアルＩ／Ｏ
線の制御機能をもつプログラムをマイクロプロセッサの
１つに搭載することにより，シリアルインターフェース
のバス化を可能にし，同じインターフェース線上に複数
のマイクロプロセッサを接続できるようにしたため，信
号線数を従来のシリアルインターフェースのように１対
１で用意する必要がなくなり，１対多又は多対多の接続
を可能にし，拡張性をもたせることができる。
小さくかつ高速で動作可能なシリアルインターフェース
を実現するため，最近，マイクロプロセッサに内蔵され
るようになったマルチCPUのためのクロック，データ入
力，データ出力のシリアルＩ／Ｏ線を使うことを第１の
手段とし，さらにインターフェースとして前記シリアル
Ｉ／Ｏ線に加えて制御線を１本付加してシリアルＩ／Ｏ
線の制御機能をもつプログラムをマイクロプロセッサの
１つに搭載することにより，シリアルインターフェース
のバス化を可能にし，同じインターフェース線上に複数
のマイクロプロセッサを接続できるようにしたため，信
号線数を従来のシリアルインターフェースのように１対
１で用意する必要がなくなり，１対多又は多対多の接続
を可能にし，拡張性をもたせることができる。
また制御機能を有するマイクロプロセッサからシリアル
Ｉ／Ｏ線のうちクロックを出力し，他のマイクロプロセ
ッサはこのクロックに同期してデータの入出力を行なう
ためアルゴリズムが簡単で高速動作に対し十分信頼性を
保証できるシリアルインターフェース方式（即ちシリア
ルＩ／Ｏ方式）である。
Ｉ／Ｏ線のうちクロックを出力し，他のマイクロプロセ
ッサはこのクロックに同期してデータの入出力を行なう
ためアルゴリズムが簡単で高速動作に対し十分信頼性を
保証できるシリアルインターフェース方式（即ちシリア
ルＩ／Ｏ方式）である。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例によるシリアルインターフェー
スの構成を示すもので，１は制御機能を有するマイクロ
プロセッサであり，２及び３は本発明のシリアルインタ
ーフェースを使用するマイクロプロセッサであり，それ
ぞれ設計された機能処理を行ない，必要なデータの入出
力をシリアルインターフェースを通して行なう。４〜７
は上記マイクロプロセッサ１〜３を結ぶシリアルＩ／Ｏ
線である。４はマイクロプロセッサ１から見てシリアル
入力データ線であり，プロセッサ２及び３から見ればシ
リアル出力データ線となる。５はマイクロプロセッサ１
から見てシリアル出力データ線であり、マイクロプロセ
ッサ２及び３から見ればシリアル入力データ線となって
いる。６は前記シリアルデータ線４及び５によって送受
されるデータのための同期クロック線であり，この同期
クロックはマイクロプロセッサ１が出力し，マイクロプ
ロセッサ２及び３は入力信号として扱う。このクロック
に同期してシリアルデータ線４及び５に送受されるデー
タを処理するものとする。７はマイクロプロセッサ２及
び３がシリアルデータの出力を行ないたい時にその出力
信号でこの信号線をアクティブにし，制御機能をもつマ
イクロプロセッサ１にシリアルデータ出力のための制御
要求を通知する制御線である。
スの構成を示すもので，１は制御機能を有するマイクロ
プロセッサであり，２及び３は本発明のシリアルインタ
ーフェースを使用するマイクロプロセッサであり，それ
ぞれ設計された機能処理を行ない，必要なデータの入出
力をシリアルインターフェースを通して行なう。４〜７
は上記マイクロプロセッサ１〜３を結ぶシリアルＩ／Ｏ
線である。４はマイクロプロセッサ１から見てシリアル
入力データ線であり，プロセッサ２及び３から見ればシ
リアル出力データ線となる。５はマイクロプロセッサ１
から見てシリアル出力データ線であり、マイクロプロセ
ッサ２及び３から見ればシリアル入力データ線となって
いる。６は前記シリアルデータ線４及び５によって送受
されるデータのための同期クロック線であり，この同期
クロックはマイクロプロセッサ１が出力し，マイクロプ
ロセッサ２及び３は入力信号として扱う。このクロック
に同期してシリアルデータ線４及び５に送受されるデー
タを処理するものとする。７はマイクロプロセッサ２及
び３がシリアルデータの出力を行ないたい時にその出力
信号でこの信号線をアクティブにし，制御機能をもつマ
イクロプロセッサ１にシリアルデータ出力のための制御
要求を通知する制御線である。
第１図よりわかるように，マイクロプロセッサの増設
は，マイクロプロセッサ２又は３に内蔵されているシリ
アルインターフェースのためのソフトウエアと同じソフ
トウエアを持つマイクロプロセッサをシリアルＩ／Ｏ線
４〜７に接続することにより，簡単に行なうことができ
る。
は，マイクロプロセッサ２又は３に内蔵されているシリ
アルインターフェースのためのソフトウエアと同じソフ
トウエアを持つマイクロプロセッサをシリアルＩ／Ｏ線
４〜７に接続することにより，簡単に行なうことができ
る。
次に，第２図のタイミングチャートを用いて，第１図の
シリアルＩ／Ｏ線４〜７の動作を説明する。なお，シリ
アル入力データ線４の信号をＳＩ，シリアル出力データ
線５の信号をＳＯ，同期クロック線６の信号をSCK，制
御線７の信号をREQとして以下説明をするものとする。
また，第１図の実施例において，マイクロプロセッサは
最大で１６個接続可能で，マイクロプロセッサ間のシリ
アルデータ転送バイト数は最大１６バイトであるとして
説明を行なう。
シリアルＩ／Ｏ線４〜７の動作を説明する。なお，シリ
アル入力データ線４の信号をＳＩ，シリアル出力データ
線５の信号をＳＯ，同期クロック線６の信号をSCK，制
御線７の信号をREQとして以下説明をするものとする。
また，第１図の実施例において，マイクロプロセッサは
最大で１６個接続可能で，マイクロプロセッサ間のシリ
アルデータ転送バイト数は最大１６バイトであるとして
説明を行なう。
第２図において，シリアル出力データＳＯは８ビットを
１フレームとして行なう場合を示しており，同期クロッ
クSCKはその立上りポイントでシリアル出力データＳＯ
をサンプリングすればよいようなタイミングで８個送出
される。第２図は，制御機能を有するマイクロプロセッ
サ１よりマイクロプロセッサ２又は３にデータを転送す
る場合を示しており，この場合に制御線REQはインアク
ティブのままであり，シリアル入力データＳＩにはデー
タ信号は発生しない。データの転送はシリアル出力デー
タＳＯによりマイクロプロセッサ２及び３の両方に送出
される。マイクロプロセッサ２及び３はシリアル出力デ
ータＳＯを常時受信しているが，次に示す制御アルゴリ
ズムにより自分に必要なデータ信号かを判断して内部に
取り込むかどうかを判断するものである。即ち，転送手
順としては，マイクロプロセッサ１より最初のフレーム
で送出される８ビットデータは，転送先のID番号８と転
送バイト数９を内容とするもので，本実施例では８及び
９はそれぞれ４ビットずつとしてある。続くフレームよ
り，最初のフレームで示したデータ数のデータをシリア
ル出力データＳＯとして同期クロックSCKにより送出す
る。この送出データを第２図の１０に示す。送出データ
を複数のプロセッサに対して送出する場合は，以上の動
作を必要な回数くりかえす。また，接続されているマイ
クロプロセッサすべてに対して同じデータ信号を送出す
る場合は第１フレームに送出するＩＤ番号９にあらかじ
め，その内容の番号を割り振っておくことにより，行な
うことができる。
１フレームとして行なう場合を示しており，同期クロッ
クSCKはその立上りポイントでシリアル出力データＳＯ
をサンプリングすればよいようなタイミングで８個送出
される。第２図は，制御機能を有するマイクロプロセッ
サ１よりマイクロプロセッサ２又は３にデータを転送す
る場合を示しており，この場合に制御線REQはインアク
ティブのままであり，シリアル入力データＳＩにはデー
タ信号は発生しない。データの転送はシリアル出力デー
タＳＯによりマイクロプロセッサ２及び３の両方に送出
される。マイクロプロセッサ２及び３はシリアル出力デ
ータＳＯを常時受信しているが，次に示す制御アルゴリ
ズムにより自分に必要なデータ信号かを判断して内部に
取り込むかどうかを判断するものである。即ち，転送手
順としては，マイクロプロセッサ１より最初のフレーム
で送出される８ビットデータは，転送先のID番号８と転
送バイト数９を内容とするもので，本実施例では８及び
９はそれぞれ４ビットずつとしてある。続くフレームよ
り，最初のフレームで示したデータ数のデータをシリア
ル出力データＳＯとして同期クロックSCKにより送出す
る。この送出データを第２図の１０に示す。送出データ
を複数のプロセッサに対して送出する場合は，以上の動
作を必要な回数くりかえす。また，接続されているマイ
クロプロセッサすべてに対して同じデータ信号を送出す
る場合は第１フレームに送出するＩＤ番号９にあらかじ
め，その内容の番号を割り振っておくことにより，行な
うことができる。
次に，マイクロプロセッサ３より，制御機能を有するマ
イクロプロセッサ１にデータを送出する場合のアルゴリ
ズムを，第３図のタイミングチャートを用いて説明す
る。第３図において，マイクロプロセッサ３はデータの
送出要求として制御線REQをアクティブにすると，制御
機能を有するマイクロプロセッサ１はこれを認識し，デ
ータ送出要求がどのマイクロプロセッサからあがってい
るかをポーリングするため，まず，シリアルデータ出力
ＳＯにマイクロプロセッサ２に対して送出要求確認信号
１１を送出する。最初にマイクロプロセッサ２に対して
信号１１を送出するのはＩＤ番号がマイクロプロセッサ
３よりも若いからである。送出確認信号１１を送出した
後，同期クロックSCKを８ビット送出することで，その
ＩＤ番号のマイクロプロセッサがシリアル入力データＳ
Ｉに送出要求を出しているかどうかを調べる。第３図に
おいては，マイクロプロセッサ２は送出要求がなく，同
期クロックSCKに同期してシリアル入力データＳＩにデ
ータを出力しないため，制御機能を有するマイクロプロ
セッサ１はマイクロプロセッサ２から送出要求が出てい
ないことを認識できる。つづいて，マイクロプロセッサ
１はマイクロプロセッサ３に対して送出要求確認信号１
２を同様に送出し，続いて同期クロックSCKを８ビット
送出する。この場合，マイクロプロセッサ３は送出要求
があるのでシリアル入力データＳＩに送出要求信号１３
を出力する。送出要求信号１３には，マイクロプロセッ
サ３のＩＤ番号と送出バイト数が内容として含まれてい
るため，マイクロプロセッサ１は同期クロックSCKを送
出してそのバイト数だけマイクロプロセッサ３よりの送
出データを受信する。マイクロプロセッサ３はデータの
送出が完了すると，制御線REQをインアクティブにし，
送出が終了したことを他のマイクロプロセッサに通知し
て送出アルゴリズムを終了する。制御機能を有するマイ
クロプロセッサ１は上記のようにして接続されている。
複数のマイクロプロセッサからの送出データを受信する
ことができるので，１対多の接続が可能である。
イクロプロセッサ１にデータを送出する場合のアルゴリ
ズムを，第３図のタイミングチャートを用いて説明す
る。第３図において，マイクロプロセッサ３はデータの
送出要求として制御線REQをアクティブにすると，制御
機能を有するマイクロプロセッサ１はこれを認識し，デ
ータ送出要求がどのマイクロプロセッサからあがってい
るかをポーリングするため，まず，シリアルデータ出力
ＳＯにマイクロプロセッサ２に対して送出要求確認信号
１１を送出する。最初にマイクロプロセッサ２に対して
信号１１を送出するのはＩＤ番号がマイクロプロセッサ
３よりも若いからである。送出確認信号１１を送出した
後，同期クロックSCKを８ビット送出することで，その
ＩＤ番号のマイクロプロセッサがシリアル入力データＳ
Ｉに送出要求を出しているかどうかを調べる。第３図に
おいては，マイクロプロセッサ２は送出要求がなく，同
期クロックSCKに同期してシリアル入力データＳＩにデ
ータを出力しないため，制御機能を有するマイクロプロ
セッサ１はマイクロプロセッサ２から送出要求が出てい
ないことを認識できる。つづいて，マイクロプロセッサ
１はマイクロプロセッサ３に対して送出要求確認信号１
２を同様に送出し，続いて同期クロックSCKを８ビット
送出する。この場合，マイクロプロセッサ３は送出要求
があるのでシリアル入力データＳＩに送出要求信号１３
を出力する。送出要求信号１３には，マイクロプロセッ
サ３のＩＤ番号と送出バイト数が内容として含まれてい
るため，マイクロプロセッサ１は同期クロックSCKを送
出してそのバイト数だけマイクロプロセッサ３よりの送
出データを受信する。マイクロプロセッサ３はデータの
送出が完了すると，制御線REQをインアクティブにし，
送出が終了したことを他のマイクロプロセッサに通知し
て送出アルゴリズムを終了する。制御機能を有するマイ
クロプロセッサ１は上記のようにして接続されている。
複数のマイクロプロセッサからの送出データを受信する
ことができるので，１対多の接続が可能である。
次に別の実施例としてマイクロプロセッサ２よりマイク
ロプロセッサ３にデータを送出する場合について第４図
を参照して説明する。まず，マイクロプロセッサ２は第
３図において説明したのと同様に制御線REQをアクティ
ブにし，送出要求をマイクロプロセッサ１に通知する。
マイクロプロセッサ１はポーリングを開始し，マイクロ
プロセッサ２に対する送出要求確認信号１４を送出す
る。マイクロプロセッサ２はこれに応えて送出要求信号
１５をシリアル入力データＳＩに送出するため，マイク
ロプロセッサ１はマイクロプロセッサ２より送出要求が
あることを認識できる。さらに送出要求信号１５には，
マイクロプロセッサ２のＩＤ番号とマイクロプロセッサ
３のＩＤ番号を含むことから，マイクロプロセッサ２よ
りマイクロプロセッサ３に対してデータの転送が必要な
ことも同時に認識できる。つづいてマイクロプロセッサ
１とマイクロプロセッサ２は連動してシリアルＩ／Ｏ線
のうちシリアル入力データＳＩとシリアル出力データＳ
Ｏの切換え動作を行なう。すなわち，今まで，制御機能
を有するマイクロプロセッサ１が出力し，マイクロプロ
セッサ２及び３が入力として使っていたシリアル出力デ
ータＳＯ線を，マイクロプロセッサ２が出力として使用
でき，マイクロプロセッサ１及び３が入力として使用で
きるように，また切換えが行なわれると同時に，マイク
ロプロセッサ１が入力として使い，マイクロプロセッサ
２及び３が出力として使っていたシリアル入力データＳ
Ｉ線を，マイクロプロセッサ２が入力して使用でき，マ
イクロプロセッサ１及び３が出力として使用できるよう
に切換えが行なわれる。その後，マイクロプロセッサ１
より同期クロックSCKを８ビット送出した際，マイクロ
プロセッサ２はシリアル出力データＳＯに送出先のＩＤ
番号と送出バイト数を内容とする信号１６を送出するこ
とで，マイクロプロセッサ３に対してデータの受信を行
なわせることを可能にする。マイクロプロセッサ１はシ
リアルＩ／Ｏ線の切換えにより上記信号１６の送出先Ｉ
Ｄ番号と送出バイト数を認識できるので，そのバイト数
分の同期クロックSCKを送出し，マイクロプロセッサ２
よりマイクロプロセッサ３にデータの転送を行なわせた
後，マイクロプロセッサ２が送出を終了し，シリアルＩ
／Ｏ線のＳＩ及びＳＯをもとの状態に切換え，制御線RE
Qをインアクティブに戻したのを確認して，シリアルＩ
／Ｏ線のＳＩ及びＳＯをもとに切換えてシーケンスを完
了する。上記第４図で示したアルゴリズムは第３図で説
明したものに比べて多少異なってはいるが，この場合は
全く同一のハード構成でありながら， 制御機能をもたないマイクロプロセッサ同志のデータ転
送をも可能にすることから，多対多の接続も実現できる
ものである。
ロプロセッサ３にデータを送出する場合について第４図
を参照して説明する。まず，マイクロプロセッサ２は第
３図において説明したのと同様に制御線REQをアクティ
ブにし，送出要求をマイクロプロセッサ１に通知する。
マイクロプロセッサ１はポーリングを開始し，マイクロ
プロセッサ２に対する送出要求確認信号１４を送出す
る。マイクロプロセッサ２はこれに応えて送出要求信号
１５をシリアル入力データＳＩに送出するため，マイク
ロプロセッサ１はマイクロプロセッサ２より送出要求が
あることを認識できる。さらに送出要求信号１５には，
マイクロプロセッサ２のＩＤ番号とマイクロプロセッサ
３のＩＤ番号を含むことから，マイクロプロセッサ２よ
りマイクロプロセッサ３に対してデータの転送が必要な
ことも同時に認識できる。つづいてマイクロプロセッサ
１とマイクロプロセッサ２は連動してシリアルＩ／Ｏ線
のうちシリアル入力データＳＩとシリアル出力データＳ
Ｏの切換え動作を行なう。すなわち，今まで，制御機能
を有するマイクロプロセッサ１が出力し，マイクロプロ
セッサ２及び３が入力として使っていたシリアル出力デ
ータＳＯ線を，マイクロプロセッサ２が出力として使用
でき，マイクロプロセッサ１及び３が入力として使用で
きるように，また切換えが行なわれると同時に，マイク
ロプロセッサ１が入力として使い，マイクロプロセッサ
２及び３が出力として使っていたシリアル入力データＳ
Ｉ線を，マイクロプロセッサ２が入力して使用でき，マ
イクロプロセッサ１及び３が出力として使用できるよう
に切換えが行なわれる。その後，マイクロプロセッサ１
より同期クロックSCKを８ビット送出した際，マイクロ
プロセッサ２はシリアル出力データＳＯに送出先のＩＤ
番号と送出バイト数を内容とする信号１６を送出するこ
とで，マイクロプロセッサ３に対してデータの受信を行
なわせることを可能にする。マイクロプロセッサ１はシ
リアルＩ／Ｏ線の切換えにより上記信号１６の送出先Ｉ
Ｄ番号と送出バイト数を認識できるので，そのバイト数
分の同期クロックSCKを送出し，マイクロプロセッサ２
よりマイクロプロセッサ３にデータの転送を行なわせた
後，マイクロプロセッサ２が送出を終了し，シリアルＩ
／Ｏ線のＳＩ及びＳＯをもとの状態に切換え，制御線RE
Qをインアクティブに戻したのを確認して，シリアルＩ
／Ｏ線のＳＩ及びＳＯをもとに切換えてシーケンスを完
了する。上記第４図で示したアルゴリズムは第３図で説
明したものに比べて多少異なってはいるが，この場合は
全く同一のハード構成でありながら， 制御機能をもたないマイクロプロセッサ同志のデータ転
送をも可能にすることから，多対多の接続も実現できる
ものである。
以上説明したように本発明では，マイクロプロセッサに
内蔵されているマルチCPU方式のためのシリアルＩ／Ｏ
線に加え，制御線を１本追加することにより，シリアル
インターフェースのバス化を可能にし，ハード，ソフト
ウエアの最も少ないかつ拡張性のあるシリアルインター
フェースを実現できるものである。
内蔵されているマルチCPU方式のためのシリアルＩ／Ｏ
線に加え，制御線を１本追加することにより，シリアル
インターフェースのバス化を可能にし，ハード，ソフト
ウエアの最も少ないかつ拡張性のあるシリアルインター
フェースを実現できるものである。
第１図は本発明の一実施例を部分的に示したブロック
図，第２図は第１図に示したシリアルＩ／Ｏ線の使用例
を示すタイミングチャート，第３図は第１図に示したシ
リアルＩ／Ｏ線の別の使用例を示すタイミングチャー
ト，第４図は第１図に示したシリアルＩ／Ｏ線の更に別
の使用例を示すタイミングチャートである。 １……制御機能を有するマイクロプロセッサ，２……シ
リアルＩ／Ｏ線に接続されたマイクロプロセッサ(1)，
３……シリアルＩ／Ｏ線に接続されたマイクロプロセッ
サ(2)，４……シリアル入力データ線，５……シリアル
出力データ線，６……同期クロック線，７……制御線，
８……シリアル出力データ中のＩＤ番号を示す４ビッ
ト，９……シリアル出力データ中の送出バイト数を示す
４ビット，１０……シリアル出力データを使って転送さ
れるデータ，１１……送出要求確認信号(1)，１２……
送出要求確認信号(2)，１３……送出要求信号，１４…
…送出要求確認信号，１５……送出要求信号，１６……
送出先のＩＤ番号と送出バイト数を含むシリアル出力デ
ータ。
図，第２図は第１図に示したシリアルＩ／Ｏ線の使用例
を示すタイミングチャート，第３図は第１図に示したシ
リアルＩ／Ｏ線の別の使用例を示すタイミングチャー
ト，第４図は第１図に示したシリアルＩ／Ｏ線の更に別
の使用例を示すタイミングチャートである。 １……制御機能を有するマイクロプロセッサ，２……シ
リアルＩ／Ｏ線に接続されたマイクロプロセッサ(1)，
３……シリアルＩ／Ｏ線に接続されたマイクロプロセッ
サ(2)，４……シリアル入力データ線，５……シリアル
出力データ線，６……同期クロック線，７……制御線，
８……シリアル出力データ中のＩＤ番号を示す４ビッ
ト，９……シリアル出力データ中の送出バイト数を示す
４ビット，１０……シリアル出力データを使って転送さ
れるデータ，１１……送出要求確認信号(1)，１２……
送出要求確認信号(2)，１３……送出要求信号，１４…
…送出要求確認信号，１５……送出要求信号，１６……
送出先のＩＤ番号と送出バイト数を含むシリアル出力デ
ータ。
Claims (4)
- 【請求項１】複数のマイクロプロセッサを有するマルチ
ＣＰＵシステムのためのシリアルインターフェースとし
て、クロック線、データ入力線、データ出力線を含むシ
リアルＩ／Ｏ線を用いる前記マルチＣＰＵシステムにお
いて、前記複数のプロセッサのうちの１つに、前記シリ
アルＩ／Ｏ線を制御するためのプログラムを搭載するこ
とによって、制御機能を有するマイクロプロセッサと成
し、さらに前記シリアルＩ／Ｏ線に加え、制御を行なう
ための制御線を追加することにより、該制御線と前記制
御機能を有するマイクロプロセッサによって前記シリア
ルＩ／Ｏ線をバス化して共用することを可能にするとと
もに、前記制御機能を有するマイクロプロセッサ以外の
複数のマイクロプロセッサは、データの受信を常時行な
い、データの送信の際は前記制御線をアクティブ状態に
することにより、前記制御機能を有するマイクロプロセ
ッサに送信の要求を通知して前記制御機能を有するマイ
クロプロセッサに、前記シリアルインターフェースの制
御を行なわせた後にデータの送信を行なうことにより前
記シリアルインターフェースをバス化して使用するシリ
アルＩ／Ｏ方式であって、前記シリアルＩ／Ｏ線のう
ち、前記クロック線には、前記制御機能を有するマイク
ロプロセッサがクロックを前記制御線のアクティブ状態
に応答して他のマイクロプロセッサに出力し、前記シリ
アルＩ／Ｏ線のうち、データ入力線、データ出力線には
前記制御機能を有するマイクロプロセッサが前記クロッ
クに同期して送出要求確認信号を前記他のマイクロプロ
セッサに出力し、前記他のマイクロプロセッサは、前記
クロックに同期して送出要求信号を前記制御機能を有す
るマイクロプロセッサに出力し、さらにデータ入力、デ
ータ出力も前記クロックに同期して行なうことを特徴と
するシリアルＩ／Ｏ方式。 - 【請求項２】前記制御機能を有するマイクロプロセッサ
以外のプロセッサから、前記制御機能を有するマイクロ
プロセッサにデータを送出する場合、前記制御線をアク
ティブにして送出要求のあることを前記制御機能を有す
るマイクロプロセッサに通知し、前記制御機能を有する
マイクロプロセッサより、前記制御機能を有するマイク
ロプロセッサ以外のマイクロプロセッサに割りふられた
ＩＤ番号を１個づつ順次含むポーリングデータを前記ク
ロックと同期させて送出させ、前記制御線をアクティブ
にしたプロセッサは自分に対するポーリングデータを受
信した時に、その応答として自分のＩＤ番号と送出デー
タ数を含む応答信号を前記制御機能を有するマイクロプ
ロセッサが出力するクロックに同期させて送出すること
により、前記制御機能を有するマイクロプロセッサに前
記制御線をアクティブにしたマイクロプロセッサのＩＤ
番号と送出データ数を確認させるとともに、前記制御機
能を有するマイクロプロセッサは送出データ数に相当す
るクロックを送出して前記送出要求を発生したマイクロ
プロセッサからの送出データの受信を行なう特許請求の
範囲第１項に記載のシリアルＩ／Ｏ方式。 - 【請求項３】前記制御機能を有するマイクロプロセッサ
以外のマイクロプロセッサ間においてデータの転送を行
なう場合、送出要求のあるマイクロプロセッサは前記制
御線をアクティブにし、前記制御機能を有するマイクロ
プロセッサに送出要求のあることを前記制御機能を有す
るマイクロプロセッサが出力するクロックに同期させて
通知し、前記制御機能を有するマイクロプロセッサよ
り、前記制御機能を有するマイクロプロセッサ以外のマ
イクロプロセッサに割りふられたＩＤ番号を１個づつ順
次含むポーリングデータを前記クロックに同期させて送
出し、前記制御線をアクティブにしたマイクロプロセッ
サは自分に対するポーリングデータを受信した時に、そ
の応答として自分のＩＤ番号とデータ転送先のマイクロ
プロセッサのＩＤ番号を含む応答信号を前記クロックに
同期させて送出することにより、前記制御機能を有する
マイクロプロセッサに前記制御線をアクティブにしたマ
イクロプロセッサのＩＤ番号とデータ転送先のマイクロ
プロセッサのＩＤ番号を認識させるとともに、前記シリ
アルＩ／Ｏ線の制御を、前記制御機能を有するマイクロ
プロセッサから前記制御線をアクティブにしたマイクロ
プロセッサに移させ、前記制御線をアクティブにしたマ
イクロプロセッサはデータ転送先のＩＤ番号と送出デー
タ数を含む送出要求信号を前記クロックに同期して送出
し転送先のマイクロプロセッサに知らせるとともに、前
記制御機能を有するマイクロプロセッサにも上記送出要
求信号を受信させ、データ転送に必要なクロックを供給
させてデータの転送を行なう特許請求の範囲第１項に記
載のシリアルＩ／Ｏ方式。 - 【請求項４】前記制御機能を有するマイクロプロセッサ
以外のマイクロプロセッサ間においてデータの転送を行
なう場合、送出要求のあるマイクロプロセッサは前記制
御線をアクティブにし、前記制御機能を有するマイクロ
プロセッサに送出要求のあることを通知し、前記制御機
能を有するマイクロプロセッサより、前記シリアルＩ／
Ｏ線に接続された複数のマイクロプロセッサに割りふら
れたＩＤ番号を含むポーリングデータを前記制御機能を
有するマイクロプロセッサの出力するクロックに同期さ
せて送出させ、前記制御線をアクティブにしたマイクロ
プロセッサは自分に対するポーリングデータを受信した
時に、その応答として自分のＩＤ番号とデータ転送先の
マイクロプロセッサのＩＤ番号を含む応答信号を前記ク
ロックに同期させて送出することにより、前記制御機能
を有するマイクロプロセッサに前記制御線をアクティブ
にしたマイクロプロセッサのＩＤ番号とデータ転送先の
マイクロプロセッサのＩＤ番号を認識させるとともに、
シリアルＩ／Ｏ線の制御を、前記制御機能を有するマイ
クロプロセッサから前記制御線をアクティブにしたマイ
クロプロセッサに移させ前記制御線をアクティブにした
マイクロプロセッサはデータ転送先のＩＤ番号と送出デ
ータ数を含む送出要求信号を前記クロックに同期して送
出し転送先のマイクロプロセッサに知らせるとともに、
前記制御機能を有するマイクロプロセッサにも上記送出
要求信号を受信させ、データ転送に必要なクロックを供
給させてデータの転送を行なう特許請求の範囲第１項又
は第２項記載のシリアルＩ／Ｏ方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251533A JPH0658655B2 (ja) | 1984-11-30 | 1984-11-30 | シリアルｉ／ｏ方式 |
| CA000496510A CA1242283A (en) | 1984-11-30 | 1985-11-29 | Serial interface system flexibly applicable to a one- to-plurality connection |
| DE8585115176T DE3586678T2 (de) | 1984-11-30 | 1985-11-29 | Flexibel anwendbares serielles interface-system fuer eine verbindung zwischen einer und mehreren einheiten. |
| EP85115176A EP0183273B1 (en) | 1984-11-30 | 1985-11-29 | Serial interface system flexibly applicable to a one-to-plurality connection |
| AU50551/85A AU578988B2 (en) | 1984-11-30 | 1985-12-02 | Serial interface system flexibly applicable to a one-to- plurality connection |
| US07/204,945 US4872003A (en) | 1984-11-30 | 1988-06-01 | Serial interface system flexibly applicable to a one-to-plurality connection |
| HK1032/93A HK103293A (en) | 1984-11-30 | 1993-09-30 | Serial interface system flexibly applicable to a one-to-plurality connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251533A JPH0658655B2 (ja) | 1984-11-30 | 1984-11-30 | シリアルｉ／ｏ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131057A JPS61131057A (ja) | 1986-06-18 |
| JPH0658655B2 true JPH0658655B2 (ja) | 1994-08-03 |
Family
ID=17224223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251533A Expired - Fee Related JPH0658655B2 (ja) | 1984-11-30 | 1984-11-30 | シリアルｉ／ｏ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658655B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744865B2 (ja) * | 1991-04-30 | 1998-04-28 | インターナショナル・ビジネス・マシーンズ・コーポレイション | シリアルチャネルアダプタ |
| JP2008140623A (ja) * | 2006-11-30 | 2008-06-19 | Japan Science & Technology Agency | 電子線源装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114931A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Bus scramble system |
-
1984
- 1984-11-30 JP JP59251533A patent/JPH0658655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131057A (ja) | 1986-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |