JPH0225963A - プロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のマイクロプロセッサ等のプロセッサから
構成されるマルチプロセッサシステムにおけるプロセッ
サ間通信方式に関する。

〔従来の技術〕

一般に、複数のプロセッサを含むマルチプロセッサシス
テムにおいて、共通な信号線を使用して任意のプロセッ
サ間で通信を行わせる場合、信号線上で複数の通信が重
ならないようにする必要がある。このため、従来におい
ては、複数のプロセッサのうちの特定のプロセッサを通
信の制御用プロセッサに定め、制御用プロセッサ以外の
プロセッサが他のプロセッサと通信する場合には、先ず
制御用プロセッサに通信したい旨の要求を出し、この要
求が許可されて初めて実際の通信を開始するようにして
いる。このときの−船釣な通信シーケンスを第４図に示
す。

第４図において、プロセッサ１０−ｎが制御用プロセッ
サとして定められたプロセッサである。

制御用プロセッサ１０−ｎから他のプロセッサ１０−２
．１０−１への通信ｆｉｌ、　＋２１は制御用プロセッ
サ自体が送信元となるので通信要求や通信許可の手続き
は不要であり、制御用プロセッサ１０ｎ以外のプロセッ
サ１０−１．１０−２が送信元となる通信＋３１．　＋
４１．　＋５１の場合は、全て制御用プロセッサ１０−
ｎに対し通信要求を出し、通信許可を得てから通信が行
われる。

（発明が解決しようとする課題〕 しかしながら、このように複数のプロセッサのうちの特
定のプロセッサを制御用プロセッサとする従来の方式で
は、制御用に割り当てられたプロセッサに負荷が集中す
る。

そこで本発明の目的は、特定のプロセッサに通信管理の
為の負荷が集中しないように構成されたプロセッサ間通
信方式を提供することにある。

〔課題を解決するための手段〕

本発明のプロセッサ間通信方式は、上記の目的を達成す
るために、複数のプロセッサが共通の信号線を介して相
互に通信可能に接続され、且つ、前記複数のプロセッサ
のうちの１つのプロセッサが前記信号線を使用したプロ
セッサ間通信の全体的な管理を行うプロセッサ間通信方
式において、前記信号線を使用したプロセッサ間通信の
全体的な管理を行う機能を複数のプロセッサに持たせ、
現にプロセッサ間通信の全体的な管理を行っているプロ
セッサが該管理の区切りの良い時点で他のプロセッサに
対しプロセッサ間通信の全体的な管理を行う制御権を移
すように構成される。

〔作用〕

本発明のプロセッサ間通信方式においては、複数のプロ
セッサがプロセッサ間通信の全体的な管理を行う機能を
持ち、成る１つのプロセッサが現にその管理を行ってい
る場合においてその管理の区切りの良い時点になると、
そのプロセッサから他のプロセッサにプロセッサ間通信
の全体的な管理を行う制御権が移される。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図である。

この実施例のマルチプロセッサシステムは、ｎ台のプロ
セッサ１０−１〜１０−ｎで構成されている。本実施例
では各プロセッサ１０−１〜１０−ｎがプロセッサ間通
信の全体的な管理を行う機能を具備しているが、成る時
点ではそのうちの１台のみがその機能を実行するもので
ある。

各プロセッサ１０−１〜１０−ｎは、内部のパラレルな
データをシリアルなデータに変換して送出し、その反対
に外部から入力されるシリアルなデータをパラレルなデ
ータに変換するシリアルインクフェイス回路１１−１〜
１１−ｎを有し、また外部に送受信バッファ回路１５−
１〜１５−ｎが付加されている。そして、シリアルイン
クフェイス回路１１−１〜１１−ｎの入力端子および出
力端子は受信データ信号＆１１２−１〜１２−ｎおよび
送信データ信号線１３−１〜１３−ｎにより送受信バッ
ファ回路１５−１〜１５−ｎに接続されている。この送
受信バッファ回路１５−１〜１５−ｎは、プロセッサ１
０−１〜１０−ｎから送受信切り替え信号線１４−１〜
１４−ｎに出される信号によって送信側あるいは受信側
に切り替えることが可能である。

各プロセッサ１０−１〜１０−ｎは、外部に設けられた
３本の信号線、すなわちデータ信号線２０、同期クロッ
ク信号線２１および調停信号線２２に接続される。デー
タ信号線２０は、プロセッサ１０−１〜１０−ｎ間で送
受信されるデータやコマンド等がシリアルに伝送される
信号線であり、同期クロック信号線２１は各プロセッサ
１０−１〜１０−ｎ内に設けられたシリアルインクフェ
イス回路１１−１〜１１−ｎが同期して動作することを
保証する為の同期クロックを供給する信号線である。こ
の実施例では、プロセッサ１０−ｎ内のシリアルインタ
フェイス回路１１−ｎで発生させた同期クロックを同期
クロック信号線２１に取り出し、これを他のプロセッサ
１０−１等に供給している。なお、外部に同期クロック
源を設け、全てのプロセッサがその同期クロック源から
同期クロック信号線２１を介して供給される同期クロッ
クを取り込むようにしても良いことは勿論のことである
。また、調停信号線２２は、現に制御用プロセッサでな
いプロセッサが他のプロセッサに送信を行いたいことを
現制御用プロセッサに通知する為の信号線である。従っ
て、制御用プロセッサでは調停信号線２２上のレベルを
入力しており、制御用プロセッサでないプロセッサは調
停信号線２２に論理“０″或いは１”のレベルを出力し
ている。なお、各プロセッサ１０−１〜１０−ｎは図示
しないシステムバスにも接続されるものである。

第２図は各プロセッサ１０−１〜１０−ｎの処理例を、
第３図は通信シーケンスの一例をそれぞれ示す。以下、
各図を参照して本実施例のプロセッサ間通信方式の動作
を説明する。

第１図のマルチプロセッサシステムの起動時、最初に制
御用プロセッサとするプロセッサを指定してシステムを
起動する。今、プロセッサ１０−ｎが制御用プロセッサ
として指定されたとすると、プロセッサ１０−ｎは第２
図のステップＳＯにおいて制′ａ櫂が自己に存在するこ
とを識別し、ステップＳ１により自己の送受信バッファ
回路１５−ｎを送信側に設定し、ステップＳ２へ処理を
進める。また、制御用プロセッサに指定されない他のプ
ロセッサ１０−１等は第２図のステップＳＯでその旨を
識別し、ステップ３２０により自己の送受信バッファ回
路１５−１等を受信側に設定する。

その後、第３図に示すように、 ■プロセッサ１０−ｎからプロセッサ１０−１゜１０−
２への通信＋１１．　＋２１ ■プロセッサ１０−２からプロセッサ１０−１への通信
（３） ■プロセッサ１０−２からプロセッサ１０−ｎへの通信
（４） ■プロセッサ１０−１からプロセッサ１０−２への通信
（５） が行われた場合を例にして動作を説明する。

■プロセッサｔｏ−ｎからプロセッサ１０−１゜１０−
２への通信（１１，（２１ この場合、プロセッサ１０−ｎは現在制御用プロセッサ
であるので、直ちにデータの送信処理を開始できる。即
ち、プロセッサ１０−ｎにおいてプロセッサ１０−２へ
送信すべきデータが発生すると、第２図のステップＳ３
でＹＥＳと判定され、ステップＳ４においてプロセッサ
１０−２を示す宛先情報を付加したシリアルな送信デー
タが同期クロックに同期してシリアルインタフェイス回
路１１−ｎより送受信バッファ回路１５−ｎを介してデ
ータ信号４１２０に送出される。

現在制御用プロセッサでない他のプロセッサ１０−１等
は、第２図のステップ３２３において、データ信号線２
０から送受信バノフプ回路１５−１等を介してシリアル
インクフェイス回′Ｐｒ１ｌ−１等で同期クロックに同
期して受信されるデータを監視しており、自己宛のデー
タでなければ（ステップ５２４でＮＯの場合）、受信し
たデータを廃棄するが、自己宛のデータであればステッ
プ８２６以降の処理に進むようになっている。従って、
上記の如く制御用プロセッサ１０−〇からプロセラ’＋
１０−２宛のデータが送出された場合、プロセッサ１０
−２のみがステップＳ２６以降の処理を行い、その結果
、ステップＳ３３において受信データとして処理するこ
とになる。

プロセッサ１０−ｎからプロセッサ１０−１への通信（
２）も通信（１１と同様の手順で行われる。

■プロセッサ１０−２からプロセッサ１０−１への通信
（３） プロセッサ１０−２においてプロセッサ１０１に送信す
べきデータが発生すると、現在プロセッサ１０−２は制
御用プロセッサでないので、第２図のステップ５２１で
ＹＥＳと判定され、プロセッサ１０−２は調停信号線２
２に論理“１”を出力する（Ｓ２２）。

現在制御用プロセッサであるプロセッサ１０ｎは、第２
図のステップＳ２で調停信号線２２のレベルが論理“１
”か否かを監視しており、論理“１”になることにより
ステップＳ５以降の処理に進み、このステップＳ５で、
先ずプロセッサ１０−１宛の調停確認コマンドをシリア
ルインタフェイス回路１１−ｎおよび送受信バッファ回
路１５−ｎを介してデータ信号線２０に送出し、次のス
テップＳ６で自己の送受信バッファ回路１５−ｎを受信
側に切り替え、ステップＳ７でプロセッサ１０−１から
の応答を待つ。

°データ信号線２０に送出されたプロセッサ１〇−１宛
の調停確認コマンドは他の全てのプロセッサで一応受信
されるが、宛先以外のプロセッサ１０−２等ではステッ
プＳ２５で廃棄され、プロセッサ１０−１のみが第２図
のステップＳ２６以降に進む。この結果、プロセッサ１
０−１はステップ３２６で自己宛の調停確認コマンドで
あることを判定し、ステップＳ２７で自己の送受信バッ
ファ回路１５−１を送信側に切り替え、ステップ３２８
で自身が送信要求を出したか即ち調停信号線２２に論理
“１”を出力したか否かの応答を返す。

今、調停信号線２２に論理“１”を出力したプロセッサ
はプロセッサ１０−２だけなので、プロセッサ１０−１
はステップ３２８において、制御用プロセッサの宛先情
報を持ち且つ送信したくない旨を示す応答をシリアルイ
ンクフェイス回路１１−１．送受信バッファ回路１５−
１を介してデータ信号線２０に送出することになる。

第２図のステップＳ７で応答を待っていた制御用プロセ
ッサ１０−ｎは、送受信バッファ回路１５−ｎ、シリア
ルインタフェイス回路１１−ｎを介して制御用プロセッ
サの宛先情報を持つプロセッサ１０−１からの上記応答
を受信すると、ステップＳ８でその応答を判定し、送信
したい旨の応答であればステップＳ９へ進み、送信した
くない旨の応答であればステップＳ５に戻る。従って、
送信したくない旨を応答した今の場合はステップＳ５に
戻ることになり、制御用プロセッサｌＯｎは次のプロセ
ッサ１０−２に対してステップ３５〜Ｓ７の処理を行う
。そしてこれらの処理によりプロセッサ１０−２に対し
制御用プロセッサ１０−ｎから調停確認コマンドが送出
されると、プロセッサ１０−２の第２図のステップ３２
８において送信したい旨の応答が制御用プロセッサ１０
−ｎに対し返されることになり、それをステップＳ８で
識別した制御用プロセッサ１０−ｎは、ステップＳ９以
降の処理へ進む。なお、ステップ８２８で応答を返した
プロセッサ１０−２等はステップＳ２９で調停信号線２
２に出力するレベルを論理“０”にするものである。

次に、制御用プロセッサｔｏ−ｎは、ステップＳ９にお
いて、自己の送受信バッファ回路１５−ｎを送信側に設
定し、ステップＳＩＯでプロセッサ１０−２宛の制御権
移譲付き通信許可コマンドをシリアルインクフェイス回
路１１−ｎ、送受信バッファ回路１５〜ｎを介してデー
タ信号線２０に送出する。これによって、プロセッサ１
０−ｎは制御用プロセッサでなくなったので、ステップ
３１１で自己の送受信バッファ回路１５−ｎを受信側に
切り替えて、ステップ３２１へ進み、制御用プロセッサ
以外のプロセッサとして動作を続ける。

他方、プロセッサ１０−ｎより送出された上記の制御権
移譲付き通信許可コマンドは、他の全てのプロセッサで
一応受信されるが、宛先以外のプロセッサ１０−１等で
はステップ３２５で廃棄され、プロセッサ１Ｏ−２のみ
が第２図のステップＳ２６以降に進む。この結果、プロ
セッサ１〇−２はステップＳ３０で自己宛の制御権移譲
付き通信許可コマンドであることを判定し、ステップＳ
３１で自己の送受信バッファ回路１５−２を送信側に切
り替え、ステップ３３２でプロセッサ１〇−１宛の送信
データをシリアルインクフェイス回路１１−２．送受信
バッファ回路１５−２を介してデータ信号線２０に送出
する。そして、制御権の移譲があったので、ステップＳ
２へ進み、制御用プロセッサとして動作を続ける。

データ信号線２０に送出されたプロセッサｌロー１宛の
データは、他の全てのプロセッサで一応受信されるが、
プロセッサ１０−１以外のプロセッサではステップＳ２
５で廃棄され、プロセッサ１０−１のみが第２図のステ
ップＳ３３で受信データとして処理することになる。

■プロセッサ１０−２からプロセッサ１０−ｎへの通信
（４） この場合は、プロセッサ１０−２は制御用プロセッサに
なっているので、■と同様の手順で通信が行われる。

■プロセッサ１０−１からプロセッサ１０−２への通信
（５） このときは、■とほぼ同様の手順で通信が行われ、且つ
、制御権がプロセッサ１０−１に移され、プロセッサ１
０−１が制御用プロセッサとして動作することになる。

以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されずその他各種の付加変更が可能
である。例えば、上記実施例では１本のデータ信号線を
使ったシリアル伝送によりプロセッサ間通信を実現した
が、並列バスを使うようにしても良い。また、全てのプ
ロセッサに管理機能を持たせず、幾つかの複数のプロセ
ッサだけに管理機能を持たせ、これらの間で制御権の移
譲を行わせるようにしても良い。また、制御権の移譲を
行う時点は、制御用プロセッサで実行される通信管理の
区切りの良い時点であれば、通信許可応答待以外であっ
ても良い。

〔発明の効果〕

以上説明したように、本発明のプロセッサ開通信方式に
おいては、プロセッサ間通信の全体的な管理を行う制御
権が、自律的かつ動的に複数のプロセッサ間を渡り歩く
ので、特定のプロセッサに通信管理の為の負荷が集中せ
ず、適切に負荷分散を図ることが可能となる。

【図面の簡単な説明】

第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図、 第２図は各プロセッサ１０−１〜１０−ｎの・処理例の
流れ図および、 第３図は本発明の実施例における通信シーケンスの一例
を示す図および、 第４図は従来方式による通信シーケンスを示す図である
。 図において、 １０−１〜１０−ｎ・・・プロセ・７す１１−１〜１１
−ｎ・・・シリアルインクフェイス回路 １２−１〜１２−ｎ・・・受信データ信号線１３−１〜
１３−ｎ・・・送信データ信号線１４−１〜１４−ｎ・
・・送受信切り替え信号線１５−１〜１５−ｎ・・・送
受信バッファ回路２０・・・データ信号線 ２１・・・同期クロック信号線 ２２・・・調停信号線

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサが共通の信号線を介して相互に通信可
   能に接続され、且つ、前記複数のプロセッサのうちの１
   つのプロセッサが前記信号線を使用したプロセッサ間通
   信の全体的な管理を行うプロセッサ間通信方式において
   、 前記信号線を使用したプロセッサ間通信の全体的な管理
   を行う機能を複数のプロセッサに持たせ、現にプロセッ
   サ間通信の全体的な管理を行っているプロセッサが該管
   理の区切りの良い時点で他のプロセッサに対しプロセッ
   サ間通信の全体的な管理を行う制御権を移すことを特徴
   とするプロセッサ間通信方式。