JPH0540728A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH0540728A JPH0540728A JP19759091A JP19759091A JPH0540728A JP H0540728 A JPH0540728 A JP H0540728A JP 19759091 A JP19759091 A JP 19759091A JP 19759091 A JP19759091 A JP 19759091A JP H0540728 A JPH0540728 A JP H0540728A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- adapter
- command
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 より少ない信号線で、Ｉ／Ｏアダプタの初期
化やＩ／ＯアダプタのＩ／Ｏバスへの組込みを可能にす
る。 【構成】 入出力処理装置６と複数のＩ／Ｏアダプタ１
１，１２，…，１ｎ間を接続するデータ転送用のＩ／Ｏ
バス１とＩ／Ｏアダプタの状態制御指令を転送する複数
ビット幅のデータバス３２を含む指令バス３とを有し、
入出力処理装置内には、制御指令を送出する指令バスコ
ントローラ６４と、各Ｉ／Ｏアダプタからの動作可能通
知信号をＩ／Ｏアダプタ毎に受信する受信レジスタ６５
とを設け、各Ｉ／Ｏアダプタ内には、制御指令を受信す
る受信レジスタ１１４と、その指令に従い少なくともＩ
／Ｏアダプタの初期化とＩ／Ｏバスの切り離し手段を制
御する信号とを送出するデコーダ１１６と、動作可能通
知信号を送出するフリップフロップ１１７とを設けたこ
とを特徴とするバス制御方式。
化やＩ／ＯアダプタのＩ／Ｏバスへの組込みを可能にす
る。 【構成】 入出力処理装置６と複数のＩ／Ｏアダプタ１
１，１２，…，１ｎ間を接続するデータ転送用のＩ／Ｏ
バス１とＩ／Ｏアダプタの状態制御指令を転送する複数
ビット幅のデータバス３２を含む指令バス３とを有し、
入出力処理装置内には、制御指令を送出する指令バスコ
ントローラ６４と、各Ｉ／Ｏアダプタからの動作可能通
知信号をＩ／Ｏアダプタ毎に受信する受信レジスタ６５
とを設け、各Ｉ／Ｏアダプタ内には、制御指令を受信す
る受信レジスタ１１４と、その指令に従い少なくともＩ
／Ｏアダプタの初期化とＩ／Ｏバスの切り離し手段を制
御する信号とを送出するデコーダ１１６と、動作可能通
知信号を送出するフリップフロップ１１７とを設けたこ
とを特徴とするバス制御方式。
Description
【０００１】
【産業上の利用分野】本発明はバス制御方式、特にＩ／
Ｏアダプタの入出力処理装置間をバス接続した情報処理
装置におけるバス制御方式に関する。
Ｏアダプタの入出力処理装置間をバス接続した情報処理
装置におけるバス制御方式に関する。
【０００２】
【従来の技術】小型コンピュータの領域では、入出力処
理装置（以下ＩＯＰ）と周辺装置を制御するＩ／Ｏアダ
プタをバスで接続する構成をとることが多く、従来は、
このバスを用いてＩＯＰ−Ｉ／Ｏアダプタ間の同期制御
や、ＣＣＥの受け渡し、実際のデータ転送等が行われ
る。
理装置（以下ＩＯＰ）と周辺装置を制御するＩ／Ｏアダ
プタをバスで接続する構成をとることが多く、従来は、
このバスを用いてＩＯＰ−Ｉ／Ｏアダプタ間の同期制御
や、ＣＣＥの受け渡し、実際のデータ転送等が行われ
る。
【０００３】
【発明が解決しようとする課題】この従来のバス制御方
式では、バスを使用し通信しているため、あるＩ／Ｏア
ダプタのバスの制御に関するロジックが故障すると、そ
れ以降のそのＩ／Ｏアダプタの動作が出来なくなるだけ
でなく、故障していない他のＩ／Ｏアダプタに悪影響を
与えるケースが出てくるという問題点があった。
式では、バスを使用し通信しているため、あるＩ／Ｏア
ダプタのバスの制御に関するロジックが故障すると、そ
れ以降のそのＩ／Ｏアダプタの動作が出来なくなるだけ
でなく、故障していない他のＩ／Ｏアダプタに悪影響を
与えるケースが出てくるという問題点があった。
【０００４】これを解決するための、各Ｉ／Ｏアダプタ
に対しＩＯＰから状態制御線を個別にはるという方法も
あるが、小型コンピュータでは構造上信号線が増加しす
ぎるという問題があった。
に対しＩＯＰから状態制御線を個別にはるという方法も
あるが、小型コンピュータでは構造上信号線が増加しす
ぎるという問題があった。
【０００５】
【課題を解決するための手段】本発明のバス制御方式
は、Ｉ／Ｏデバイスと主記憶間のデータ転送を制御する
入出力処理装置とＩ／Ｏデバイスを制御するＩ／Ｏアダ
プタを有する情報処理装置におけるバス制御方式におい
て、前記入出力処理装置と前記複数のＩ／Ｏアダプタ間
を接続するデータ転送用の第１バスと前記Ｉ／Ｏアダプ
タの状態制御指令を転送する複数ビット幅のデータバス
を含む第２バスとを有し、前記入出力処理装置内に前記
制御指令を送出する手段と、前記各Ｉ／Ｏアダプタから
の動作可能通知信号をＩ／Ｏアダプタ毎に受信する手段
とを設け、また、前記Ｉ／Ｏアダプタ内に前記制御指令
を受信し、その指令に従い少なくとも前記Ｉ／Ｏアダプ
タの初期化と前記第１バスの切り離し手段を制御する信
号を送出する手段と動作可能通知信号を送出する手段と
を設けたことを特徴とする。
は、Ｉ／Ｏデバイスと主記憶間のデータ転送を制御する
入出力処理装置とＩ／Ｏデバイスを制御するＩ／Ｏアダ
プタを有する情報処理装置におけるバス制御方式におい
て、前記入出力処理装置と前記複数のＩ／Ｏアダプタ間
を接続するデータ転送用の第１バスと前記Ｉ／Ｏアダプ
タの状態制御指令を転送する複数ビット幅のデータバス
を含む第２バスとを有し、前記入出力処理装置内に前記
制御指令を送出する手段と、前記各Ｉ／Ｏアダプタから
の動作可能通知信号をＩ／Ｏアダプタ毎に受信する手段
とを設け、また、前記Ｉ／Ｏアダプタ内に前記制御指令
を受信し、その指令に従い少なくとも前記Ｉ／Ｏアダプ
タの初期化と前記第１バスの切り離し手段を制御する信
号を送出する手段と動作可能通知信号を送出する手段と
を設けたことを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例の情報処理装
置である。
置である。
【０００８】本情報処理装置はシステムバス１，Ｉ／Ｏ
バス２、指令バス３と３種のバスを持つ。
バス２、指令バス３と３種のバスを持つ。
【０００９】システムバス１は演算処理装置（以下ＥＰ
Ｕと略す）４および主記憶装置（以下ＭＭＵ）５、入出
力処理装置（以下ＩＯＰ）６を接続し、各装置のデータ
転送を行う。
Ｕと略す）４および主記憶装置（以下ＭＭＵ）５、入出
力処理装置（以下ＩＯＰ）６を接続し、各装置のデータ
転送を行う。
【００１０】Ｉ／Ｏバス２はＩＯＰ６と複数のＩ／Ｏア
ダプタ１１，１２，…，１ｎを接続し、周辺デバイスと
ＩＯＰ間（実際はＩＯＰ６を通過しＭＭＵ５と）のデー
タ転送を行う。
ダプタ１１，１２，…，１ｎを接続し、周辺デバイスと
ＩＯＰ間（実際はＩＯＰ６を通過しＭＭＵ５と）のデー
タ転送を行う。
【００１１】指令バス３は同じくＩＯＰ６とＩ／Ｏアダ
プタ１１，１２，…，１ｎを接続するが、ＩＯＰ６から
の指令を転送することのみ使用される。
プタ１１，１２，…，１ｎを接続するが、ＩＯＰ６から
の指令を転送することのみ使用される。
【００１２】システムバス１およびＩ／Ｏバス２は複数
のバイト幅（例えば４バイト）と複数の制御線を持つ
が、指令バス３はバス動作の開始を通知するＢＯＰ信号
３１と４ビットのデータバス３２しか持たない。
のバイト幅（例えば４バイト）と複数の制御線を持つ
が、指令バス３はバス動作の開始を通知するＢＯＰ信号
３１と４ビットのデータバス３２しか持たない。
【００１３】ＩＯＰ６内はマイクロ命令を実行し入出力
動作を制御するプロセッサ６１と、シテムバス１の制御
を行うシステムバスコントローラ６２と、Ｉ／Ｏバスの
制御を行うＩ／Ｏバスコントローラ６３と、指令バス３
の制御を行う指令バスコントローラ６４と、各Ｉ／Ｏア
ダプタ１１，１２，…，１ｎからの動作可能通知信号で
あるＯＰＩ信号を受信する受信レジスタ６５を有する。
Ｉ／Ｏバスコントローラ６３は各Ｉ／Ｏアダプタ１１，
１２，…，１ｎからのバスリクエスト信号を受け付けバ
スの使用権を与える機能も有する。
動作を制御するプロセッサ６１と、シテムバス１の制御
を行うシステムバスコントローラ６２と、Ｉ／Ｏバスの
制御を行うＩ／Ｏバスコントローラ６３と、指令バス３
の制御を行う指令バスコントローラ６４と、各Ｉ／Ｏア
ダプタ１１，１２，…，１ｎからの動作可能通知信号で
あるＯＰＩ信号を受信する受信レジスタ６５を有する。
Ｉ／Ｏバスコントローラ６３は各Ｉ／Ｏアダプタ１１，
１２，…，１ｎからのバスリクエスト信号を受け付けバ
スの使用権を与える機能も有する。
【００１４】次にＩ／Ｏアダプタ１１，１２，…，１ｎ
内の構造を説明するが、各Ｉ／Ｏアダプタ１１，１２，
…，１ｎは同一構造を有するためここでは１１のＩ／Ｏ
アダプタのみ説明する。
内の構造を説明するが、各Ｉ／Ｏアダプタ１１，１２，
…，１ｎは同一構造を有するためここでは１１のＩ／Ｏ
アダプタのみ説明する。
【００１５】Ｉ／Ｏアダプタ１１には、マイクロ命令を
実行し周辺デバイスを制御するプロセッサ１１１と、Ｉ
／Ｏバス２の制御を行うＩ／Ｏバスコントローラ１１２
と、周辺デバイスのインターフェースを制御するデバイ
スコントローラ１１３と、指令バス３からのデータを受
信する受信レジスタ１１４と、指令バス３を介して送出
されてくるアダプタ番号と、各Ｉ／Ｏアダプタ１１，１
２，…，１ｎにユニークに付与されたアダプタ番号（Ｉ
／Ｏアダプタ１１には“１”が付与されているとする）
を比較する比較器１１５と、比較器１１５から一致信号
を受け、アダプタ番号の次のサイクルで送出される指令
コマンドを解析し、指令信号を送出するデコーダ１１６
と、プロセッサ１１によりセットされるフリップフロッ
プ１１７と、Ｉ／Ｏバスのトライステート（Ｔｒｉ Ｓ
ｔａｔｅ）ドライバ１１８とレシーバ１１９と、バスリ
クエストを送出するＡＮＤゲート１１Ａとを有する。
実行し周辺デバイスを制御するプロセッサ１１１と、Ｉ
／Ｏバス２の制御を行うＩ／Ｏバスコントローラ１１２
と、周辺デバイスのインターフェースを制御するデバイ
スコントローラ１１３と、指令バス３からのデータを受
信する受信レジスタ１１４と、指令バス３を介して送出
されてくるアダプタ番号と、各Ｉ／Ｏアダプタ１１，１
２，…，１ｎにユニークに付与されたアダプタ番号（Ｉ
／Ｏアダプタ１１には“１”が付与されているとする）
を比較する比較器１１５と、比較器１１５から一致信号
を受け、アダプタ番号の次のサイクルで送出される指令
コマンドを解析し、指令信号を送出するデコーダ１１６
と、プロセッサ１１によりセットされるフリップフロッ
プ１１７と、Ｉ／Ｏバスのトライステート（Ｔｒｉ Ｓ
ｔａｔｅ）ドライバ１１８とレシーバ１１９と、バスリ
クエストを送出するＡＮＤゲート１１Ａとを有する。
【００１６】デコーダ１１６は指令コマンドに基づき初
期化のためのＲＳＴ信号と、ＩＯＰ６がそのＩ／Ｏアダ
プタに対しサービス可能か示す信号ＯＰＯを送出する。
トライステートドライバ１１８はＯＰＯ信号が“０”だ
とトライステート状態となる。又、ＡＮＤゲート１１Ａ
は同じくＯＰＯが“０”だと出力が“０”に固定され
る。これによりＩ／Ｏアダプタ１１からはリクエストも
データも出力が出来なくなり、Ｉ／Ｏバスから切り離さ
れた形となる。表１に指令コマンドのパターンを２進と
１６進で示す。
期化のためのＲＳＴ信号と、ＩＯＰ６がそのＩ／Ｏアダ
プタに対しサービス可能か示す信号ＯＰＯを送出する。
トライステートドライバ１１８はＯＰＯ信号が“０”だ
とトライステート状態となる。又、ＡＮＤゲート１１Ａ
は同じくＯＰＯが“０”だと出力が“０”に固定され
る。これによりＩ／Ｏアダプタ１１からはリクエストも
データも出力が出来なくなり、Ｉ／Ｏバスから切り離さ
れた形となる。表１に指令コマンドのパターンを２進と
１６進で示す。
【００１７】
【表１】
【００１８】図２は指令バス３の動作のタイムチャート
である。
である。
【００１９】図２を用いて初期化する場合の動作例を示
す。
す。
【００２０】バスサイクルＴ1 でＩＯＰ６は指令バス３
のデータバス３２に目的とするＩ／ＯアダプタのＩＤナ
ンバー（ここでは“１”）を乗せ、ＢＯＰ信号３１を
“１”とする。全Ｉ／Ｏアダプタ１１，１２，…，１ｎ
はＢＯＰが“１”となったため、次のバスサイクルＴ2
でデータバス３２のデータを取り込み、予め付与されて
いるＩＤナンバーとの比較を比較器１１５で行う。
のデータバス３２に目的とするＩ／ＯアダプタのＩＤナ
ンバー（ここでは“１”）を乗せ、ＢＯＰ信号３１を
“１”とする。全Ｉ／Ｏアダプタ１１，１２，…，１ｎ
はＢＯＰが“１”となったため、次のバスサイクルＴ2
でデータバス３２のデータを取り込み、予め付与されて
いるＩＤナンバーとの比較を比較器１１５で行う。
【００２１】ＩＤナンバーが一致したＩ／Ｏアダプタ
（ここではＩ／Ｏアダプタ１１）は、バスサイクルＴ3
でバスサイクルＴ2 で受信した指令コマンドをデコード
する。指令コマンドは初期化を示す“３”が送出された
とすると、デコード１１６は、バスサイクルＴ4 でＯＰ
Ｏ信号をセットし、ＲＳＴ信号を１Ｔ間送出しＩ／Ｏア
ダプタ１１内の初期化を行う。初期化が完了したバスサ
イクルＴx で、プロセッサ１１１はフリップフロップ１
１７を“１”に設定し、ＩＯＰ６に動作可能であること
を通知する。
（ここではＩ／Ｏアダプタ１１）は、バスサイクルＴ3
でバスサイクルＴ2 で受信した指令コマンドをデコード
する。指令コマンドは初期化を示す“３”が送出された
とすると、デコード１１６は、バスサイクルＴ4 でＯＰ
Ｏ信号をセットし、ＲＳＴ信号を１Ｔ間送出しＩ／Ｏア
ダプタ１１内の初期化を行う。初期化が完了したバスサ
イクルＴx で、プロセッサ１１１はフリップフロップ１
１７を“１”に設定し、ＩＯＰ６に動作可能であること
を通知する。
【００２２】同様なバスシーケンスでＯＰＯ信号のリセ
ットを指令コマンド“０”を送出することで、ＯＰＯの
セットを指令コマンド“１”を送出することが出来、Ｉ
ＯＰ６からＩ／Ｏアダプタ１１のＩ／Ｏバス２への組込
み切り離しが制御出来る。
ットを指令コマンド“０”を送出することで、ＯＰＯの
セットを指令コマンド“１”を送出することが出来、Ｉ
ＯＰ６からＩ／Ｏアダプタ１１のＩ／Ｏバス２への組込
み切り離しが制御出来る。
【００２３】図３は本発明の第２の実施例のブロック図
である。図中において指令バス３のデータバス３２を除
いて図１と同一番号は同一機能を有するため説明を省略
し、異なる部分のみ説明する。
である。図中において指令バス３のデータバス３２を除
いて図１と同一番号は同一機能を有するため説明を省略
し、異なる部分のみ説明する。
【００２４】指令バス３のデータバス３２は本例では１
ビット幅の信号線で、ここにＩＤコードと指令コマンド
がシリアルにＩＯＰ６から送出される。ＩＯＰ６内のパ
ラシリ変換器６６は指令バスコントローラ６４により４
ビットのＩＤナンバーと指令コマンドをもらいＢＯＰ信
号３１が“１”となったサイクルから順次１ビットずつ
シリアルにデータバス３２に送出して行く。
ビット幅の信号線で、ここにＩＤコードと指令コマンド
がシリアルにＩＯＰ６から送出される。ＩＯＰ６内のパ
ラシリ変換器６６は指令バスコントローラ６４により４
ビットのＩＤナンバーと指令コマンドをもらいＢＯＰ信
号３１が“１”となったサイクルから順次１ビットずつ
シリアルにデータバス３２に送出して行く。
【００２５】Ｉ／Ｏアダプタ１１内のシリパラ変換器１
１ＢはＢＯＰ信号３１が“１”になったサイクルからデ
ータバス３２の内容を順次取り込み４ドットのコードに
変換し受信レジスタ１１４にデータを送出する。
１ＢはＢＯＰ信号３１が“１”になったサイクルからデ
ータバス３２の内容を順次取り込み４ドットのコードに
変換し受信レジスタ１１４にデータを送出する。
【００２６】図４は図３に示した実施例の動作タイムチ
ャートである。次にこの実施例の動作例を図４で説明す
る。なお動作としては図２と同様の初期化の例である。
ャートである。次にこの実施例の動作例を図４で説明す
る。なお動作としては図２と同様の初期化の例である。
【００２７】バスサイクルＴ1 でＢＯＰ信号３１が
“１”となり、データバス３２にＩＤナンバーが１ビッ
トずつバスサイクルＴ4 まで送出される。バスサイクル
Ｔ5 でシリパラ変換器１１Ｂからパラレル化されたＩＤ
ナンバー“１”が受信レジスタ１１４に送出されバスサ
イクルＴ6 で受信レジスタ１１４に取込まれる。取込ま
れたＩＤナンバーは各Ｉ／Ｏアダプタごとに付与されて
いるＩＤナンバーと比較され、一致すると比較器１１５
から“１”の値がデコーダ１１６へ出力される。
“１”となり、データバス３２にＩＤナンバーが１ビッ
トずつバスサイクルＴ4 まで送出される。バスサイクル
Ｔ5 でシリパラ変換器１１Ｂからパラレル化されたＩＤ
ナンバー“１”が受信レジスタ１１４に送出されバスサ
イクルＴ6 で受信レジスタ１１４に取込まれる。取込ま
れたＩＤナンバーは各Ｉ／Ｏアダプタごとに付与されて
いるＩＤナンバーと比較され、一致すると比較器１１５
から“１”の値がデコーダ１１６へ出力される。
【００２８】バスサイクルＴ9 でＩＤナンバーに続いて
送出されてきた指令コマンド“３”をパラレル変換し、
シリパラ変換器１１Ｂは受信レジスタ１１４へ送出受信
レジスタ１１４はバスサイクルＴ10でこの値を取り込み
デコーダ１１６へ送出する。デコーダ１１６はデコード
を行い次のバスサイクルＴ11で初期化のためのＲＳＴ信
号の送出及びＯＰＯ信号のセットを行う。プロセッサ１
１１は初期化が完了したバスサイクルＴx でＯＰＩ信号
のフリップフロップ１１７をセットし、ＩＯＰ６に対し
て動作可能となったことを通信する。
送出されてきた指令コマンド“３”をパラレル変換し、
シリパラ変換器１１Ｂは受信レジスタ１１４へ送出受信
レジスタ１１４はバスサイクルＴ10でこの値を取り込み
デコーダ１１６へ送出する。デコーダ１１６はデコード
を行い次のバスサイクルＴ11で初期化のためのＲＳＴ信
号の送出及びＯＰＯ信号のセットを行う。プロセッサ１
１１は初期化が完了したバスサイクルＴx でＯＰＩ信号
のフリップフロップ１１７をセットし、ＩＯＰ６に対し
て動作可能となったことを通信する。
【００２９】この第２の実施例では、ＩＯＰの指令バス
送出部１とＩ／Ｏアダプタ内の受信部にそれぞれシリパ
ラ変換器６６，１１Ｂを設けることによって、指令バス
をより少ない信号線で構成出来るという効果がある。
送出部１とＩ／Ｏアダプタ内の受信部にそれぞれシリパ
ラ変換器６６，１１Ｂを設けることによって、指令バス
をより少ない信号線で構成出来るという効果がある。
【００３０】図５は本発明の第３の実施例のブロック図
であり、図中において図１及び図３と同一番号のブロッ
クは同一機能を有するが、次の点が異なる。
であり、図中において図１及び図３と同一番号のブロッ
クは同一機能を有するが、次の点が異なる。
【００３１】まず指令バス３は第１ＢＯＰ信号３１、デ
ータバス３２、第２ＢＯＰ信号３３とＯＰＩバス３４の
４信号からなる。この内第１ＢＯＰ信号３１とデータバ
ス３２は、第２の実施例おけるＢＯＰ信号３１とデータ
バス３２と同一機能を有する。第２ＢＯＰ信号３３は次
のバスサイクルからＯＰＩバス３４に各Ｉ／Ｏアダプタ
のＯＰＩの状態を順次送出するよう要求する信号で各Ｉ
／Ｏアダプタにワイヤードアンド接続されている。ＯＰ
Ｉバス３４も同様に各Ｉ／Ｏアダプタにワイヤードアン
ド接続されている。
ータバス３２、第２ＢＯＰ信号３３とＯＰＩバス３４の
４信号からなる。この内第１ＢＯＰ信号３１とデータバ
ス３２は、第２の実施例おけるＢＯＰ信号３１とデータ
バス３２と同一機能を有する。第２ＢＯＰ信号３３は次
のバスサイクルからＯＰＩバス３４に各Ｉ／Ｏアダプタ
のＯＰＩの状態を順次送出するよう要求する信号で各Ｉ
／Ｏアダプタにワイヤードアンド接続されている。ＯＰ
Ｉバス３４も同様に各Ｉ／Ｏアダプタにワイヤードアン
ド接続されている。
【００３２】ＩＯＰ６内のＯＰＩ受信レジスタ６５は第
１及び第２の実施例におけるものとは異なり、シリアル
イン，パラレルアウトの１５ビットシフトレジスタとな
っており、第２ＢＯＰ信号３３が有効になった次の次の
バスサイクルからＯＰＩバス信号３４の値を順序１５ビ
ット極性を反転して取り込んで行く。
１及び第２の実施例におけるものとは異なり、シリアル
イン，パラレルアウトの１５ビットシフトレジスタとな
っており、第２ＢＯＰ信号３３が有効になった次の次の
バスサイクルからＯＰＩバス信号３４の値を順序１５ビ
ット極性を反転して取り込んで行く。
【００３３】Ｉ／Ｏアダプタ１１内のＯＰＩバスコント
ローラ１１Ｃは、プロセッサ１１１がＯＰＩをフリップ
フロップ１１７にセットしたバイスサイクルで指令バス
３の第２ＢＯＰ信号３３をオーブンコレクタータイプの
インバータ１１Ｄを介して１Ｔ間送出し、次のバスサイ
クルからバスサイクル数をカウントし、そのカウント値
がＩＤナンバーと等しい値になったバスサイクルでフリ
ップフリップ１１７の値をＯＰＩバス３４に出力するイ
ネーブル信号を送出する。例えばＩＤナンバーが“１”
であれば、第２ＢＯＰ信号３３がアクティブになった次
のバスサイクルで、又ＩＤナンバーが“８”であれば、
８Ｔ後のバスサイクルでイネーブル信号を送出する。
ローラ１１Ｃは、プロセッサ１１１がＯＰＩをフリップ
フロップ１１７にセットしたバイスサイクルで指令バス
３の第２ＢＯＰ信号３３をオーブンコレクタータイプの
インバータ１１Ｄを介して１Ｔ間送出し、次のバスサイ
クルからバスサイクル数をカウントし、そのカウント値
がＩＤナンバーと等しい値になったバスサイクルでフリ
ップフリップ１１７の値をＯＰＩバス３４に出力するイ
ネーブル信号を送出する。例えばＩＤナンバーが“１”
であれば、第２ＢＯＰ信号３３がアクティブになった次
のバスサイクルで、又ＩＤナンバーが“８”であれば、
８Ｔ後のバスサイクルでイネーブル信号を送出する。
【００３４】ＮＡＮＤゲート１１Ｅはオープンコレクタ
ータイプのＮＡＮＤゲートで、ＯＰＩバスコントローラ
１１Ｃからのイネーブル信号とフリップフロップ１１７
の出力信号を入力し、ＯＰＩバス３４をドライブする。
イネーブル信号が有効時のみフリップフロップ１１７の
値の反転値をＯＰＩバス３４に出力する。
ータイプのＮＡＮＤゲートで、ＯＰＩバスコントローラ
１１Ｃからのイネーブル信号とフリップフロップ１１７
の出力信号を入力し、ＯＰＩバス３４をドライブする。
イネーブル信号が有効時のみフリップフロップ１１７の
値の反転値をＯＰＩバス３４に出力する。
【００３５】図６は図５に示した実施例の動作タイムチ
ャートである。次にこの実施例の初期化動作を図６を用
いて説明する。
ャートである。次にこの実施例の初期化動作を図６を用
いて説明する。
【００３６】図６において、バスサイクルＴ1 で初期化
のための指令バス３の動作を開始するが、ＲＳＴ信号の
送出及びＯＰＯ信号のセットは図４におけるのと同じ動
作のためここでは説明を省略し、初期化が完了したバス
サイクルＴx から説明する。
のための指令バス３の動作を開始するが、ＲＳＴ信号の
送出及びＯＰＯ信号のセットは図４におけるのと同じ動
作のためここでは説明を省略し、初期化が完了したバス
サイクルＴx から説明する。
【００３７】バスサイクルＴx においてプロセッサ１１
１はフリップフロップ１１７をセットするとともに、Ｏ
ＰＩバスコントローラ１１Ｃに対しＩＯＰ６の通知を指
示し、ＯＰＩバスコントローラ１１Ｃは第２ＢＯＰ信号
３３を１Ｔ間送出する。Ｉ／Ｏアダプタ１１のＩＤナン
バーが“１”であることからバスサイクルＴx+1 でＯＰ
Ｉバスコントローラ１１Ｃはイネーブル信号を１Ｔ間送
出し、フリップフロップ１１７の値はＯＰＩバス３４に
ＮＡＮＤゲート１１Ｅによって反転され出力される。フ
リップフロップ７は“１”がセットされているため、Ｏ
ＰＩバス信号３４は“０”となる。
１はフリップフロップ１１７をセットするとともに、Ｏ
ＰＩバスコントローラ１１Ｃに対しＩＯＰ６の通知を指
示し、ＯＰＩバスコントローラ１１Ｃは第２ＢＯＰ信号
３３を１Ｔ間送出する。Ｉ／Ｏアダプタ１１のＩＤナン
バーが“１”であることからバスサイクルＴx+1 でＯＰ
Ｉバスコントローラ１１Ｃはイネーブル信号を１Ｔ間送
出し、フリップフロップ１１７の値はＯＰＩバス３４に
ＮＡＮＤゲート１１Ｅによって反転され出力される。フ
リップフロップ７は“１”がセットされているため、Ｏ
ＰＩバス信号３４は“０”となる。
【００３８】バスサイクルＴx+2 ではバスサイクルＴx
で第２ＢＯＰ信号３３が送出されたことによりバス起動
を認識したＩＤナンバー“２”のＩ／Ｏアダプタ１２が
フリップフロップ７の反転値をＯＰＩバス３４に１Ｔ間
出力し、同時にＩＯＰ６の受信レジスタ６５は前のバス
サイクルでＯＰＩバス３４にのっていた値の反転値を取
り込む。（本実施例ではＩ／Ｏアダプタ１１以外のＩ／
ＯアダプタのＯＰＩは“０”とする。）バスサイクルＴ
x+3 では、ＯＰＩバス３４にＩＤナンバー“３”のＩ／
ＯアダプタのＯＰＩ情報がのり、受信レジスタ６５は１
ビットだけ左シフトして、ＩＤナンバー“２”のＯＰＩ
情報を取り込む。
で第２ＢＯＰ信号３３が送出されたことによりバス起動
を認識したＩＤナンバー“２”のＩ／Ｏアダプタ１２が
フリップフロップ７の反転値をＯＰＩバス３４に１Ｔ間
出力し、同時にＩＯＰ６の受信レジスタ６５は前のバス
サイクルでＯＰＩバス３４にのっていた値の反転値を取
り込む。（本実施例ではＩ／Ｏアダプタ１１以外のＩ／
ＯアダプタのＯＰＩは“０”とする。）バスサイクルＴ
x+3 では、ＯＰＩバス３４にＩＤナンバー“３”のＩ／
ＯアダプタのＯＰＩ情報がのり、受信レジスタ６５は１
ビットだけ左シフトして、ＩＤナンバー“２”のＯＰＩ
情報を取り込む。
【００３９】このようにして、バスサイクルＴx+1 から
１５回のバスサイクルを経たバスサイクルＴx+16で接続
可能（本実施例では最大１５台）なＩ／ＯアダプタのＯ
ＰＩ情報が受信レジスタ６５にすべて取込まれる。
１５回のバスサイクルを経たバスサイクルＴx+16で接続
可能（本実施例では最大１５台）なＩ／ＯアダプタのＯ
ＰＩ情報が受信レジスタ６５にすべて取込まれる。
【００４０】この第３の実施例では、各Ｉ／Ｏアダプタ
のＯＰＩ信号をシリアル化してＩＯＰに通知出来るの
で、全体としてさらに少ない信号線で同一機能が構成出
来るという効果がある。
のＯＰＩ信号をシリアル化してＩＯＰに通知出来るの
で、全体としてさらに少ない信号線で同一機能が構成出
来るという効果がある。
【００４１】
【発明の効果】以上説明したように本発明は、ＩＯＰと
Ｉ／Ｏアダプタ間にデータ転送を司るＩ／Ｏバス以外に
指令バスを設け、これを用いてＩ／Ｏアダプタの初期化
（ＲＳＴ送出）やＯＰＯ信号によるＩ／Ｏバスへの組込
み、切り離しを行う構成としたため、各Ｉ／Ｏアダプタ
個別にＲＳＴ信号、ＯＰＯ信号を設けることなく少ない
信号線で上記制御がＩ／Ｏバスとは独立に出来るという
効果がある。
Ｉ／Ｏアダプタ間にデータ転送を司るＩ／Ｏバス以外に
指令バスを設け、これを用いてＩ／Ｏアダプタの初期化
（ＲＳＴ送出）やＯＰＯ信号によるＩ／Ｏバスへの組込
み、切り離しを行う構成としたため、各Ｉ／Ｏアダプタ
個別にＲＳＴ信号、ＯＰＯ信号を設けることなく少ない
信号線で上記制御がＩ／Ｏバスとは独立に出来るという
効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示した実施例の動作タイムチャートであ
る。
る。
【図３】本発明の第２の実施例のブロック図である。
【図４】図３に示した実施例の動作タイムチャートであ
る。
る。
【図５】本発明の第３の実施例のブロック図である。
【図６】図５に示した実施例の動作タイムチャートであ
る。
る。
１ システムバス ２ Ｉ／Ｏバス ３ 指令バス ４ ＥＰＵ ５ ＭＭＵ ６ ＩＯＰ １１，２１，１ｎ Ｉ／Ｏアダプタ ６１ プロセッサ ６２ システムバスコントローラ ６３ Ｉ／Ｏバスコントローラ ６４ 指令バスコントローラ ６５ 受信レジスタ ６６ パラシリ変換器 １１１ プロセッサ １１２ Ｉ／Ｏバスコントローラ １１３ デバイスコントローラ １１４ 受信レジスタ １１５ 比較器 １１６ デコーダ １１７ フリップフロップ １１８ ドライバ １１９ レシーバ １１Ａ ＡＮＤゲート １１Ｂ シリパラ変換器 １１Ｃ ＯＰＩバスコントローラ １１Ｄ インバータ １１Ｅ ＮＡＮＤゲート
Claims (3)
- 【請求項１】 Ｉ／Ｏデバイスと主記憶間のデータ転送
を制御する入出力処理装置とＩ／Ｏデバイスを制御する
Ｉ／Ｏアダプタを有する情報処理装置におけるバス制御
方式において、 前記入出力処理装置と前記複数のＩ／Ｏアダプタ間を接
続するデータ転送用の第１バスと前記Ｉ／Ｏアダプタの
状態制御指令を転送する複数ビット幅のデータバスを含
む第２バスとを有し、 前記入出力処理装置内に前記制御指令を送出する手段
と、前記各Ｉ／Ｏアダプタからの動作可能通知信号をＩ
／Ｏアダプタ毎に受信する手段とを設け、 また、前記Ｉ／Ｏアダプタ内に前記制御指令を受信し、
その指令に従い少なくとも前記Ｉ／Ｏアダプタの初期化
と前記第１バスの切り離し手段を制御する信号を送出す
る手段と動作可能通知信号を送出する手段とを設けたこ
とを特徴とするバス制御方式。 - 【請求項２】 前記第２バス内のデータバスは単一ビッ
ト幅で、前記入力装値内に前記制御指令送出手段の出力
をシリアルに第２バスに出力するパラレル−シリアル変
換器と、前記Ｉ／Ｏアダプタ内に前記第２バス上のデー
タを複数ビットに変換するシリアル−パラレル変換器を
有することを特徴とする請求項１記載のバス制御方式。 - 【請求項３】 前記各Ｉ／Ｏアダプタのワイヤード接続
された単一の信号線を前記第２バスの一部として設け、
前記入出力処理装置内に、前記信号線の出力を逐次取り
込むシフトレジスタを有し、前記Ｉ／Ｏアダプタ内の動
作可能通知信号を各前記Ｉ／Ｏアダプタ毎に予め定めら
れたタイミングで前記信号線に送出する手段を設けたこ
とを特徴とする請求項１並びに請求項２記載のバス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19759091A JPH0540728A (ja) | 1991-08-07 | 1991-08-07 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19759091A JPH0540728A (ja) | 1991-08-07 | 1991-08-07 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540728A true JPH0540728A (ja) | 1993-02-19 |
Family
ID=16377020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19759091A Pending JPH0540728A (ja) | 1991-08-07 | 1991-08-07 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842818B2 (en) * | 2000-03-08 | 2005-01-11 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7520034B2 (en) | 2004-03-09 | 2009-04-21 | Ashimori Industry Co., Ltd. | Seat belt device |
-
1991
- 1991-08-07 JP JP19759091A patent/JPH0540728A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7774533B2 (en) | 2000-03-08 | 2010-08-10 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7051142B2 (en) | 2000-03-08 | 2006-05-23 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7162561B2 (en) | 2000-03-08 | 2007-01-09 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7237052B2 (en) | 2000-03-08 | 2007-06-26 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7350009B2 (en) | 2000-03-08 | 2008-03-25 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US6842818B2 (en) * | 2000-03-08 | 2005-01-11 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US7779192B2 (en) | 2000-03-08 | 2010-08-17 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US8015338B2 (en) | 2000-03-08 | 2011-09-06 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US8219733B2 (en) | 2000-03-08 | 2012-07-10 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US8516178B2 (en) | 2000-03-08 | 2013-08-20 | Kabushiki Kaisha Toshiba | Programmable memory system |
| US9367503B2 (en) | 2000-03-08 | 2016-06-14 | Kabushiki Kaisha Toshiba | Electronic device with card interface |
| US9965423B2 (en) | 2000-03-08 | 2018-05-08 | Toshiba Memory Corporation | Electronic device with card interface |
| US7520034B2 (en) | 2004-03-09 | 2009-04-21 | Ashimori Industry Co., Ltd. | Seat belt device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5454085A (en) | Method and apparatus for an enhanced computer system interface | |
| US4562533A (en) | Data communications system to system adapter | |
| EP0341710B1 (en) | Atomic sequence for phase transitions | |
| US6112224A (en) | Patient monitoring station using a single interrupt resource to support multiple measurement devices | |
| US4868742A (en) | Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed | |
| US5023778A (en) | Interprocessor communication method | |
| US4390944A (en) | System for controlling access to a common bus in a computer system | |
| US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
| EP0165600A2 (en) | Input/output bus for computer | |
| US20070240011A1 (en) | FIFO memory data pipelining system and method for increasing I²C bus speed | |
| JPS61288246A (ja) | 多重ポ−ト通信システム | |
| JPH0420497B2 (ja) | ||
| JPS61289451A (ja) | 入出力アダプタのためのエミュレータ装置 | |
| JPS63255759A (ja) | 制御システム | |
| US5611056A (en) | Method for controlling the expansion of connections to a SCSI bus | |
| EP0996068A2 (en) | Deterministic arbitration of a serial bus using arbitration addresses | |
| JPH0142415B2 (ja) | ||
| US4761735A (en) | Data transfer circuit between a processor and a peripheral | |
| US5765019A (en) | Microcomputer with built-in serial input-output circuit and collision detection circuit responsive to common input-output line being occupied | |
| EP0183431B1 (en) | System control network for multiple processor modules | |
| JP2008502977A (ja) | バス・コントローラのための割り込み方式 | |
| JPS6339072A (ja) | デ−タ処理システム | |
| US3911409A (en) | Data processing interface system | |
| JPH0540728A (ja) | バス制御方式 | |
| EP0385703A2 (en) | Keyboard interface control |