JPS63289664A - マルチｃｐｕ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ｑ　Ａ（Ｑｆｆｉｃｅ　Ａｕｔｏｍａｔｉｏ
ｎ）機器、ＦＡ　（Ｆａｃｔｏｒｙ　Ａｕｔｏｍａｔｉ
ｏｎ）機器、システム１制御機器等に利用するマルチＣ
Ｐ　Ｕ　（Ｃｅｎｔｒａｌｐｒｏｃｅｓｓｉｎｇ　ＩＪ
ｎｉｔ）装置に関する。

従来の技術 従来、この種のマルチＣＰＵ装置は、各ＣＰＵのアドレ
スバス、データバス、制御ハスの各ハスをドライバとレ
シーバを用いて延長し、各ＣＰＵがマザーボードにおい
てプリント配線により並列に接続されている。

発明が解決しようとする問題点 しかしながら、上記従来のマルチＣＰＵ装置でハ、アド
レスバス、データパス、制御バスの各バスを延長するた
めに、マザーボード上のプリント配線数が多くなり、し
たがって、配線作業が複雑になるという問題点がある。

本発明は上記問題点に鑑み、各ＣＰＵのアドレスバス、
データバス、制菌バスの各バスを省線化して簡単な構成
のマルチＣＰＵ装置を提供することを目的とする。

問題点を解決するための手段 本発明は上記問題点を解決するために、複数のＣＰＵを
リセット信号線とデータ線により並列に接続し、各ＣＰ
Ｕはリセット信号によりリセットされてデータ線を介し
て相互にデータを伝送することにより１つのＣＰＵをマ
スタＣＰＵに設定し、マスタＣＰＵはポーリング信号に
よりＣＰＵ間の送信権を制御するように構成したことを
特徴とする。

作用 本発明は上記構成により、複数のＣＰＵを少なくとも２
本の信号線により接続することができるだめに、簡単な
構成のマルチＣＰＵ装置を実現することができる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るマルチＣＰＵ装置の一実施例を示す概
略ブロック図、第２図は、第１図のマルチＣＰＵ装置の
パケットデータフォーマットを示す説明図、第３図は、
第１図のマルチＣＰＵ装置の動作を説明するためのフロ
ーチャートである。

第１図において、１０１〜Ｉｏｎはそれぞれ、後述する
ようにＣＰＵ部２４等を有するモジュールであわ、各モ
ジーール１０１〜Ｉｏｎはそれぞれ、異なる番号のモジ
ュールアドレスが付与すれている。

各モジュール１０１〜Ｉｏｎはそれぞれ、直列データ伝
送線１５上のデータを入力するラインレシーバ２０と、
直列データ伝送線１５上にデータを出力するライントラ
イバ２１と、ラインレシーバ２０からのデータを受信し
てＣＰＵ部２４に出力する受信部２２と、ＣＰＵ部２４
からのデータをライントライバ２１に送信する送信部２
３と、当該モジュールを常時スレーブモジュールとして
設定するか又はマスタモジュールとして動作可能状態に
設定するためのスイッチ２５より概略構成されている。

各モジュール１０１〜１０ｎのＣＰＵ部２４はそれぞれ
、リセット信号線１３とクロック信号線１４に接続され
、また、図示省略されているが、後述するマスタモジュ
ール確定アルゴリズムや送信権獲得アルゴリズム、によ
り任意のモジュール間の双方向データ伝送、任意のモジ
ュールから他の全てのモジュールに対する一斉データ伝
送を行うためのプログラムｆ前述したモジュールアドレ
スの番号等が格納されたメモＩＪ（ＲＯＭ）と、伝送デ
ータ等が格納されるメモＩＪ（ＲＡＭ）等を有する。

１１は、クロック信号とりセント信号を発生するクロッ
ク・リセット発生器、１２は、クロック・リセット発生
器１１からのリセット信号線１３とクロック信号＠１４
、及び各モジュール１０１〜１０ｎ間の直列データ伝送
線１５の、終端部である。

尚、リセット信号線１３、クロツク信号線１４直列デー
タ伝送線１５は、ペアケーブル、同軸ケーブル、マザー
ボード上のプリント配線により構成される。

次に、第２図を参照して各モジュール１０１　〜１０ｎ
間で直列データ伝送線１５を介して送受信されるパケッ
トデータのフォーマットを説明すると、このパケットデ
ータは、パケットの先頭を示すデリミツタ１と、パケッ
トの種類を示すパケット識別子２と、送信先モジュール
を示すモジュールアドレス３と、受信先モジュールを示
すモジュールアドレス４と、情報部５と、パケットの終
了を示すデリミツタ６の各データよシ構成され、この各
データは８ピツ）（Ｄ７〜Ｄｏ）単位で構成される。

尚、マスタモジュール立候補パケットやポーリングパケ
ットは、パケット識別子２にょシ区別される。

次に、第３図を参照して上記構成に係る実施例の動作を
説明する。

先ず、システムが可動されると、クロック・リセット発
生器１１は、リセント信号とクロック信号を発生してそ
れぞれリセット信号線１３、クロック信号線１４に送出
し、各モジュール１０□〜ＩｏＨの各ＣＰＵ２４は、−
介に動作を開始する。

ここで、各モジュール１０１〜１０ｎの各ＣＰＵ２４は
それぞれ、動作開始後は受信モードであり、そのライン
レシーバ２０を直列データ伝送線１５からのデータ受信
待ち状態に設定する。

次いで、各モジュール１０１〜ＩｏＨの各ＣＰＵ２４は
それぞれ、第３図に示すように、スイッチ２５によりマ
スタモジュールとして動作可能状態に設定されている場
合は、ステップ３１からステップ３２に進み、所定時間
×自己のモジュールアドレスの番号の間待機し、続くス
テップ３３において他のモジュールからマスタモジュー
ル立候補のパケットを受信したか否かを判別する。

他（７）モジュールからマスタモジュール立候補のパケ
ットを受信しないときは、ステップ３３からステップ３
４に進んで自己のマスタモジュール立候補パケットを送
出し、続くステップ３５においてモジュールアドレスの
番号の小さいモジュールから順次初期化のだめのポーリ
ングを行い、スレーブモジュールに対しその登録指示を
行う。

他方、スイッチ２５により常時スレーブモジュールとし
て動作するように設定されているモジー−ルのＣＰＵ２
４は、ステップ３１からステップ３６に進み、まだ、前
述したステップ３３において、マスタモジュールとして
動作可能状態に設定されているモジュールのＣＰＵ２４
が他のモジュールからマスタモジュール立候補のパケッ
トを受信したときはステップ３６に進む。

ステップ３６でハ、マスタモジュールからのスレーブモ
ジュール登録指示を待ち、上記初期化ポＩＪングにより
スレーブモジュールの登録指示を受信したモジュールの
ＣＰＵ　２４は、マスタモジュールニ対し、スレーブモ
ジュール登録パケットにより登録を依頼する。

上記動作により、モジュール１０１〜１０ｎの１つがマ
スタモジュールとしてスタンバイ状態とナシ、他のモジ
ュールがスレーブモジュールトシてスタンバイ状態とな
る（マスタモジュール確定アルゴリズム）。

このスタンバイ状態において、マスタモジュールのＣＰ
Ｕ部２部上４最も番号の小さいモジュールアドレスを送
信先モジュールアドレスとしたポＩＪングパケットデー
タを、その送信部２３、ドライバ２１を介して直列デー
タ伝送線１５に送出し、受信モードになる。

他方、スレーブモジュールのＣＰＵ部２部上４ポーリン
グパケットを直列データ伝送線１５からそのレシーバ２
０、受信部２２を介して受信し、その送信先モジュール
アドレス３と自己のモージュールアドレスを比較する 送信先モジュールアドレス３と自己のモーシー−ルアド
レスが一致したスレーブモジュールのＣＰＵ２４は、送
信要求の有無をその送信部２３、ドライバ２１、直列デ
ータ伝送線１５を介してマスタモジー−ルに返送スル。

ここで、送信要求がある場合は、相手側モジュールにデ
ータを送信し、その終了をパケットデータでマスタモジ
ュールに通知することによりモジュール間データ伝送を
完了する。

他方、送信要求がない場合、及びモジー−ル間データ伝
送が完了したときは、マスタモジー−ルのＣＰＵ　２４
は、次の番号のモジュールアドレスのモジュールにポー
リングを行い、このポーリングをモジュールアドレス（
自己のモジュールアドレスを含む。）の番号順に繰り返
す（送信権獲得アルゴリズム）。

したがって、上記実施例によれば、クロック・リセット
発生器１１からのりセクト信号線１３及びクロック信号
線１４と、直列データ伝送線１５の３つの信号線により
多数のモジュール１０１〜Ｉｏｎ　を接続することがで
きるために省線化を図ることができ、また、簡単な回路
とプログラムでＣＰＵ間のデータ嵌送を行うことができ
るために、安価な構成のマルチＣＰＵ装置を実現するこ
とができる。

また、上記実施例では、複数のモジュール１０１〜１０
ｎからマスタモジー−ルを自動的に選択して設定するこ
とができるために、各モジュールの利用効率の高い分散
型のマルチＣＰＵ装置を実現することができる。

尚、上記実施例では、クロック信号線１４と直列データ
伝送線１５を別個の信号線として構成したが、代わりに
直列データ伝送線１５にクロック信号を重畳するととも
に各モジュール１０１〜Ｉｏｎにクロック信号抽出回路
を設けることにより、クロック信号線１４を省略するこ
とができ、したがって、更に省線化を図ることができる
。

発明の詳細 な説明したように、本発明は、複数のＣＰＵをリセット
信号線とデータ線により並列に接続し、ＣＰＵはリセッ
ト信号によりリセフトされてデータ信号線を介して相互
にデータを伝送することにより１つのＣＰＵをマスタＣ
ＰＵに設定し、マスタＣＰＵはポーリング信号によりＣ
ＰＵ間の送信権を制御するように構成したので、複数の
ＣＰＵを少なくとも２本の信号線により接続することが
でき、したがって、簡単な構成のマルチＣＰＵ装置を実
現することができる。

【図面の簡単な説明】

第１図は、本発明に係るマルチＣＰＵ装置の一実施例を
示す概略ブロック図、第２図は、第１図のマルチＣＰ　
Ｕ装置ｔのパケットデータフォーマットを示す説明図、
第３図は、第１図のマルチＣＰＵ装置の動作を説明する
ためのフローチャートである。 １０１〜１０ｎ・・・モジュール、１１　　・・・クロ
ック争リセット発生器、１３　・・・リセット信号線、
１４・・・クロック信号線、１５　・・・直列データ伝
送線、　２４・・・ＣＰＵ０ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第３図

Claims (3)

【特許請求の範囲】
1. （１）リセット信号を発生する手段と、前記発生手段か
   らのリセット信号線に接続されるとともにお互いにデー
   タ線により並列に接続されて相互にデータ伝送を行う複
   数のＣＰＵとを有し、前記ＣＰＵはリセット信号により
   リセットされてデータ線を介して相互にデータを伝送す
   ることにより、１つのＣＰＵをマスタＣＰＵに接定し、
   マスタＣＰＵはポーリング信号によりＣＰＵ間の送信権
   を制御することを特徴とするマルチＣＰＵ装置。
2. （２）クロック信号を発生する手段を有し、前記ＣＰＵ
   はそれぞれ前記クロック信号線に接続され、このクロッ
   ク信号によりデータ線を介して相互にデータを伝送する
   ことを特徴とする特許請求の範囲第１項記載のマルチＣ
   ＰＵ装置。
3. （３）前記データ線に対しクロック信号を発生する手段
   を有し、前記ＣＰＵはそれぞれ、前記データ線からクロ
   ック信号を抽出するとともに前記データ線を介して相互
   にデータを伝送することを特徴とする特許請求の範囲第
   １項記載のマルチＣＰＵ装置。