JPS63289664A - マルチcpu装置 - Google Patents
マルチcpu装置Info
- Publication number
- JPS63289664A JPS63289664A JP62124257A JP12425787A JPS63289664A JP S63289664 A JPS63289664 A JP S63289664A JP 62124257 A JP62124257 A JP 62124257A JP 12425787 A JP12425787 A JP 12425787A JP S63289664 A JPS63289664 A JP S63289664A
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- cpu
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- line
- cpus
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 28
- 239000000284 extract Substances 0.000 claims 1
- 239000000872 buffer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001954 sterilising effect Effects 0.000 description 1
- 238000004659 sterilization and disinfection Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Q A(Qffice Automatio
n)機器、FA (Factory Automati
on)機器、システム1制御機器等に利用するマルチC
P U (Centralprocessing IJ
nit)装置に関する。
n)機器、FA (Factory Automati
on)機器、システム1制御機器等に利用するマルチC
P U (Centralprocessing IJ
nit)装置に関する。
従来の技術
従来、この種のマルチCPU装置は、各CPUのアドレ
スバス、データバス、制御ハスの各ハスをドライバとレ
シーバを用いて延長し、各CPUがマザーボードにおい
てプリント配線により並列に接続されている。
スバス、データバス、制御ハスの各ハスをドライバとレ
シーバを用いて延長し、各CPUがマザーボードにおい
てプリント配線により並列に接続されている。
発明が解決しようとする問題点
しかしながら、上記従来のマルチCPU装置でハ、アド
レスバス、データパス、制御バスの各バスを延長するた
めに、マザーボード上のプリント配線数が多くなり、し
たがって、配線作業が複雑になるという問題点がある。
レスバス、データパス、制御バスの各バスを延長するた
めに、マザーボード上のプリント配線数が多くなり、し
たがって、配線作業が複雑になるという問題点がある。
本発明は上記問題点に鑑み、各CPUのアドレスバス、
データバス、制菌バスの各バスを省線化して簡単な構成
のマルチCPU装置を提供することを目的とする。
データバス、制菌バスの各バスを省線化して簡単な構成
のマルチCPU装置を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するために、複数のCPUを
リセット信号線とデータ線により並列に接続し、各CP
Uはリセット信号によりリセットされてデータ線を介し
て相互にデータを伝送することにより1つのCPUをマ
スタCPUに設定し、マスタCPUはポーリング信号に
よりCPU間の送信権を制御するように構成したことを
特徴とする。
リセット信号線とデータ線により並列に接続し、各CP
Uはリセット信号によりリセットされてデータ線を介し
て相互にデータを伝送することにより1つのCPUをマ
スタCPUに設定し、マスタCPUはポーリング信号に
よりCPU間の送信権を制御するように構成したことを
特徴とする。
作用
本発明は上記構成により、複数のCPUを少なくとも2
本の信号線により接続することができるだめに、簡単な
構成のマルチCPU装置を実現することができる。
本の信号線により接続することができるだめに、簡単な
構成のマルチCPU装置を実現することができる。
実施例
以下、図面を参照して本発明の詳細な説明する。第1図
は、本発明に係るマルチCPU装置の一実施例を示す概
略ブロック図、第2図は、第1図のマルチCPU装置の
パケットデータフォーマットを示す説明図、第3図は、
第1図のマルチCPU装置の動作を説明するためのフロ
ーチャートである。
は、本発明に係るマルチCPU装置の一実施例を示す概
略ブロック図、第2図は、第1図のマルチCPU装置の
パケットデータフォーマットを示す説明図、第3図は、
第1図のマルチCPU装置の動作を説明するためのフロ
ーチャートである。
第1図において、101〜Ionはそれぞれ、後述する
ようにCPU部24等を有するモジュールであわ、各モ
ジーール101〜Ionはそれぞれ、異なる番号のモジ
ュールアドレスが付与すれている。
ようにCPU部24等を有するモジュールであわ、各モ
ジーール101〜Ionはそれぞれ、異なる番号のモジ
ュールアドレスが付与すれている。
各モジュール101〜Ionはそれぞれ、直列データ伝
送線15上のデータを入力するラインレシーバ20と、
直列データ伝送線15上にデータを出力するライントラ
イバ21と、ラインレシーバ20からのデータを受信し
てCPU部24に出力する受信部22と、CPU部24
からのデータをライントライバ21に送信する送信部2
3と、当該モジュールを常時スレーブモジュールとして
設定するか又はマスタモジュールとして動作可能状態に
設定するためのスイッチ25より概略構成されている。
送線15上のデータを入力するラインレシーバ20と、
直列データ伝送線15上にデータを出力するライントラ
イバ21と、ラインレシーバ20からのデータを受信し
てCPU部24に出力する受信部22と、CPU部24
からのデータをライントライバ21に送信する送信部2
3と、当該モジュールを常時スレーブモジュールとして
設定するか又はマスタモジュールとして動作可能状態に
設定するためのスイッチ25より概略構成されている。
各モジュール101〜10nのCPU部24はそれぞれ
、リセット信号線13とクロック信号線14に接続され
、また、図示省略されているが、後述するマスタモジュ
ール確定アルゴリズムや送信権獲得アルゴリズム、によ
り任意のモジュール間の双方向データ伝送、任意のモジ
ュールから他の全てのモジュールに対する一斉データ伝
送を行うためのプログラムf前述したモジュールアドレ
スの番号等が格納されたメモIJ(ROM)と、伝送デ
ータ等が格納されるメモIJ(RAM)等を有する。
、リセット信号線13とクロック信号線14に接続され
、また、図示省略されているが、後述するマスタモジュ
ール確定アルゴリズムや送信権獲得アルゴリズム、によ
り任意のモジュール間の双方向データ伝送、任意のモジ
ュールから他の全てのモジュールに対する一斉データ伝
送を行うためのプログラムf前述したモジュールアドレ
スの番号等が格納されたメモIJ(ROM)と、伝送デ
ータ等が格納されるメモIJ(RAM)等を有する。
11は、クロック信号とりセント信号を発生するクロッ
ク・リセット発生器、12は、クロック・リセット発生
器11からのリセット信号線13とクロック信号@14
、及び各モジュール101〜10n間の直列データ伝送
線15の、終端部である。
ク・リセット発生器、12は、クロック・リセット発生
器11からのリセット信号線13とクロック信号@14
、及び各モジュール101〜10n間の直列データ伝送
線15の、終端部である。
尚、リセット信号線13、クロツク信号線14直列デー
タ伝送線15は、ペアケーブル、同軸ケーブル、マザー
ボード上のプリント配線により構成される。
タ伝送線15は、ペアケーブル、同軸ケーブル、マザー
ボード上のプリント配線により構成される。
次に、第2図を参照して各モジュール101 〜10n
間で直列データ伝送線15を介して送受信されるパケッ
トデータのフォーマットを説明すると、このパケットデ
ータは、パケットの先頭を示すデリミツタ1と、パケッ
トの種類を示すパケット識別子2と、送信先モジュール
を示すモジュールアドレス3と、受信先モジュールを示
すモジュールアドレス4と、情報部5と、パケットの終
了を示すデリミツタ6の各データよシ構成され、この各
データは8ピツ)(D7〜Do)単位で構成される。
間で直列データ伝送線15を介して送受信されるパケッ
トデータのフォーマットを説明すると、このパケットデ
ータは、パケットの先頭を示すデリミツタ1と、パケッ
トの種類を示すパケット識別子2と、送信先モジュール
を示すモジュールアドレス3と、受信先モジュールを示
すモジュールアドレス4と、情報部5と、パケットの終
了を示すデリミツタ6の各データよシ構成され、この各
データは8ピツ)(D7〜Do)単位で構成される。
尚、マスタモジュール立候補パケットやポーリングパケ
ットは、パケット識別子2にょシ区別される。
ットは、パケット識別子2にょシ区別される。
次に、第3図を参照して上記構成に係る実施例の動作を
説明する。
説明する。
先ず、システムが可動されると、クロック・リセット発
生器11は、リセント信号とクロック信号を発生してそ
れぞれリセット信号線13、クロック信号線14に送出
し、各モジュール10□〜IoHの各CPU24は、−
介に動作を開始する。
生器11は、リセント信号とクロック信号を発生してそ
れぞれリセット信号線13、クロック信号線14に送出
し、各モジュール10□〜IoHの各CPU24は、−
介に動作を開始する。
ここで、各モジュール101〜10nの各CPU24は
それぞれ、動作開始後は受信モードであり、そのライン
レシーバ20を直列データ伝送線15からのデータ受信
待ち状態に設定する。
それぞれ、動作開始後は受信モードであり、そのライン
レシーバ20を直列データ伝送線15からのデータ受信
待ち状態に設定する。
次いで、各モジュール101〜IoHの各CPU24は
それぞれ、第3図に示すように、スイッチ25によりマ
スタモジュールとして動作可能状態に設定されている場
合は、ステップ31からステップ32に進み、所定時間
×自己のモジュールアドレスの番号の間待機し、続くス
テップ33において他のモジュールからマスタモジュー
ル立候補のパケットを受信したか否かを判別する。
それぞれ、第3図に示すように、スイッチ25によりマ
スタモジュールとして動作可能状態に設定されている場
合は、ステップ31からステップ32に進み、所定時間
×自己のモジュールアドレスの番号の間待機し、続くス
テップ33において他のモジュールからマスタモジュー
ル立候補のパケットを受信したか否かを判別する。
他(7)モジュールからマスタモジュール立候補のパケ
ットを受信しないときは、ステップ33からステップ3
4に進んで自己のマスタモジュール立候補パケットを送
出し、続くステップ35においてモジュールアドレスの
番号の小さいモジュールから順次初期化のだめのポーリ
ングを行い、スレーブモジュールに対しその登録指示を
行う。
ットを受信しないときは、ステップ33からステップ3
4に進んで自己のマスタモジュール立候補パケットを送
出し、続くステップ35においてモジュールアドレスの
番号の小さいモジュールから順次初期化のだめのポーリ
ングを行い、スレーブモジュールに対しその登録指示を
行う。
他方、スイッチ25により常時スレーブモジュールとし
て動作するように設定されているモジー−ルのCPU2
4は、ステップ31からステップ36に進み、まだ、前
述したステップ33において、マスタモジュールとして
動作可能状態に設定されているモジュールのCPU24
が他のモジュールからマスタモジュール立候補のパケッ
トを受信したときはステップ36に進む。
て動作するように設定されているモジー−ルのCPU2
4は、ステップ31からステップ36に進み、まだ、前
述したステップ33において、マスタモジュールとして
動作可能状態に設定されているモジュールのCPU24
が他のモジュールからマスタモジュール立候補のパケッ
トを受信したときはステップ36に進む。
ステップ36でハ、マスタモジュールからのスレーブモ
ジュール登録指示を待ち、上記初期化ポIJングにより
スレーブモジュールの登録指示を受信したモジュールの
CPU 24は、マスタモジュールニ対し、スレーブモ
ジュール登録パケットにより登録を依頼する。
ジュール登録指示を待ち、上記初期化ポIJングにより
スレーブモジュールの登録指示を受信したモジュールの
CPU 24は、マスタモジュールニ対し、スレーブモ
ジュール登録パケットにより登録を依頼する。
上記動作により、モジュール101〜10nの1つがマ
スタモジュールとしてスタンバイ状態とナシ、他のモジ
ュールがスレーブモジュールトシてスタンバイ状態とな
る(マスタモジュール確定アルゴリズム)。
スタモジュールとしてスタンバイ状態とナシ、他のモジ
ュールがスレーブモジュールトシてスタンバイ状態とな
る(マスタモジュール確定アルゴリズム)。
このスタンバイ状態において、マスタモジュールのCP
U部2部上4最も番号の小さいモジュールアドレスを送
信先モジュールアドレスとしたポIJングパケットデー
タを、その送信部23、ドライバ21を介して直列デー
タ伝送線15に送出し、受信モードになる。
U部2部上4最も番号の小さいモジュールアドレスを送
信先モジュールアドレスとしたポIJングパケットデー
タを、その送信部23、ドライバ21を介して直列デー
タ伝送線15に送出し、受信モードになる。
他方、スレーブモジュールのCPU部2部上4ポーリン
グパケットを直列データ伝送線15からそのレシーバ2
0、受信部22を介して受信し、その送信先モジュール
アドレス3と自己のモージュールアドレスを比較する 送信先モジュールアドレス3と自己のモーシー−ルアド
レスが一致したスレーブモジュールのCPU24は、送
信要求の有無をその送信部23、ドライバ21、直列デ
ータ伝送線15を介してマスタモジー−ルに返送スル。
グパケットを直列データ伝送線15からそのレシーバ2
0、受信部22を介して受信し、その送信先モジュール
アドレス3と自己のモージュールアドレスを比較する 送信先モジュールアドレス3と自己のモーシー−ルアド
レスが一致したスレーブモジュールのCPU24は、送
信要求の有無をその送信部23、ドライバ21、直列デ
ータ伝送線15を介してマスタモジー−ルに返送スル。
ここで、送信要求がある場合は、相手側モジュールにデ
ータを送信し、その終了をパケットデータでマスタモジ
ュールに通知することによりモジュール間データ伝送を
完了する。
ータを送信し、その終了をパケットデータでマスタモジ
ュールに通知することによりモジュール間データ伝送を
完了する。
他方、送信要求がない場合、及びモジー−ル間データ伝
送が完了したときは、マスタモジー−ルのCPU 24
は、次の番号のモジュールアドレスのモジュールにポー
リングを行い、このポーリングをモジュールアドレス(
自己のモジュールアドレスを含む。)の番号順に繰り返
す(送信権獲得アルゴリズム)。
送が完了したときは、マスタモジー−ルのCPU 24
は、次の番号のモジュールアドレスのモジュールにポー
リングを行い、このポーリングをモジュールアドレス(
自己のモジュールアドレスを含む。)の番号順に繰り返
す(送信権獲得アルゴリズム)。
したがって、上記実施例によれば、クロック・リセット
発生器11からのりセクト信号線13及びクロック信号
線14と、直列データ伝送線15の3つの信号線により
多数のモジュール101〜Ion を接続することがで
きるために省線化を図ることができ、また、簡単な回路
とプログラムでCPU間のデータ嵌送を行うことができ
るために、安価な構成のマルチCPU装置を実現するこ
とができる。
発生器11からのりセクト信号線13及びクロック信号
線14と、直列データ伝送線15の3つの信号線により
多数のモジュール101〜Ion を接続することがで
きるために省線化を図ることができ、また、簡単な回路
とプログラムでCPU間のデータ嵌送を行うことができ
るために、安価な構成のマルチCPU装置を実現するこ
とができる。
また、上記実施例では、複数のモジュール101〜10
nからマスタモジー−ルを自動的に選択して設定するこ
とができるために、各モジュールの利用効率の高い分散
型のマルチCPU装置を実現することができる。
nからマスタモジー−ルを自動的に選択して設定するこ
とができるために、各モジュールの利用効率の高い分散
型のマルチCPU装置を実現することができる。
尚、上記実施例では、クロック信号線14と直列データ
伝送線15を別個の信号線として構成したが、代わりに
直列データ伝送線15にクロック信号を重畳するととも
に各モジュール101〜Ionにクロック信号抽出回路
を設けることにより、クロック信号線14を省略するこ
とができ、したがって、更に省線化を図ることができる
。
伝送線15を別個の信号線として構成したが、代わりに
直列データ伝送線15にクロック信号を重畳するととも
に各モジュール101〜Ionにクロック信号抽出回路
を設けることにより、クロック信号線14を省略するこ
とができ、したがって、更に省線化を図ることができる
。
発明の詳細
な説明したように、本発明は、複数のCPUをリセット
信号線とデータ線により並列に接続し、CPUはリセッ
ト信号によりリセフトされてデータ信号線を介して相互
にデータを伝送することにより1つのCPUをマスタC
PUに設定し、マスタCPUはポーリング信号によりC
PU間の送信権を制御するように構成したので、複数の
CPUを少なくとも2本の信号線により接続することが
でき、したがって、簡単な構成のマルチCPU装置を実
現することができる。
信号線とデータ線により並列に接続し、CPUはリセッ
ト信号によりリセフトされてデータ信号線を介して相互
にデータを伝送することにより1つのCPUをマスタC
PUに設定し、マスタCPUはポーリング信号によりC
PU間の送信権を制御するように構成したので、複数の
CPUを少なくとも2本の信号線により接続することが
でき、したがって、簡単な構成のマルチCPU装置を実
現することができる。
第1図は、本発明に係るマルチCPU装置の一実施例を
示す概略ブロック図、第2図は、第1図のマルチCP
U装置tのパケットデータフォーマットを示す説明図、
第3図は、第1図のマルチCPU装置の動作を説明する
ためのフローチャートである。 101〜10n・・・モジュール、11 ・・・クロ
ック争リセット発生器、13 ・・・リセット信号線、
14・・・クロック信号線、15 ・・・直列データ伝
送線、 24・・・CPU0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 第3図
示す概略ブロック図、第2図は、第1図のマルチCP
U装置tのパケットデータフォーマットを示す説明図、
第3図は、第1図のマルチCPU装置の動作を説明する
ためのフローチャートである。 101〜10n・・・モジュール、11 ・・・クロ
ック争リセット発生器、13 ・・・リセット信号線、
14・・・クロック信号線、15 ・・・直列データ伝
送線、 24・・・CPU0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 第3図
Claims (3)
- (1)リセット信号を発生する手段と、前記発生手段か
らのリセット信号線に接続されるとともにお互いにデー
タ線により並列に接続されて相互にデータ伝送を行う複
数のCPUとを有し、前記CPUはリセット信号により
リセットされてデータ線を介して相互にデータを伝送す
ることにより、1つのCPUをマスタCPUに接定し、
マスタCPUはポーリング信号によりCPU間の送信権
を制御することを特徴とするマルチCPU装置。 - (2)クロック信号を発生する手段を有し、前記CPU
はそれぞれ前記クロック信号線に接続され、このクロッ
ク信号によりデータ線を介して相互にデータを伝送する
ことを特徴とする特許請求の範囲第1項記載のマルチC
PU装置。 - (3)前記データ線に対しクロック信号を発生する手段
を有し、前記CPUはそれぞれ、前記データ線からクロ
ック信号を抽出するとともに前記データ線を介して相互
にデータを伝送することを特徴とする特許請求の範囲第
1項記載のマルチCPU装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62124257A JPS63289664A (ja) | 1987-05-21 | 1987-05-21 | マルチcpu装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62124257A JPS63289664A (ja) | 1987-05-21 | 1987-05-21 | マルチcpu装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63289664A true JPS63289664A (ja) | 1988-11-28 |
Family
ID=14880851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62124257A Pending JPS63289664A (ja) | 1987-05-21 | 1987-05-21 | マルチcpu装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63289664A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100681427B1 (ko) * | 2000-11-13 | 2007-02-15 | 삼성전자주식회사 | 다중 프로세서 시스템을 위한 리셋 회로 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231952A (ja) * | 1983-06-15 | 1984-12-26 | Fujitsu Ltd | マルチプロセツサ間通信制御方式 |
-
1987
- 1987-05-21 JP JP62124257A patent/JPS63289664A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231952A (ja) * | 1983-06-15 | 1984-12-26 | Fujitsu Ltd | マルチプロセツサ間通信制御方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100681427B1 (ko) * | 2000-11-13 | 2007-02-15 | 삼성전자주식회사 | 다중 프로세서 시스템을 위한 리셋 회로 |
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