JPH0644776B2 - 回線制御装置 - Google Patents
回線制御装置Info
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- JPH0644776B2 JPH0644776B2 JP61275721A JP27572186A JPH0644776B2 JP H0644776 B2 JPH0644776 B2 JP H0644776B2 JP 61275721 A JP61275721 A JP 61275721A JP 27572186 A JP27572186 A JP 27572186A JP H0644776 B2 JPH0644776 B2 JP H0644776B2
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Description
【発明の詳細な説明】 〔概要〕 回線種別，回線スループットの向上，二重化構成等の要
請に対処するため２組の回線制御部を設け、主装置より
対応する回線制御プログラムをロードするとともに、回
線制御部間に通信手段と共有メモリとを設けて一方を主
側（マスタ）として主装置側の制御を簡易化したもので
ある。
請に対処するため２組の回線制御部を設け、主装置より
対応する回線制御プログラムをロードするとともに、回
線制御部間に通信手段と共有メモリとを設けて一方を主
側（マスタ）として主装置側の制御を簡易化したもので
ある。
本発明は回線制御装置の改良に関する。
データ通信は、各種プロトコルの開発，通信速度の向上
とともに普及してきたが、その結果として回線種別が多
種多様にわたり、これら回線種別の異なる装置間の接続
という問題点が生じている。
とともに普及してきたが、その結果として回線種別が多
種多様にわたり、これら回線種別の異なる装置間の接続
という問題点が生じている。
また一方では、データ通信の重要性の高まりから、回線
系の障害に対する対策が要望されている。
系の障害に対する対策が要望されている。
しかし、システムに対応してそれぞれ回線制御装置を準
備することは、ハード的にもソフト的にも困難であり、
これらの要望に簡易に対処し得る回線制御装置が求めら
れている。
備することは、ハード的にもソフト的にも困難であり、
これらの要望に簡易に対処し得る回線制御装置が求めら
れている。
第３図(a)は従来の回線制御装置ブロック図、第３図(b)
は２重化方式説明図である。
は２重化方式説明図である。
第３図(a)において、回線制御装置３は、共通バス１０
０に接続されて主プロセッサ（主ＣＰＵ）１と制御情報
をやりとりしつつ送受信データを転送するインタフェー
ス（ＩＦ）制御部４、各種プロトコル制御を行う回線制
御プログラム，送受信データ等を格納するメモリ６、プ
ロセッサＣＰＵ５、回線インタフェース制御部７等より
構成され、上記回線制御プログラムにより、送信部およ
び受信部が形成される。即ち、 送信処理・・・主ＣＰＵ１の起動により、主メモリ２上
に存在する送信データをメモリ６に取込み、所定のプロ
トコルフォーマットに加工した後、回線インタフェース
制御部７を介して外部回線５３に送出する。
０に接続されて主プロセッサ（主ＣＰＵ）１と制御情報
をやりとりしつつ送受信データを転送するインタフェー
ス（ＩＦ）制御部４、各種プロトコル制御を行う回線制
御プログラム，送受信データ等を格納するメモリ６、プ
ロセッサＣＰＵ５、回線インタフェース制御部７等より
構成され、上記回線制御プログラムにより、送信部およ
び受信部が形成される。即ち、 送信処理・・・主ＣＰＵ１の起動により、主メモリ２上
に存在する送信データをメモリ６に取込み、所定のプロ
トコルフォーマットに加工した後、回線インタフェース
制御部７を介して外部回線５３に送出する。
受信処理・・・回線より受信した受信データを分解，解
析した後、主メモリ２に転送し、主ＣＰＵ１に通知す
る。
析した後、主メモリ２に転送し、主ＣＰＵ１に通知す
る。
ここで、受信データの内容によっては回線制御装置３内
で廃棄するとともに、送信部に応答情報の送信依頼を行
う場合もある。
で廃棄するとともに、送信部に応答情報の送信依頼を行
う場合もある。
また、上記回線インタフェース制御部７は、ＣＰＵ５が
リード／ライトするレジスタを備え、送受信データをそ
れぞれ並列−直列変換，直列−並列変換して全二重通信
を行う機能、回線速度を選択する機能等を備えたもので
ある。
リード／ライトするレジスタを備え、送受信データをそ
れぞれ並列−直列変換，直列−並列変換して全二重通信
を行う機能、回線速度を選択する機能等を備えたもので
ある。
上記回線制御装置において、種々の回線種別への対応
は、ＣＰＵ５による各種プロトコル制御、主装置との間
のＤＭＡ（ダイレクトメモリアクセス）による高速転
送、回線速度の選択等で実現されるが、衛星通信のごと
く、上下回線で回線速度が異なる場合とか、ＬＡＮ（ロ
ーカルエリアネットワーク）等ベースバンド方式の全二
重通信への対応とか、回線制御装置の二重化等の要望に
対しては、２組の回線制御装置を設け、それぞれ主ＣＰ
Ｕ１が制御するように構成される場合が多い。
は、ＣＰＵ５による各種プロトコル制御、主装置との間
のＤＭＡ（ダイレクトメモリアクセス）による高速転
送、回線速度の選択等で実現されるが、衛星通信のごと
く、上下回線で回線速度が異なる場合とか、ＬＡＮ（ロ
ーカルエリアネットワーク）等ベースバンド方式の全二
重通信への対応とか、回線制御装置の二重化等の要望に
対しては、２組の回線制御装置を設け、それぞれ主ＣＰ
Ｕ１が制御するように構成される場合が多い。
第３図(b)は、回線制御装置の二重化方式の１例を示す
図であって、同一の回線制御装置３を２組共通バス１０
０に接続し、一方を待機状態に設定するとともに、主側
に障害が検出されたとき、主ＣＰＵ１によって切換部８
を切換え、待機側に切換える方式を示したものである。
図であって、同一の回線制御装置３を２組共通バス１０
０に接続し、一方を待機状態に設定するとともに、主側
に障害が検出されたとき、主ＣＰＵ１によって切換部８
を切換え、待機側に切換える方式を示したものである。
回線種別，二重化構成等に対処するとき、同じ回線制御
装置を２組装置に組み込む従来の方法は、主ＣＰＵ１が
それぞれの回線制御装置を意識して送受信制御を行う必
要があるとともに、ハード的にもソフト的にも複雑且つ
高価となる問題点があった。
装置を２組装置に組み込む従来の方法は、主ＣＰＵ１が
それぞれの回線制御装置を意識して送受信制御を行う必
要があるとともに、ハード的にもソフト的にも複雑且つ
高価となる問題点があった。
本発明は、多様化する回線種別とともに二重化構成にも
対応し得る簡易な回線制御装置を提供することを目的と
する。
対応し得る簡易な回線制御装置を提供することを目的と
する。
上記目的のため、本発明の回線制御装置は、第１図本発
明の原理説明図に示すように、 主装置との間で送受信データ（51）を転送するメインイ
ンタフェース制御部（13）と、回線制御プログラム（5
0）を格納する個別メモリ（16）と、該回線プログラム
（50）に基づき回線制御を行うプロセッサ（17）と、外
部回線（53）とのインタフェース手段を備えた回線イン
タフェース制御部（7 ）とをそれぞれ備えた第１および
第２の回線制御部（10,11 ）を備えるとともに、 第１および第２の回線制御部（10,11 ）がそれぞれ送受
信データ（51）を格納する共有メモリ（18）と、 第１および第２の回線制御部（10,11 ）との間で通信す
る通信手段（26）と、 それぞれ回線種別に対応した回線制御手段を備える回線
制御プログラム（50）を主装置よりロードするロード手
段（27）と、 第１の回線制御部（10）を介して主装置と送受信制御情
報（52）をやりとりする制御手段（28）と、 該回線制御手段に対応する外部回線（53）を第１および
第２の回線制御部（10,11 ）にそれぞれ切換え接続する
切換部（12）と、 を設けたものである。
明の原理説明図に示すように、 主装置との間で送受信データ（51）を転送するメインイ
ンタフェース制御部（13）と、回線制御プログラム（5
0）を格納する個別メモリ（16）と、該回線プログラム
（50）に基づき回線制御を行うプロセッサ（17）と、外
部回線（53）とのインタフェース手段を備えた回線イン
タフェース制御部（7 ）とをそれぞれ備えた第１および
第２の回線制御部（10,11 ）を備えるとともに、 第１および第２の回線制御部（10,11 ）がそれぞれ送受
信データ（51）を格納する共有メモリ（18）と、 第１および第２の回線制御部（10,11 ）との間で通信す
る通信手段（26）と、 それぞれ回線種別に対応した回線制御手段を備える回線
制御プログラム（50）を主装置よりロードするロード手
段（27）と、 第１の回線制御部（10）を介して主装置と送受信制御情
報（52）をやりとりする制御手段（28）と、 該回線制御手段に対応する外部回線（53）を第１および
第２の回線制御部（10,11 ）にそれぞれ切換え接続する
切換部（12）と、 を設けたものである。
高速回線、上り下りの回線速度が異なる回線、ベースバ
ンドの全二重通信、二重化構成等、種々の回線種別の要
求に対応して、２組の第１および第２の回線制御部１
０，１１（以下１０をマスタ、１１をスレーブとする）
に回線制御を分担せしめ、それに対応して外部回線５３
を切換える。
ンドの全二重通信、二重化構成等、種々の回線種別の要
求に対応して、２組の第１および第２の回線制御部１
０，１１（以下１０をマスタ、１１をスレーブとする）
に回線制御を分担せしめ、それに対応して外部回線５３
を切換える。
このため、対応する回線制御プログラム５０をそれぞれ
主装置よりロードするとともに、そのプログラムにより
切換部１２を切換える。
主装置よりロードするとともに、そのプログラムにより
切換部１２を切換える。
主装置側との間の送受信データ５１の転送は、それぞれ
のメインインタフェース制御部１３によりＤＭＡで高速
に転送し、主装置と回線制御装置との送受信制御情報の
やりとりは、マスタ側のメインインタフェース制御部を
通じて行う。このため、通信手段２６は主装置とスレー
ブ側との通信をマスタ側を介して行うために設けられた
ものである。
のメインインタフェース制御部１３によりＤＭＡで高速
に転送し、主装置と回線制御装置との送受信制御情報の
やりとりは、マスタ側のメインインタフェース制御部を
通じて行う。このため、通信手段２６は主装置とスレー
ブ側との通信をマスタ側を介して行うために設けられた
ものである。
また、共有メモリ１８は送受信データを格納するもの
で、二重化構成のとき共通にアクセスされる。
で、二重化構成のとき共通にアクセスされる。
以上によって、回線種別、二重化に対応するとともに、
主装置は２組の回線制御部を意識することなく送受信制
御を行うことができる。
主装置は２組の回線制御部を意識することなく送受信制
御を行うことができる。
回線種別への対応例を以下に示す。
(1) 別系統の回線または別装置の回線に対応 〔第２図(a)−（Ｉ）独立２回線方式〕 マスタおよびスレーブに独立した送受信制御手段を備え
る回線制御プログラム５０をロードし、切換部１２をそ
れぞれ対応する外部回線５３に接続制御する。この方式
によって全二重通信の２チャンネル回線が得られる。
る回線制御プログラム５０をロードし、切換部１２をそ
れぞれ対応する外部回線５３に接続制御する。この方式
によって全二重通信の２チャンネル回線が得られる。
(2) 高速回線への対応 〔第２図(a)−（II）送受分担方式〕 マスタおよびスレーブにそれぞれ送信制御，受信制御を
分担させ、１組の外部回線５３に接続する。
分担させ、１組の外部回線５３に接続する。
(3) 上下の回線速度が異なる回線に対応 〔第２図(a)−（II）送受分担方式〕 (2)と同様に送受分担させ、それぞれ回線速度を変え
る。
る。
(4) 回線制御装置の二重化への対応 〔第２図(a)−（III）回線制御装置の二重化方式〕 同じ送受信制御プログラム５０を持たせ、スレーブ側を
待機状態に接続し、マスタ側に障害が発生したときスレ
ーブ側に制御を切換える。
待機状態に接続し、マスタ側に障害が発生したときスレ
ーブ側に制御を切換える。
(5) 回線の二重化 〔第２図(a)−（Ｖ）回線の二重化方式〕 装置間に２組の回線を設け、一方の回線制御部のみ動作
させる。
させる。
現用の外部回線５３に障害が発生したとき、切換部１２
により他方の外部回線に切換える。
により他方の外部回線に切換える。
(5) 半二重ベースバンド方式における全二重通信への
対応 〔第２図(a)−（IV）ベースバンドにおける全二重方
式〕 回線を二重化し、送受分担させる。
対応 〔第２図(a)−（IV）ベースバンドにおける全二重方
式〕 回線を二重化し、送受分担させる。
一方の回線制御部または回線に障害が発生したとき、他
系統で半二重通信を行う。
系統で半二重通信を行う。
以上のごとく、２組の回線制御手段を設けて回線種別に
対応せしめるとともに、主装置との制御用インタフェー
ス手段が１組であるため、主装置が２組の回線制御部を
意識することなく送受信制御が行える。
対応せしめるとともに、主装置との制御用インタフェー
ス手段が１組であるため、主装置が２組の回線制御部を
意識することなく送受信制御が行える。
本発明の実施例を第２図、第３図を参照しつつ説明す
る。
る。
第２図(a)は対応例を表す図、第２図(b)は実施例の回線
制御装置ブロック図、第２図(c)は送受分担方式の動作
説明図、第２図(d)は送受分担方式における動作フロー
チャート図、第２図(e)はモデムとの接続例を表す図で
ある。
制御装置ブロック図、第２図(c)は送受分担方式の動作
説明図、第２図(d)は送受分担方式における動作フロー
チャート図、第２図(e)はモデムとの接続例を表す図で
ある。
以下、それぞれマスタ回線制御部１０（第１の回線制御
部１０）およびスレーブ回線制御部１１（第２の回線制
御部１１）に属する同一対象物は同一符号に添字ａおよ
びｂを付す。
部１０）およびスレーブ回線制御部１１（第２の回線制
御部１１）に属する同一対象物は同一符号に添字ａおよ
びｂを付す。
１３ａ，ｂはメインインタフェース制御部であり、主メ
モリ２〔第３図(a)〕と共有メモリ１８との間で送受信
データ５１をＤＭＡ転送する機能と、主ＣＰＵ１とマス
タＣＰＵ１６ａまたはスレーブＣＰＵ１６ｂとの間で送
受信制御情報５２のやりとりを行う機能を有するもの、 １４ａ，ｂは、回線制御プログラム５０を主メモリ２よ
りロードするこめのＩＰＬプログラム５４を格納した読
出し専用メモリＲＯＭ、 １５は、マスタＣＰＵ１６ａとスレーブＣＰＵ１６ｂと
の間で通信を行うためのインタフェース（Ｉ／Ｆ）レジ
スタで、コマンド，ステータス用等複数より構成される
もの、 １６ａ，１６ｂは、それぞれマイクロプロセッサ等で構
成されるマスタＣＰＵおよびスレーブＣＰＵ、 １７ａ，１７ｂは、回線制御プログラム５０等をロード
する個別メモリ、 １８は、送受信データ５１を一時格納する共有メモリ
で、マスタＣＰＵ１６ａ，スレーブＣＰＵ１６ｂが共通
にアクセス可能なもの、 ７ａ，７ｂは回線インタフェース制御部であり、前述し
た回線インタフェース制御部７と同一のもの、 １２は切換部であり、マルチプレクサＭＰＸ２０，２
１，２２，２３を図示のごとく接続するとともに、図示
省略したレジスタにセットされた送信切換信号Ｓおよび
受信切換信号Ｒにより切換えられるもの、 ２４ａ，ｂは回線ドライバＤＶ、 ２５ａ，ｂは回線レシーバＲＶ、 である。
モリ２〔第３図(a)〕と共有メモリ１８との間で送受信
データ５１をＤＭＡ転送する機能と、主ＣＰＵ１とマス
タＣＰＵ１６ａまたはスレーブＣＰＵ１６ｂとの間で送
受信制御情報５２のやりとりを行う機能を有するもの、 １４ａ，ｂは、回線制御プログラム５０を主メモリ２よ
りロードするこめのＩＰＬプログラム５４を格納した読
出し専用メモリＲＯＭ、 １５は、マスタＣＰＵ１６ａとスレーブＣＰＵ１６ｂと
の間で通信を行うためのインタフェース（Ｉ／Ｆ）レジ
スタで、コマンド，ステータス用等複数より構成される
もの、 １６ａ，１６ｂは、それぞれマイクロプロセッサ等で構
成されるマスタＣＰＵおよびスレーブＣＰＵ、 １７ａ，１７ｂは、回線制御プログラム５０等をロード
する個別メモリ、 １８は、送受信データ５１を一時格納する共有メモリ
で、マスタＣＰＵ１６ａ，スレーブＣＰＵ１６ｂが共通
にアクセス可能なもの、 ７ａ，７ｂは回線インタフェース制御部であり、前述し
た回線インタフェース制御部７と同一のもの、 １２は切換部であり、マルチプレクサＭＰＸ２０，２
１，２２，２３を図示のごとく接続するとともに、図示
省略したレジスタにセットされた送信切換信号Ｓおよび
受信切換信号Ｒにより切換えられるもの、 ２４ａ，ｂは回線ドライバＤＶ、 ２５ａ，ｂは回線レシーバＲＶ、 である。
なお、通信手段２６はＩ／Ｆレジスタ１５に、ロード手
段２７はＲＯＭ１４ａ，１４ｂにそれぞれ格納されたＩ
ＰＬプログラム５４に、制御手段２８は後述する主ＣＰ
Ｕ１とマスタＣＰＵ１６ａとの通信プログラムにそれぞ
れ対応する。
段２７はＲＯＭ１４ａ，１４ｂにそれぞれ格納されたＩ
ＰＬプログラム５４に、制御手段２８は後述する主ＣＰ
Ｕ１とマスタＣＰＵ１６ａとの通信プログラムにそれぞ
れ対応する。
上記構成の回線制御装置は、例えばボードで構成され、
種々の装置に装着し得るように標準化される。
種々の装置に装着し得るように標準化される。
以下送受分担方式〔第２図(a)−（II）〕を例として動
作を説明する。第２図(c)，(d)参照 回線制御プログラム５０はプロトコル制御等回線処理を
実行させるプログラムから成り、ＲＯＭ１４ａ，ｂに持
つＩＰＬプログラム５４によって、主メモリ２上よりメ
インインタフェース制御部１３ａ，１３ｂを介して個別
メモリ１７ａ，１７ｂにそれぞれ格納する。
作を説明する。第２図(c)，(d)参照 回線制御プログラム５０はプロトコル制御等回線処理を
実行させるプログラムから成り、ＲＯＭ１４ａ，ｂに持
つＩＰＬプログラム５４によって、主メモリ２上よりメ
インインタフェース制御部１３ａ，１３ｂを介して個別
メモリ１７ａ，１７ｂにそれぞれ格納する。
上記ＩＰＬによりロードされる回線制御プログラム５０
の構成を以下に示す。
の構成を以下に示す。
マスタ回線制御部１０ ・送信制御プログラム ・主装置側との通信プログラム ・スレーブ側との通信プログラム ・主メモリとのデータ転送プログラム ・切換部制御プログラム スレーブ回線制御部１１ ・受信制御プログラム ・マスタ側との通信プログラム ・主メモリとのデータ転送プログラム である。
上記ローディングが完了すると、主ＣＰＵ１の指示に基
づき、ＩＰＬプログラム５４から上記ロードされた回線
制御プログラム５０に実行が切換わる。
づき、ＩＰＬプログラム５４から上記ロードされた回線
制御プログラム５０に実行が切換わる。
それぞれの回線制御プログラム５０が起動されると、ま
ず回線インタフェース制御部７ａ，７ｂの動作モードが
設定され、マスタ回線制御部１０によって回線（送信お
よび受信）切換信号Ｒ，Ｓが出力されて所定の回線に接
続される。
ず回線インタフェース制御部７ａ，７ｂの動作モードが
設定され、マスタ回線制御部１０によって回線（送信お
よび受信）切換信号Ｒ，Ｓが出力されて所定の回線に接
続される。
以上の処理により回線制御装置はレデイ状態となり、送
受信動作が可能となる。
受信動作が可能となる。
(1) 主ＣＰＵ１より送信データの格納先とともに送信
指令がメインインタフェース制御部１３ａを通じて出力
され（第２図(c)，(d)−S1）、これに基づきマスタＣＰ
Ｕ１６ａはメインインタフェース制御部１３ａに指示し
て、主メモリ２より共有メモリ１８に送信データを転送
せしめる。（S2） (2) マスタＣＰＵ１６ａは、共有メモリ１８より送信
データを読取り、所定のプロトコルフォーマットに生成
して、回線インタフェース制御部７ａに送信を依頼す
る。（S3） (3) 回線インタフェース制御部７ａは、スタートビッ
ト，ストップビット，パリティ等（調歩式の場合）を付
加して設定された回線速度で出力する。
指令がメインインタフェース制御部１３ａを通じて出力
され（第２図(c)，(d)−S1）、これに基づきマスタＣＰ
Ｕ１６ａはメインインタフェース制御部１３ａに指示し
て、主メモリ２より共有メモリ１８に送信データを転送
せしめる。（S2） (2) マスタＣＰＵ１６ａは、共有メモリ１８より送信
データを読取り、所定のプロトコルフォーマットに生成
して、回線インタフェース制御部７ａに送信を依頼す
る。（S3） (3) 回線インタフェース制御部７ａは、スタートビッ
ト，ストップビット，パリティ等（調歩式の場合）を付
加して設定された回線速度で出力する。
(4) この送信データはＭＰＸ２２、ＤＶ２４ａを通じ
て外部回線に出力される。
て外部回線に出力される。
(5) フレーム送信完了ごとに主ＣＰＵ１に送信完了が
通知される。（S4） 〔受信動作〕 (1) 予め受信データを格納する主メモリ２上のバッフ
ァ情報（アドレスおよびレングス））が主ＣＰＵ１より
マスタ回線制御部１０に通知され、マスタ回線制御部１
０はこれを受信してスレーブ回路制御部１１に通知す
る。（R1） (2) 受信データは、ＲＶ２５ａ，ＭＰＸ２１を通じて
回線インタフェース制御部７ｂに受信され、スレーブＣ
ＰＵ１６ｂに通知される。（R2） (3) スレーブＣＰＵ１６(b)は回線インタフェース制御
部７ｂよりこれを順次読取り共有メモリ１８に格納し、
解析，処理を施した後、メインインタフェース制御部１
３ｂに予め指示された主メモリ２上の領域を指定して転
送せしめる。（R3） (4) フレーム受信ごとにＩ／Ｆレジスタ１５を介して
マスタ側に受信完了を通知し、マスタ回線制御部１０は
これを主ＣＰＵ１に通知する。（R4） (5) 受信データが所定の応答を必要とするものであれ
ば、主メモリ２への転送は行わず、マスタ回線制御部１
０に応答電文の送信を依頼する。
通知される。（S4） 〔受信動作〕 (1) 予め受信データを格納する主メモリ２上のバッフ
ァ情報（アドレスおよびレングス））が主ＣＰＵ１より
マスタ回線制御部１０に通知され、マスタ回線制御部１
０はこれを受信してスレーブ回路制御部１１に通知す
る。（R1） (2) 受信データは、ＲＶ２５ａ，ＭＰＸ２１を通じて
回線インタフェース制御部７ｂに受信され、スレーブＣ
ＰＵ１６ｂに通知される。（R2） (3) スレーブＣＰＵ１６(b)は回線インタフェース制御
部７ｂよりこれを順次読取り共有メモリ１８に格納し、
解析，処理を施した後、メインインタフェース制御部１
３ｂに予め指示された主メモリ２上の領域を指定して転
送せしめる。（R3） (4) フレーム受信ごとにＩ／Ｆレジスタ１５を介して
マスタ側に受信完了を通知し、マスタ回線制御部１０は
これを主ＣＰＵ１に通知する。（R4） (5) 受信データが所定の応答を必要とするものであれ
ば、主メモリ２への転送は行わず、マスタ回線制御部１
０に応答電文の送信を依頼する。
同一の送受信制御プログラムをマスタおよびスレーブ側
にロードし、スレーブ側が待機状態となるように回線を
接続してマスタ側に送受信制御を行わせる。
にロードし、スレーブ側が待機状態となるように回線を
接続してマスタ側に送受信制御を行わせる。
マスタ側に回線エラー等所定の切換状態が発生したと
き、主ＣＰＵ１の判断によりスレーブ側に制御を切換え
る。
き、主ＣＰＵ１の判断によりスレーブ側に制御を切換え
る。
なお、主装置との通信系をスレーブ側に切換えるように
構成する場合は、スレーブ側または主ＣＰＵ１に切換部
１２の切換手段を持たせる。
構成する場合は、スレーブ側または主ＣＰＵ１に切換部
１２の切換手段を持たせる。
回線制御装置がモデム，回線終端装置（ＤＳＵ）に接続
される場合は、切換部１２は制御線も同時に切換える。
される場合は、切換部１２は制御線も同時に切換える。
送受分担方式におけるモデムへの接続形態（ＲＳ２３２
Ｃインタフェース）を第２図(e)に示す。
Ｃインタフェース）を第２図(e)に示す。
以上に示したように、２組の回線制御部を設けて回線種
別に対応した回線制御プログラムをロードするととも
に、主装置側との通信手段として１組のインタフェース
を設けたものであるから、あらゆる回線種別に対応でき
るとともに、主装置側の制御を簡易にすることができ
る。
別に対応した回線制御プログラムをロードするととも
に、主装置側との通信手段として１組のインタフェース
を設けたものであるから、あらゆる回線種別に対応でき
るとともに、主装置側の制御を簡易にすることができ
る。
本発明は、２組の回線制御部を設けて回線種別に対応せ
しめるとともに、主装置側の制御を簡易化したものであ
るから、装置間通信における効果は極めて多大である。
しめるとともに、主装置側の制御を簡易化したものであ
るから、装置間通信における効果は極めて多大である。
第１図は本発明の原理説明図、 第２図(a)は対応例を表す図、 第２図(b)は実施例の回線制御装置ブロック図、 第２図(c)は送受分担方式の動作説明図、 第２図(d)は送受分担方式における動作フローチャート
図、 第２図(e)はモデムとの接続例を表す図、 第３図(a)は従来の回線制御装置ブロック図、 第３図(b)は従来の二重化方式説明図、 である。図中、 １は主プロセッサＣＰＵ、２は主メモリ、 ３は回線制御装置、 ４はインタフェース制御部（ＩＦ制御部）、 ５はプロセッサＣＰＵ、６はメモリ、 ７，７ａ，７ｂは回線インタフェース制御部、 ８は切換部、 １０は第１の回線制御部（マスタ回線制御部）、 １１は第２の回線制御部（スレーブ回線制御部）、 １２は切換部、 １３，１３ａ，１３ｂはメインインタフェース制御部、 １４ａ，１４ｂは読出し専用メモリＲＯＭ、 １５はインタフェース（Ｉ／Ｆ）レジスタ、 １６はプロセッサ、 １６ａはマスタプロセッサＣＰＵ、 １６ｂはスレーブプロセッサＣＰＵ、 １７，１７ａ，１７ｂは個別メモリ、 １８は共有メモリ、 ２０，２１，２２，２３はマルチプレクサＭＰＸ、 ２４ａ，２４ｂは回線ドライバＤＶ、 ２５ａ，２５ｂは回線レシーバＲＶ、 ２６は通信手段、２７はロード手段、 ２８は制御手段、 ５０は回線制御プログラム、 ５１は送受信データ、 ５２は送受信制御情報、 ５３は外部回線、 ５４はＩＰＬプログラム、 １００は共通バス、 である。
図、 第２図(e)はモデムとの接続例を表す図、 第３図(a)は従来の回線制御装置ブロック図、 第３図(b)は従来の二重化方式説明図、 である。図中、 １は主プロセッサＣＰＵ、２は主メモリ、 ３は回線制御装置、 ４はインタフェース制御部（ＩＦ制御部）、 ５はプロセッサＣＰＵ、６はメモリ、 ７，７ａ，７ｂは回線インタフェース制御部、 ８は切換部、 １０は第１の回線制御部（マスタ回線制御部）、 １１は第２の回線制御部（スレーブ回線制御部）、 １２は切換部、 １３，１３ａ，１３ｂはメインインタフェース制御部、 １４ａ，１４ｂは読出し専用メモリＲＯＭ、 １５はインタフェース（Ｉ／Ｆ）レジスタ、 １６はプロセッサ、 １６ａはマスタプロセッサＣＰＵ、 １６ｂはスレーブプロセッサＣＰＵ、 １７，１７ａ，１７ｂは個別メモリ、 １８は共有メモリ、 ２０，２１，２２，２３はマルチプレクサＭＰＸ、 ２４ａ，２４ｂは回線ドライバＤＶ、 ２５ａ，２５ｂは回線レシーバＲＶ、 ２６は通信手段、２７はロード手段、 ２８は制御手段、 ５０は回線制御プログラム、 ５１は送受信データ、 ５２は送受信制御情報、 ５３は外部回線、 ５４はＩＰＬプログラム、 １００は共通バス、 である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三石 和幸 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−180741（ＪＰ，Ａ) 特開 昭59−178543（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主装置との間で送受信データ（51）を転送
するメインインタフェース制御部（13）と、回線制御プ
ログラム（50）を格納する個別メモリ（17）と、該回線
プログラム（50）に基づき回線制御を行うプロセッサ
（16）と、外部回線（53）とのインタフェース手段を備
えた回線インタフェース制御部（7 ）とをそれぞれ有す
る第１および第２の回線制御部（10,11 ）で構成される
回線制御装置であって、 第１および第２の回線制御部（10,11 ）がそれぞれ送受
信データ（51）を格納する共有メモリ（18）と、 第１および第２の回線制御部（10,11 ）との間で通信を
行う通信手段（26）と、 それぞれ回線種別に対応した回線制御手段を備える回線
制御プログラム（50）を主装置よりロードするロード手
段（27）と、 第１、第２の回線制御部（10,11 ）のうち、いずれか一
方の前記メインインタフェース制御部（13）を介して主
装置と送受信制御情報（52）をやりとりする制御手段
（28）と、 該回線制御手段に対応する外部回線（53）を第１および
第２の回線制御部（10,11 ）にそれぞれ切換え接続する
切換部（12）と、 を設けたことを特徴とする回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275721A JPH0644776B2 (ja) | 1986-11-19 | 1986-11-19 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275721A JPH0644776B2 (ja) | 1986-11-19 | 1986-11-19 | 回線制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128837A JPS63128837A (ja) | 1988-06-01 |
| JPH0644776B2 true JPH0644776B2 (ja) | 1994-06-08 |
Family
ID=17559452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275721A Expired - Fee Related JPH0644776B2 (ja) | 1986-11-19 | 1986-11-19 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09183464A (ja) * | 1995-12-27 | 1997-07-15 | Fuji Corn Seisakusho:Kk | 断熱性紙容器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04367050A (ja) * | 1991-06-14 | 1992-12-18 | Matsushita Electric Ind Co Ltd | 通信制御装置 |
| CN1818894B (zh) | 2001-01-31 | 2013-07-31 | 株式会社日立制作所 | 数据处理***和数据处理器 |
-
1986
- 1986-11-19 JP JP61275721A patent/JPH0644776B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09183464A (ja) * | 1995-12-27 | 1997-07-15 | Fuji Corn Seisakusho:Kk | 断熱性紙容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128837A (ja) | 1988-06-01 |
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