JPH04346151A - データ処理装置及びファクシミリ装置 - Google Patents
データ処理装置及びファクシミリ装置Info
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- JPH04346151A JPH04346151A JP3119757A JP11975791A JPH04346151A JP H04346151 A JPH04346151 A JP H04346151A JP 3119757 A JP3119757 A JP 3119757A JP 11975791 A JP11975791 A JP 11975791A JP H04346151 A JPH04346151 A JP H04346151A
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- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000004891 communication Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- Storing Facsimile Image Data (AREA)
- Facsimiles In General (AREA)
- Communication Control (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置、例えば
Ｇ４フアクシミリの様な高速に画像処理を行うデータ処
理装置に関するものである。
Ｇ４フアクシミリの様な高速に画像処理を行うデータ処
理装置に関するものである。
【０００２】
【従来の技術】従来よりＧ４フアクシミリの如き、高速
の画像処理を必要とする画像処理装置に於いては、画像
処理を専用に処理する画像バスと装置全体の制御を行う
メインＣＰＵに接続するメインＣＰＵバスとを分離する
方法とがとられてきた。
の画像処理を必要とする画像処理装置に於いては、画像
処理を専用に処理する画像バスと装置全体の制御を行う
メインＣＰＵに接続するメインＣＰＵバスとを分離する
方法とがとられてきた。
【０００３】図３に従来のＧ４フアクシミリの構成例を
示す。
示す。
【０００４】メインＣＰＵ３０１はフアクシミリ装置全
体の動作を制御するものであり、メインＣＰＵバス３ａ
に接続されている。同バス上には、メインＣＰＵ３０１
の動作を指示するプログラムを格納しているＲＯＭ３０
２、作業用データを格納するＲＡＭ３０３の他、通信制
御回路用ＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ）３０４、通信制御回路３０５、画像メモリ３０６
が接続されている。回線制御回路３０５は、回線３ｃを
介した相手端末とのデータの送受信を行うものであり、
通信手順の処理を行った後、通信制御用ＤＭＡＣ３０４
を利用して、受信したデータを画像メモリに書き込んだ
り、また逆に、送信画像データを画像メモリから読出し
て、回線に送出したりする。
体の動作を制御するものであり、メインＣＰＵバス３ａ
に接続されている。同バス上には、メインＣＰＵ３０１
の動作を指示するプログラムを格納しているＲＯＭ３０
２、作業用データを格納するＲＡＭ３０３の他、通信制
御回路用ＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ）３０４、通信制御回路３０５、画像メモリ３０６
が接続されている。回線制御回路３０５は、回線３ｃを
介した相手端末とのデータの送受信を行うものであり、
通信手順の処理を行った後、通信制御用ＤＭＡＣ３０４
を利用して、受信したデータを画像メモリに書き込んだ
り、また逆に、送信画像データを画像メモリから読出し
て、回線に送出したりする。
【０００５】ローカルＣＰＵ３０７は、主に画像処理を
制御するものであり、画像メモリ３０６の一部を使用し
てメインＣＰＵ３０１とのＣＰＵ間通信を行い指令の受
渡しを行うことができ、メインＣＰＵ３０１の要求する
命令を実行すべく動作する。ローカルＲＯＭ３０８、ロ
ーカルＲＡＭ３０９は、ローカルＣＰＵの動作に用いら
れるものであり、その機能はメインＣＰＵ３０１に対す
るメインＲＯＭ３０２、メインＲＡＭ３０３と同じであ
る。
制御するものであり、画像メモリ３０６の一部を使用し
てメインＣＰＵ３０１とのＣＰＵ間通信を行い指令の受
渡しを行うことができ、メインＣＰＵ３０１の要求する
命令を実行すべく動作する。ローカルＲＯＭ３０８、ロ
ーカルＲＡＭ３０９は、ローカルＣＰＵの動作に用いら
れるものであり、その機能はメインＣＰＵ３０１に対す
るメインＲＯＭ３０２、メインＲＡＭ３０３と同じであ
る。
【０００６】一方、ＤＭＡＣ３１０は、画像メモリ３０
６と画像処理回路３１１、または画像メモリ３０６とプ
リンタ・インターフエース回路３１２、または画像メモ
リ３０６とスキヤナ・インターフエース回路３１３との
画像データの転送を行う。この転送動作は、ローカルＣ
ＰＵがメインからの指示に基いてＤＭＡＣに指示する。 以上の処理によって、回線から受信された画像データは
画像メモリを介して画像処理されたプリンタ３１４に出
力したり、また、スキヤナ３１５から読取った画像デー
タを画像処理し、画像メモリを介して通信制御回路３０
５から回線に送り出される。
６と画像処理回路３１１、または画像メモリ３０６とプ
リンタ・インターフエース回路３１２、または画像メモ
リ３０６とスキヤナ・インターフエース回路３１３との
画像データの転送を行う。この転送動作は、ローカルＣ
ＰＵがメインからの指示に基いてＤＭＡＣに指示する。 以上の処理によって、回線から受信された画像データは
画像メモリを介して画像処理されたプリンタ３１４に出
力したり、また、スキヤナ３１５から読取った画像デー
タを画像処理し、画像メモリを介して通信制御回路３０
５から回線に送り出される。
【０００７】
【発明が解決しようとしている課題】しかしながら上述
従来例では、メインＣＰＵとローカルＣＰＵの複数のＣ
ＰＵが必要であり、またそれぞれのＣＰＵを動作させる
為のＲＯＭ、ＲＡＭ等の周辺回路も複数系統必要となる
。その為、回路構成が複雑、かつ、高価になる欠点があ
った。
従来例では、メインＣＰＵとローカルＣＰＵの複数のＣ
ＰＵが必要であり、またそれぞれのＣＰＵを動作させる
為のＲＯＭ、ＲＡＭ等の周辺回路も複数系統必要となる
。その為、回路構成が複雑、かつ、高価になる欠点があ
った。
【０００８】また、複数のＣＰＵがメモリを介して通信
を行うので、ＣＰＵ間の通信を行うプログラムが各々に
必要であり、これらのプログラムを介して画像処理回路
やＤＭＡＣに指示が与えられるので、指示の伝達に時間
を要する欠点があった。
を行うので、ＣＰＵ間の通信を行うプログラムが各々に
必要であり、これらのプログラムを介して画像処理回路
やＤＭＡＣに指示が与えられるので、指示の伝達に時間
を要する欠点があった。
【０００９】また、画像バスを介してローカルＣＰＵか
らＤＭＡＣや画像処理回路に指示が与えられるので、そ
の間、画像バスはローカルＣＰＵに占有され、画像デー
タの転送効率を低下させる欠点があつた。
らＤＭＡＣや画像処理回路に指示が与えられるので、そ
の間、画像バスはローカルＣＰＵに占有され、画像デー
タの転送効率を低下させる欠点があつた。
【００１０】本発明はかかる従来技術に鑑みなされたも
のであり、２つ以上のバスを使用した構成の装置におい
て、少ないマイクロプロセッサでもって、それらのバス
を介して高速な処理を実現させることが可能なデータ処
理装置を提供しようとするものである。
のであり、２つ以上のバスを使用した構成の装置におい
て、少ないマイクロプロセッサでもって、それらのバス
を介して高速な処理を実現させることが可能なデータ処
理装置を提供しようとするものである。
【００１１】また、他の発明はマイクロプロセッサが第
２のバスを介することなく一元的に処理することが可能
なデ−タ処理装置を提供しようとするものである。
２のバスを介することなく一元的に処理することが可能
なデ−タ処理装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】この課題を解決するため
、本発明の画像処理装置は以下に示す構成を備える。 すなわち、画像処理全体の制御を司るマイクロプロセッ
サと、該マイクロプロセッサに接続される第１のバスと
、前記マイクロプロセッサに非接続である少なくとも１
つの第２のバスと、前記第１、第２のバスそれぞれから
アクセスできるメモリと、前記第１、第２のバスに接続
され、前記マイクロプロセッサからの指示に基づいて前
記第２のバス上に接続された所定処理回路と前記メモリ
間でＤＭＡ転送を行うＤＭＡ手段とを備える。
、本発明の画像処理装置は以下に示す構成を備える。 すなわち、画像処理全体の制御を司るマイクロプロセッ
サと、該マイクロプロセッサに接続される第１のバスと
、前記マイクロプロセッサに非接続である少なくとも１
つの第２のバスと、前記第１、第２のバスそれぞれから
アクセスできるメモリと、前記第１、第２のバスに接続
され、前記マイクロプロセッサからの指示に基づいて前
記第２のバス上に接続された所定処理回路と前記メモリ
間でＤＭＡ転送を行うＤＭＡ手段とを備える。
【００１３】また、他の発明は以下の構成を備える。
【００１４】マイクロプロセッサに接続される第１のバ
スと、 前記マイクロプロセッサには直接接続されな
い第２のバスと、 前記第１のバスからのメモりアク
セス信号と、前記第２バス側からのバス要求信号とを調
停して、それぞれのバスに順番にメモりを接続すること
で双方からのアクセスを許可するメモりを備える。
スと、 前記マイクロプロセッサには直接接続されな
い第２のバスと、 前記第１のバスからのメモりアク
セス信号と、前記第２バス側からのバス要求信号とを調
停して、それぞれのバスに順番にメモりを接続すること
で双方からのアクセスを許可するメモりを備える。
【００１５】
【作用】かかる本発明の構成において、マイクロプロセ
ッサは第１のバスを介してＤＭＡ手段にＤＭＡ転送にか
かるデータを設定する。この設定を受けて、ＤＭＡ手段
は第２のバスを介して所定の処理回路と第１、第２のバ
スに接続されたメモリとのＤＭＡ転送処理を行う。従っ
て、この間、マイクロプロセッサは第１のバスを介して
他の処理を行ったり、ＤＭＡ手段の動作を第２のバスを
介さずに監視することが可能となる。
ッサは第１のバスを介してＤＭＡ手段にＤＭＡ転送にか
かるデータを設定する。この設定を受けて、ＤＭＡ手段
は第２のバスを介して所定の処理回路と第１、第２のバ
スに接続されたメモリとのＤＭＡ転送処理を行う。従っ
て、この間、マイクロプロセッサは第１のバスを介して
他の処理を行ったり、ＤＭＡ手段の動作を第２のバスを
介さずに監視することが可能となる。
【００１６】
【実施例】以下、添付図面に従って本発明にかかる実施
例を詳細に説明する。尚、実施例ではファクシミリ装置
を例に説明する。
例を詳細に説明する。尚、実施例ではファクシミリ装置
を例に説明する。
【００１７】図１に実施例のファクシミリ装置のブロッ
ク構成図を示す。
ク構成図を示す。
【００１８】図示の如く、実施例の装置に２本のバス１
ａ、１ｂがある。第１バス１ａ上には、装置全体の動作
を総合的に制御するＣＰＵ１０１と、このＣＰＵ１０１
の動作プログラム（図２に示すフローチャートのプログ
ラム等）を格納したＲＯＭ１０２と、作業用データ格納
するＲＡＭ１０３及び、回線１ｃとのデータ送受を制御
する回線制御回路１０５などが接続されている。
ａ、１ｂがある。第１バス１ａ上には、装置全体の動作
を総合的に制御するＣＰＵ１０１と、このＣＰＵ１０１
の動作プログラム（図２に示すフローチャートのプログ
ラム等）を格納したＲＯＭ１０２と、作業用データ格納
するＲＡＭ１０３及び、回線１ｃとのデータ送受を制御
する回線制御回路１０５などが接続されている。
【００１９】一方、第２バス１ｂは、主に画像データの
みが転送されるバスである。
みが転送されるバスである。
【００２０】画像メモリ１０６は、第１バス１ａ側から
はメモリ・アクセス信号であるメモリ・ライト信号やメ
モリ・リード信号を受け、また第２バス側からは、第２
バスのバス権要求信号であるホルト・リクエスト信号を
受け、これらを調停して、それぞれのバスに順番にメモ
リを接続するので、双方からのアクセスが可能である。
はメモリ・アクセス信号であるメモリ・ライト信号やメ
モリ・リード信号を受け、また第２バス側からは、第２
バスのバス権要求信号であるホルト・リクエスト信号を
受け、これらを調停して、それぞれのバスに順番にメモ
リを接続するので、双方からのアクセスが可能である。
【００２１】ＤＭＡＣ１１０はＣＰＵ１０１から第１バ
ス１ａを介して転送指示を受取り、これに従って第２バ
ス１ｂ上にアドレスを出力し、ＤＭＡ転送を行う。また
、画像処理回路１１１は、ＣＰＵ１０１から第１バスを
介して画像処理指示を受取り、第２バス上でデータの入
出力を行う。
ス１ａを介して転送指示を受取り、これに従って第２バ
ス１ｂ上にアドレスを出力し、ＤＭＡ転送を行う。また
、画像処理回路１１１は、ＣＰＵ１０１から第１バスを
介して画像処理指示を受取り、第２バス上でデータの入
出力を行う。
【００２２】プリンタインターフエース回路１１２はＣ
ＰＵ１０１より指示を受取り、画像メモリ１０６からの
印字データを第２バスを介して受信し、プリンタへ出力
する。また、スキャナインターフエース回路１１３は、
ＣＰＵ１０１より指示を受け取ると、スキヤナ回路１１
５で読み取った画像データを入力し、それを第２バス１
ｂ上に出力する。
ＰＵ１０１より指示を受取り、画像メモリ１０６からの
印字データを第２バスを介して受信し、プリンタへ出力
する。また、スキャナインターフエース回路１１３は、
ＣＰＵ１０１より指示を受け取ると、スキヤナ回路１１
５で読み取った画像データを入力し、それを第２バス１
ｂ上に出力する。
【００２３】さて、画像送信に際して、ＣＰＵ１０１は
スキヤナインターフエース回路１１３に読取りモードを
、画像処理回路１１１へは解像度変換指示を、また、Ｄ
ＭＡＣ１１０へはこれらの回路からのデータを格納する
画像メモリ１０６上のアドレス、及び、転送語数などを
設定し、転送開始を指示する。具体的には図２のフロー
チャートに示す如くである。
スキヤナインターフエース回路１１３に読取りモードを
、画像処理回路１１１へは解像度変換指示を、また、Ｄ
ＭＡＣ１１０へはこれらの回路からのデータを格納する
画像メモリ１０６上のアドレス、及び、転送語数などを
設定し、転送開始を指示する。具体的には図２のフロー
チャートに示す如くである。
【００２４】先ず、ステップＳ１において、スキヤナイ
ンターフエース回路１１３に読み取りモードを設定し、
次のステップＳ２においては、画像処理回路１１１に解
像度変換指示を行う。そして、ステップＳ３において、
ＤＭＡＣ１１０にスキャナインタフェース１１３からの
画像データを画像メモリ１０６にＤＭＡ転送するときの
各種パラメタデータ（格納先アドレスや語数等）をセッ
トする。また、画像メモリ１０６に転送され、格納され
た画像データを画像処理回路１１１にＤＭＡ転送すると
きのパラメータ（読み取りアドレスや語数等）、及び画
像処理回路１１１で処理された画像データを画像メモリ
１０６に再度格納するときのパラメータ（格納先アドレ
ス及び語数）を設定する。なお、画像メモリ１０６に対
する格納先アドレスであるが、スキャナインタフェース
１１３からの画像データと、画像処理回路１１１で処理
されたデータとが同じ位置に書き込まれないように、そ
れぞれのアドレス位置を指示する。
ンターフエース回路１１３に読み取りモードを設定し、
次のステップＳ２においては、画像処理回路１１１に解
像度変換指示を行う。そして、ステップＳ３において、
ＤＭＡＣ１１０にスキャナインタフェース１１３からの
画像データを画像メモリ１０６にＤＭＡ転送するときの
各種パラメタデータ（格納先アドレスや語数等）をセッ
トする。また、画像メモリ１０６に転送され、格納され
た画像データを画像処理回路１１１にＤＭＡ転送すると
きのパラメータ（読み取りアドレスや語数等）、及び画
像処理回路１１１で処理された画像データを画像メモリ
１０６に再度格納するときのパラメータ（格納先アドレ
ス及び語数）を設定する。なお、画像メモリ１０６に対
する格納先アドレスであるが、スキャナインタフェース
１１３からの画像データと、画像処理回路１１１で処理
されたデータとが同じ位置に書き込まれないように、そ
れぞれのアドレス位置を指示する。
【００２５】さて、こうした一連の動作情報の設定が終
了すると、ステップＳ４でスキャナインタフェース４に
読み取りを開始させ、ステップＳ５において先に設定し
た処理に基づくＤＭＡ転送を行わせるべく、ＤＭＡＣ１
１０に転送開始指示を与える。
了すると、ステップＳ４でスキャナインタフェース４に
読み取りを開始させ、ステップＳ５において先に設定し
た処理に基づくＤＭＡ転送を行わせるべく、ＤＭＡＣ１
１０に転送開始指示を与える。
【００２６】これによって、スキャナインタフェース回
路１１３からの読み取り画像の画像メモリ１０６への転
送処理、転送された画像データを画像処理回路１１１に
供給する処理、そして、処理後の画像データの画像メモ
リ１０６への再格納処理が第２バス１ｂを介して行われ
る。
路１１３からの読み取り画像の画像メモリ１０６への転
送処理、転送された画像データを画像処理回路１１１に
供給する処理、そして、処理後の画像データの画像メモ
リ１０６への再格納処理が第２バス１ｂを介して行われ
る。
【００２７】この後、ステップＳ６において、通信制御
回路１０５に送信開始指示及び通信手順を指示する。こ
うして、回線が相手先と接続状態になったら、ステップ
Ｓ７に進み、通信制御回路用ＤＭＡＣ１０４に画像メモ
リ１０６中のデータ（画像処理回路１１１によって処理
されたデータ）を第１バス１ａを介して通信制御回路１
０５に転送させるための各種パラメータを設定し、次の
ステップＳ８でその通信制回路御用ＤＭＡＣ１０４にＤ
ＭＡ転送を開始するよう指示する。そして、次のステッ
プＳ９で転送（送信）が終了したか否かを判断し、転送
終了するまで待つ。
回路１０５に送信開始指示及び通信手順を指示する。こ
うして、回線が相手先と接続状態になったら、ステップ
Ｓ７に進み、通信制御回路用ＤＭＡＣ１０４に画像メモ
リ１０６中のデータ（画像処理回路１１１によって処理
されたデータ）を第１バス１ａを介して通信制御回路１
０５に転送させるための各種パラメータを設定し、次の
ステップＳ８でその通信制回路御用ＤＭＡＣ１０４にＤ
ＭＡ転送を開始するよう指示する。そして、次のステッ
プＳ９で転送（送信）が終了したか否かを判断し、転送
終了するまで待つ。
【００２８】以上のように、ＣＰＵ１０１はＤＭＡＣの
動作を第２バスを介することなく直接に監視することが
できる。よつて、ＤＭＡＣの各チヤネルの動作が一区切
り終了すると、新たに別の転送指示を設定し、チヤネル
動作に空きが発生しない様に制御することが可能となる
。また、ＣＰＵ１０１はＤＭＡＣの動作を常に監視する
ことができるので、画像メモリ１０６上にどの様なデー
タが存在しているかも知ることができる。ＣＰＵ１０１
はこれを利用して、今度は通信用ＤＭＡＣ１０４に通信
制御回路１０５に転送すべき画像メモリ上の符号データ
の存在するアドレス及び転送語数を設定する。通信制御
回路１０５は通信に必要な手順を行った後、ＤＭＡ転送
によって入力される送信データ（符号データ）を回線１
ｃに送出する。
動作を第２バスを介することなく直接に監視することが
できる。よつて、ＤＭＡＣの各チヤネルの動作が一区切
り終了すると、新たに別の転送指示を設定し、チヤネル
動作に空きが発生しない様に制御することが可能となる
。また、ＣＰＵ１０１はＤＭＡＣの動作を常に監視する
ことができるので、画像メモリ１０６上にどの様なデー
タが存在しているかも知ることができる。ＣＰＵ１０１
はこれを利用して、今度は通信用ＤＭＡＣ１０４に通信
制御回路１０５に転送すべき画像メモリ上の符号データ
の存在するアドレス及び転送語数を設定する。通信制御
回路１０５は通信に必要な手順を行った後、ＤＭＡ転送
によって入力される送信データ（符号データ）を回線１
ｃに送出する。
【００２９】また、画像受信に際しては、前述の動作の
逆である。つまり、通信制御回路１０５は受信したデー
タ（符号データ）を画像メモリ１０６へ通信制御用ＤＭ
ＡＣ１０４によってＤＭＡ転送する。こうして画像メモ
リ１０６上に格納された符号データは第２バス１ｂのＤ
ＭＡ転送によつて画像処理回路１１１へ入力され、復号
処理、解像度変換処理等を施されて、再び画像メモリ１
０５へＤＭＡ転送される。最後に、プリンタインターフ
エース回路１１２は第２バス１ｂを介してＤＭＡ転送さ
れてくる画像メモリ１０６内の処理後の画像データをプ
リンタ１１４へ出力する。
逆である。つまり、通信制御回路１０５は受信したデー
タ（符号データ）を画像メモリ１０６へ通信制御用ＤＭ
ＡＣ１０４によってＤＭＡ転送する。こうして画像メモ
リ１０６上に格納された符号データは第２バス１ｂのＤ
ＭＡ転送によつて画像処理回路１１１へ入力され、復号
処理、解像度変換処理等を施されて、再び画像メモリ１
０５へＤＭＡ転送される。最後に、プリンタインターフ
エース回路１１２は第２バス１ｂを介してＤＭＡ転送さ
れてくる画像メモリ１０６内の処理後の画像データをプ
リンタ１１４へ出力する。
【００３０】上述した実施例では、画像の送信動作、及
び受信動作を説明したが、画像メモリ上に画像データを
待機させておくことで、メモリ送信や、メモリ受信の動
作が可能なことは明らかである。
び受信動作を説明したが、画像メモリ上に画像データを
待機させておくことで、メモリ送信や、メモリ受信の動
作が可能なことは明らかである。
【００３１】また、ＣＰＵは、ＤＭＡＣの動作及び画像
処理回路の動作を第２バスを介さずに常時監視できるの
で、各々の動作を送信動作用、受信動作用に交互に切り
替えて制御し使用することによつて、送受２つの動作を
進行させることも可能である。
処理回路の動作を第２バスを介さずに常時監視できるの
で、各々の動作を送信動作用、受信動作用に交互に切り
替えて制御し使用することによつて、送受２つの動作を
進行させることも可能である。
【００３２】同様に、メモリ送信やメモリ受信に於いて
は、画像メモリ上の２種類の画像データを同時に送信処
理させたり、受信処理させたりすることも可能であり、
ＩＳＤＮ回線用に２チヤネルを持つ回線の場合には、同
時送信や同時受信も可能である。
は、画像メモリ上の２種類の画像データを同時に送信処
理させたり、受信処理させたりすることも可能であり、
ＩＳＤＮ回線用に２チヤネルを持つ回線の場合には、同
時送信や同時受信も可能である。
【００３３】以上説明した様に、第２バス上のデータ転
送指示を、ＣＰＵが第２バスを介さずに、一元的に行う
ことが可能となり、単一ＣＰＵによつて高速な画像処理
を行う装置が構成できる。また、回路が簡易になる為、
安価に構成することができる。しかも、単一ＣＰＵが第
２バス上の転送動作をも一元的に制御できるので、複数
のＣＰＵによる構成の場合に生じるＣＰＵ間通信による
タイムロスが発生せず、高速な処理も可能となる。
送指示を、ＣＰＵが第２バスを介さずに、一元的に行う
ことが可能となり、単一ＣＰＵによつて高速な画像処理
を行う装置が構成できる。また、回路が簡易になる為、
安価に構成することができる。しかも、単一ＣＰＵが第
２バス上の転送動作をも一元的に制御できるので、複数
のＣＰＵによる構成の場合に生じるＣＰＵ間通信による
タイムロスが発生せず、高速な処理も可能となる。
【００３４】尚、実施例ではファクシミリ装置を例にし
て説明したが、本発明の主旨からすればこれに限定され
るものではないのは容易に理解できよう。また、バスの
数も２とは限らず、３つ或いはそれ以上であっても構わ
ないのは勿論である。
て説明したが、本発明の主旨からすればこれに限定され
るものではないのは容易に理解できよう。また、バスの
数も２とは限らず、３つ或いはそれ以上であっても構わ
ないのは勿論である。
【００３５】
【発明の効果】以上説明した様に本発明によれば、２つ
以上のバスを使用した構成の装置において、少ないマイ
クロプロセッサでもって、それらのバスを介して高速な
処理を実現させることが可能になる。
以上のバスを使用した構成の装置において、少ないマイ
クロプロセッサでもって、それらのバスを介して高速な
処理を実現させることが可能になる。
【００３６】また、他の発明によればマイクロプロセッ
サが第２のバスを介することなく一元的に処理すること
が可能になる。
サが第２のバスを介することなく一元的に処理すること
が可能になる。
【図１】実施例におけるファクシミリ装置のブロック構
成図である。
成図である。
【図２】実施例の送信時の動作処理を示すフローチャー
トである。
トである。
【図３】従来のファクシミリ装置のブロック構成図であ
る。
る。
１ａ 第１バス
１ｂ 第２バス
１０１ ＣＰＵ
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ 通信制御回路用ＤＭＡＣ
１０５ 通信制御回路
１０６ 画像メモリ
１１０ ＤＭＡＣ
１１１ 画像処理回路
Claims (2)
- 【請求項１】 処理全体の制御を司るマイクロプロセ
ッサと、該マイクロプロセッサに接続される第１のバス
と、前記マイクロプロセッサに非接続である少なくとも
１つの第２のバスと、前記第１、第２のバスそれぞれか
らアクセスできるメモリと、前記第１、第２のバスに接
続され、前記マイクロプロセッサからの指示に基づいて
前記第２のバス上に接続された所定処理回路と前記メモ
リ間でＤＭＡ転送を行うＤＭＡ手段とを備えることを特
徴とするデータ処理装置。 - 【請求項２】 マイクロプロセッサに接続される第１
のバスと、前記マイクロプロセッサには直接接続されな
い第２のバスと、前記第１のバスからのメモりアクセス
信号と、前記第２バス側からのバス要求信号とを調停し
て、それぞれのバスに順番にメモりを接続することで双
方からのアクセスを許可するメモりを備えることを特徴
とするデ−タ処理装置。
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|---|---|---|---|
| JP3119757A JP3059520B2 (ja) | 1991-05-24 | 1991-05-24 | データ処理装置及びファクシミリ装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119757A JP3059520B2 (ja) | 1991-05-24 | 1991-05-24 | データ処理装置及びファクシミリ装置 |
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| JP3059520B2 JP3059520B2 (ja) | 2000-07-04 |
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ID=14769418
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