JPS585804A - プロセスコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプルセスコント費−ラの改棗に関する。

従来のグｗ−ｋＸ：Ｉント田−ツ′は、第１図および絡
２図に示すように各ループコント習−ラト・・相互間、
或いは上位のセントラルコントローラ２、上位伝送用コ
ントー−ラ３との間のデータ授受としてパラレルパスラ
イン４又はｌ；ＮもしくはＮＵＨのシリアルパスライン
５の構成をとっている。しかし、第１図に示ナパラレル
バスライン構成のものでは、次のような欠点を有する。

先ず、ある１つのループ冨ント請−ツ１が故障したとき
、他の正常なループコント田−ラト・・のデータ伝送を
止めてしまう恐れがある。すなわち、パスライン４に直
結す為パスドライバや受信部の短絡モードの故障によ）
パスライｙ４が低インピーダンスに固定されてし會うと
、パスジイン４が使用で亀なくな）、事実上データ通信
が不卵となる。そこで、上記不具合を回避するため、パ
スライン４の二重化など亀考えられるが非常に高価とな
ｐ、ｔえ実ｉＩスペースの面でも問題である。ｔた。ル
ープコント、ローラ１をオンラインメインテナノスする
場合、電源をオフせずにモジ為−ルを着脱しなければな
らないが、ヒれを許゛す丸めには電源スィッチを各毫ジ
瓢−ル毎に設け、これをオフしてＩｌｌ’ちながら自動
的に電源をオフするとかの糧の工夫を織す必要があｐ１
コストが高く、簑スペースが増加する欠点を有する。

次に、第１！図に示すシリアルパスライン５構威をとつ
九ものにあっては、パス構成をとてい為以上、上記パラ
レルパスライン４と同の欠点を有する。但し、この場合
はパスライ５の本数が少ないため比較的にパスライン５
二重化は容易である。を九、パスツイン構成とっている
ので同時に３つ以上のループスンｐ−ツト・・間の過信
はできないので、時分割ントａ−ツが別に必要となる。

まえ、大量の−タを高速で通信することが不可能である
九１台あた夛のループコントローラ１の数カ制されたシ
、必要最少限のデータのみを伝透すようにすると、ソフ
トウェアが複雑になったして問題が多い。

本発明は上記実情にかんがみてなされたもで、その目的
とするところは、ループコント実　　　ンテナンス可能
とし％また１つのループコントルーラの故障が他のコン
ト四−ラヘ波丞すルコの　　　となく％また高速データ
通信を可能とするブ一つ　　　セスコントローラを提供
するものである。ｔた、様　　他の目的は、ループコン
トローツとセントッルン　　　コントローラとの通信を
１対１シリアル通信方の　　式とするとともに共有メモ
リを備え、ループ；を　　　ントｐ−２同志、およびル
ープコント胃−ツとト　　　上位コント四−ラとの間で
自由に総てのデータコ　　　を授受し得るプｐセスコン
トＩ−ラを提供するデ　　　ものである。

め１　　　以下、本発明の一実施例についてａＳ図シよ
限　　び第４図を参照して説明する。第３図はプ田竜る
　　　スコントーーラの構成を示すプルツク図、第４郵
　　　図は第３図の具体的構成例を示す図である。これ
らの図において１０・・・はループコントローラの　　
　であって一般に８〜６４台＠度備見られ、これ四　　
　らはそれぞれ独立にシリアル伝送ライン２＃・・・を
介して上位コント四−ラの共有メモリＳ０に接続される
。各ループコントロ−２１０・・・ハテータの演算処理
部（ＯＰＵ）１１およびパラレル−シリアル変換回路１
２を内蔵している。上記共有メモｖＪＯは、個々のルー
プコントロー５１０・・・の他、必要に応じて、各ルー
プコント■−ラ１−・・・間の演算を演算処理部１１を
通して実行させ、或いは上位に位置する各種演算用中央
演算処理部４１および上位伝送用；ント四−ツ４ｊが時
分割で自由に使用しうる構成となっている。つｔＤ、こ
の共有メモリ３０は、各ループコントローラ１０・・・
に対応してシリアルパス２イン１０・・・に接続される
シリアル−パラレルを換回路’３　Ｊ・・・と、この変
換回路１１・・・、中央演算処理部４１および上゛位伝
送用コントローラ４２相互間を結ぶ第１のパラレルパス
ライン３１と接続されこれら要素によって共有使用しう
るランダムアク竜スメモリ（以下ＲＡＭと指称する）Ｉ
Ｊと、前記変換回路３１・・・、中央演算処理部４１お
よび上位伝送用コント冑−ラ４２相互間を結ぶ第２のパ
ラレルパスライン３４と接続され各要素の優先順位を決
定する優先判定回路Ｊ５と、共有メモリコント党−ラ３
６とから成っている。

なお、中央演算処理部４１と上位伝送用コントローラ４
２とはデータ授受の高速化を図るためパラレルパスツイ
ン８１．：１４の構成をとっているが、勿論これらはシ
リアル伝送とすることも可能であゐ、各ループコント胃
−ラ１０・・・の演算処理部１１は、上位コントローラ
とのデータ伝送や各ループコントローラ間のデータ伝送
に必要な総てのデータを短時間で予め決められたメモリ
アドレスに書込み、また他のループコントロ−２１０・
・・の必要なデータを使用しえいときに１ムＭＪＪから
読出しうるようになっている。つまり、ループ；ントｐ
−ラ１０＝−・の演算処理部１１はあたかも一一ド（Ｌ
ＯムＤ）％ストア（８丁０ＲＢ）命令を実行する如くＲ
ＡＭＪＪのデータを使用することができる。

次に、以上のように構威せるプ四セヌコントローラの作
用を説明する。先ず、ループコント四−２１０が共有メ
モリＪ０にデータを書込む例について述べる。演算処理
部１１がパラレル−シリアル変換回路１１に対し、デー
タ、アトシスおよび書込みフラグを与えゐ、これらのデ
ータ等を受は九パラレルーシリアル変換回路１１はシリ
アル変換を行なった後共有メモリＳ＃のシリアル−パラ
レル蛍換回路３１・・・に高速で伝送するとともに、同
回路１１をウェイトの状態に設定すゐ、なお、演算処理
部１１ではシリアルーバ２レル質換回路１１が空きの状
態にあるか否かを予め知っているので％にハンドシェイ
クは不要であゐ、シリアル−パラレル変換回路Ｊ１は送
られて自たシリアルデータをパラレルに変換し、優先判
定回路３５にフラグのみ送る。ここで、優先判定回路Ｓ
５が７ラグからあゐシリアル−パラレル変換回路ｓ１・
・・からの要求と判断すると、先着順或いは同時であれ
ば選択度の高いものから受は付けて各シリアル−パラレ
ル変換回路Ｊ１に許可信号を与える。

許可信号を受けたシリアル−パラレル変換回路３１は共
有メモリコント四−ラ３Ｃの指示に従ってデータをＲＡ
ＭＪＪに書込む、書込みが終了すると、ループ；ントロ
ーツ１０へ書込み終了信号が伝送され石、パラレル−シ
リアル変換回路１２は書込み終了信号を受けて演算処理
部１１のウェイトを解除すす、なお、パラレル−シリア
ル変換回路１１は共有メモリ１０にデー、りを伝送する
とき演算処理部１１をウェイトにし九が、このようにウ
ェイトとせずに伝送の終了を刻込會九はスティタス信号
で演算処ｍ−１１に知らせるようにしても喪い、更に、
シリアル−パラレル変換回路１１でＲＡＭＪＪＫデータ
を書込んだ後、その書込みデータを読み出してこのデー
タを書込み終了信号としてループコントローラ１０へ伝
送するようにすれば、データのチェツタをすることがで
きる。

次に、ループコントローラ１０が共有メモリ８０からデ
ータを読出す場合について述べる。

先ず、演算＃＆処理部１がパラレル−シリアル変換回路
１１にアドレスと読出しフラグをセットする。このパラ
レル−シリアル変換回路１２はこれらのデータ等を受け
てシリアルに変換しながらシリアル−パラレル変換回路
Ｓ１へ高速伝送する。このとき、演算処理部１１をウェ
イトに設・定する。共有メモリ１０のシリアル−パラレ
ル変換回路１１は送られてきた信号をパラレルに変換し
、ループコント四−２１０から読出し要求があつ大賢の
フラグを優先判定回路ＪＪに知らせる。ここで、優先判
定回路１Ｊは優先判定を行なった俵、シリアル−パラレ
ル変換回路Ｊ１に許可信号を与える。許可信号を受ける
と、シリアル−パラレル変換回路１１は共有メモリコン
ト四−ラＪ＃の指示に従ってデータをＲＡＭＪＪから読
み出す、そして、ＲＡＭＪＪから読出し九データはシリ
アル−パラレル変換回路３１でシリアに変換した後、ル
ープコントルーラ１０のバツレルーシリアル変換回路１
ｊへ伝送する。こζで、パラレル−シリアル変換回路１
ｊは共済メ峰り１０からのデータを受けてウェイトを解
除し演算処理部１１にデータを送って処理を行なわせる
。

なお、−回分の授受データは１例えば１バイトのような
短い信号では一般にアナｈグデータとして取扱えないの
で、２バイトとか４バイト単価の長さとする。このとき
、１バイトずつわたすとデータの書込み通中で別のルー
プ；ント四−ラが読み出したときなどに不部会が起こシ
これを避けるためには複雑な回路が必要になるので、１
デ一タ単位−でまとめて読み、書きするようにすゐ、従
って、変ｗｋ回ｊｌＪ！、３１およびＲＡＭｊｊは本質
的には２バイト又は４バイトのごとく１デ一メ分のビッ
ト数を持つ九回路に構成しておく。

なお、本発明は上記実施例に限定され為ものでハナい、
一般にプ四セスプントローラにあっては、上位；ｙトー
−ラにおける共有メ毫すＪ＃、中央演算処理部４１およ
び上位伝送用冨ントーーツ４２相互間を二重化しないと
、これらの要素Ｒｅ、４１．４１に障害が発生すると、
ループ・コｙ）ｗ−ラ１０から上位要素へのデータ伝送
や各ループコン）四−ラ１０・・・間でデータの授受が
できなくなる。これを解決するためには１例えば第５１
１のような構成にすればよい、・同図において１０′・
・・は切換スイッチ付きループ；ントローツ、Ｊｒは上
位コント四゛−ラにおける自己チェック回路、Ｊｌは診
断回路、４Ｊは診断出力に基づいて上位伝送用コントー
−ラ４１・・・を選択する選択回路である。つｔシ、第
１図に示す装置にあっては、ＯＰυなどを利用し九自己
チェツタ回路５Ｆによｐ１凰゛五Ｍ１ｊのパリティチェ
ツタ、シリアル−パラレル変換回路１１・・・の動作信
号、中央演算処理部４１および上位伝送用コントローラ
４２のウオッチドグマイマチェツタ信号をｏｎ＠漫とし
て取ｐ込んでチェツタし、このチェツタ信号を診断回路
ａＸＫ送為、この診断回路Ｊ１は自己チェック回路１１
の出力からどちらの系統が不良であるかを判断し、その
判断結果に基づいて正常側の系統を選択すべく切換えス
イッチ付ループコント胃−ラ１０′および選択回路４１
に信号を送る。従って、コント鍔−ラ１０′および選択
回路４Ｊは診断回路Ｊ１の信号に基づき不要側系統を切
り離し正常一系統を選択使用する。

なお、自己チェックによる自己診断は必らずしも万能で
ないから、上位要素からの切換え中手動切換えを補助的
に行なうようにするとより望ま′しい４のである。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。

以上詳記したように本発明によれば、ループプント田−
ツと共有メ彎りとをシリアルデータラインそ結んだ構成
とし九ので、ループコントルーツをオンライｙ着脱とす
ることが容品である。しかも、パスライン形成となって
いないので、ループコントローラの故障が他へ゛波及す
ることがなく、かつデータの高速過信が可能となる。こ
の丸め、ループ；ント四−ラの演算鵡履部はあたか４普
通の読出し、書込゛み省令を実行するようにＲＡＭｔ４
ＩＩ！用でＩｌ、このためあるルーフ；ントローラ１−
の所有す為データを他のループコントローラで使用し得
、また中央演算処理部４１．上釘伝送用コントローラの
使用する可能性のあるデータを全て８ムＭに高速で書き
込”んでおけばループコントローラの簡素化を図る仁と
ができる。

壕九、上位要素として共有メモリーを備えたので、“あ
るループコントルーツが他のループコントローラのデー
タを歓すると１１に従来は割込みを行なって直接データ
を要求していたので。

１０の′０−υ１０がループコントローラの演算処理部
が非常（複雑な構成とな夛、データ速度も遍くなりでい
たが１本発明のブー竜スコントローラは共有メ篭すにデ
ータがあるためソフトウェアを含めてループコントロー
ラの独立性を保持できるとともに、構成の簡素化をも図
れる。

ｔた上位要素たとえばＯＲＴ付プロセスーンソール％；
ンビ為−タなどがデータを歓すると自、ごの共有メモリ
から直接データ伝送を介して受けとれば良く、上１位要
素・が複数台有すると、きのデータの共通性力（保たれ
ｉ九データ速度を上けることができるプロセスコントロ
ーラを提供できる。

【図面の簡単な説明】

第１図および第２図はそれぞれ従来のプルセスコントロ
ーラのブロック図、第３図は本発明゛に係るプロセスコ
ントー−ラの一実施例を示すブロック図、第４図は第３
図のプルツク内容を具体化した一構成例図、第５図は本
発明の他の例を示す具体的な構成例図である。 １ｉ・吻・ルーフ；ントーーラ、１０１・・・切換スイ
ッチ付ループ；ントーーラ、１１・・・演算Ｊｌａ１１
部、１ト・・パラレル−シリアル変換回路％ＪＯ・・・
共有メモリ、３７・・・シリアルーバ・ラレル１６回路
、７７・・・ＲＡＭ、ｊｊ・・・優先判定回路、Ｊ　−
＃　、４＊・共有メモリ；ントｐ−２，Ｊｒ・・・自己
チェック回路、１ａ・・・診断回路、４１・・・中・央
演算処理部、４２・・・上位伝送用コント四−ラ、　４
１・・・選択回路。 出願人代理人　弁理土鈴、江′武廖 第４１１ ａＳＳ

Claims (1)

【特許請求の範囲】
1. 儒々独立し九複数のループ冨ントローラと、上位Ｒ３／
   ）ローラ側に配置され各ループミント四−ラで必要とす
   為データを格納する共有メ彎りと、この共有メ峰りに対
   し複数のループコント一−ツがそれぞれ独立して接続す
   るシリアルツインとを有し、あるループコント田−ツが
   自己のデータのみでなく他のループコントシーツのデー
   タをもｍ記共有メ螢りから自由に読出して使用するよう
   にした仁とを特徴とするプ四セスプントは一ツ。