WO2004079573A1 - マルチプロセッサシステム - Google Patents

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WO2004079573A1
WO2004079573A1 PCT/JP2003/002496 JP0302496W WO2004079573A1 WO 2004079573 A1 WO2004079573 A1 WO 2004079573A1 JP 0302496 W JP0302496 W JP 0302496W WO 2004079573 A1 WO2004079573 A1 WO 2004079573A1
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WO
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processor
memory
individual information
card
local memory
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Application number
PCT/JP2003/002496
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English (en)
French (fr)
Inventor
Kunio Yamaguchi
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2023—Failover techniques
    • G06F11/2033—Failover techniques switching over of hardware resources
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
    • G06F11/2038—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant with a single idle spare processing component

Definitions

  • the present invention relates to a multiprocessor system employing a redundant configuration in which various processes in a system operation are distributed and processed by a plurality of processors and a spare processor card is provided for a processor card failure.
  • CDMA communication system In recent years, the development of systems for transmitting and receiving large data such as voice and images has been rapidly progressing.
  • a CDMA communication system This CDMA communication system sends and receives huge amounts of data such as voice and images.
  • a processor system capable of efficiently and rapidly processing the huge amount of data.
  • Such a system is generally realized by a system composed of a plurality of processors.
  • the prior art is shown below.
  • FIG. 9 is a configuration diagram of a conventional shared memory type multiprocessor system disclosed in Patent Document 1, for example.
  • the processor cards 900 to 901, the spare processor card 902, and the shared memory 903 are connected by a global path 908.
  • the main control unit 907 normally monitors the status of each processor card 900 to 901 and the spare processor card 902 by using the status monitoring bus 909.
  • a shared information area 905 In the shared memory 903, a shared information area 905, an individual area (# 0 to #n) 904 used individually by each processor card, and a shared memory storing the processor I and D numbers
  • the memory mapping table 906 is allocated.
  • processor card 900 to processor card 901 are currently used processor cards.
  • a plurality of currently used processor cards 900 to 900 update the information stored in the individual area (# 0 to #n) 904 when executing the processing request.
  • This individual area (# 0 to #n) 904 is an area on the shared memory 903, and is an area for storing individual information for taking over the processing when a failure occurs.
  • the main control unit 907 monitors the status of the processor power.
  • the main control unit 907 switches between the currently used processor card and the spare processor card when detecting a change in the card state.
  • the main control unit 907 rewrites the ID number of the failed processor in the shared memory matching table 906 with the ID number of the spare processor.
  • the main controller 907 instructs the spare processor card 902 to access the shared memory matching table 906. With this instruction, the spare processor card 902 accesses the individual area used by the failed processor card immediately before switching. By the above processing, the processing can be taken over.
  • FIG. 10 is a configuration diagram of a conventional individual memory type multiprocessor system disclosed in Patent Document 2, for example.
  • the processor card 1001 to processor card 106, the spare processor card 107 and the spare processor card 1008, and the shared memory 1 0 9 and the fault monitoring card 1 10 0 are connected by a global bus 1 0 0 0.
  • processor card 1001 to processor card 106 and the spare processor card 107 and spare processor card 108 are connected via the command relay card 1011. Connected via IO bus 102.
  • the processor card 1001 to processor card 106 receive the processing request command from the command relay card 1011, and perform processing.
  • the spare processor card 1107 and the spare processor card 1108 also receive this processing request command.
  • Spare processor card 1 0 7 The processor card 101008 stores the received processing request command in the local memory 103 so as to take over the received processing request command when the currently used processor card fails.
  • the spare processor card 1007 and the spare processor card 1008 are set in advance as a spare operation mode.
  • one of the spare processor cards reads the processing request command for the failed processor stored in the local memory 103.
  • the spare processor card starts processing according to the processing request command.
  • this system takes over the processing to the failed processor.
  • Patent Document 1
  • Patent Document 2
  • an individual area may be allocated to the local memory in the processor card.
  • processor card 1001 to processor card 106 write back the result of the series of processing to the individual information of the individual area of each processor in the shared memory 1009 again.
  • Patent Document 2 discloses that in the worst case, one processing request command is lost due to the processing performance of the currently used processor card and the processing performance of the spare processor card. I have. Disclosure of the invention
  • One of the objects of the present invention is to provide a multiprocessor system that improves processing performance.
  • a multiprocessor system includes a shared memory, a processor that accesses shared information stored in the shared memory via a common path, and an individual memory that stores individual information taken over when a failure occurs.
  • the failure When a failure occurs in the active processor module, the failure is stored in the individual memory of the spare processor module in place of the failed processor module, and is stored in the individual memory of the failed processor module.
  • the means for generating the data transmission path includes: a signal line for taking over the individual information prepared for each processor module; Switching means for connecting a takeover signal line connected to the processor module in which the occurrence of the error occurs and a takeover signal line connected to the standby processor module.
  • the means for generating the data transmission path includes: a bus for taking over individual information different from the common bus connecting the processor modules; and a processor module in which the fault has occurred. Means for transmitting and receiving individual information stored in an individual memory of the failed processor module to and from the spare processor module via the takeover bus.
  • the standby processor module is activated when a failure occurs in any of the active processor modules.
  • the multiprocessor system according to the present invention includes a first processor, a first local memory for storing individual information taken over when a failure occurs in the port processor card, and 1 access path to the local memory and one of access paths to the first local memory from the first takeover signal line for copying the individual information in the first local memory
  • a spare port processor card including first access path switching means for switching a path
  • a second processor a second local memory for storing individual information which is taken over when a failure occurs in a processor card, and an access path from the second processor to the second local memory.
  • Second access path switching means for switching an access path from a second takeover signal line for copying the individual information in a second local memory to one of access paths to the second local memory At least two or more processor cards with
  • a memory for storing the spare processor card and shared information commonly used by the processor cards
  • Switching control means for controlling switching of connection between the first takeover signal line and the second takeover signal line
  • the switching control unit When a failure occurs in the processor card, the switching control unit includes a main control unit that transmits a processor ID of the failed processor card and an instruction to start copying the individual information.
  • the switching control unit receives a processor ID and a memory copy start instruction from the main control unit that has detected a processor card failure, and receives the received processor ID and memory.
  • a receiving buffer selection instruction for selecting a processor card from which the individual information is to be copied based on the copy start instruction;
  • Control instruction analysis means for outputting a route determination instruction and a memory copy instruction for instructing the start of copying of the individual information;
  • Route selection memory copy control means for selecting the takeover signal line and performing memory copy control based on a route determination instruction and a memory copy instruction received from the control instruction analysis means;
  • a receiving buffer unit for selecting a buffer based on a receiving buffer selection instruction received from the control instruction analyzing unit and selecting a processor card from which the individual information is copied;
  • a transmission buffer unit that selects a buffer based on a transmission buffer selection instruction received from the control instruction analysis unit and selects a spare processor card to which the individual information is copied.
  • the first access path switching unit includes:
  • a first access path selecting means for outputting a first access path selection signal for selecting an access path to a local memory based on a failure factor signal indicating a failure factor of a processor card; and An access path from the first processor to the first local memory based on the first access path selection signal, and an access path from the first takeover signal line to the first local memory.
  • a first selector for selecting one of the access paths,
  • the second access road cutting hairpin means comprises:
  • Second access path selecting means for outputting a second access path selection signal for selecting an access path to the second local memory based on a failure factor signal indicating a failure factor of the processor power An access path from the second processor to the second local memory based on the second access path selection signal; and the second local memory from the second takeover signal line. Access road to And a second selector for selecting either one.
  • the multiprocessor system includes a first processor, a first local memory for storing individual information taken over when a failure occurs in the port processor card, and (1) switching an access path from the access path to the first local memory to the access path to the first local memory from a takeover path for copying the individual information in the first local memory;
  • a spare processor card comprising: access path switching means; and first memory copying control means for controlling copying of the individual information in the first local memory when taking over the individual information.
  • a second processor a second local memory for storing individual information taken over when a failure occurs in the processor card, an access path from the second processor to the second local memory, and the second Second access path switching means for switching an access path from a takeover bus for copying the individual information in the local memory to one of access paths to the second local memory; and At least two or more processor cards comprising second memory copy control means for controlling copying of the individual information of the second local memory at the time of takeover;
  • a memory for storing shared information commonly used by the spare processor card and the processor card;
  • the first memory copy control unit includes:
  • the processor ID signal transmission direction is determined based on the spare card identification signal for identifying whether or not the own card is a spare processor card, and the processor ID signal is determined based on the input failure cause signal.
  • First processor ID control means for transmitting or receiving
  • First memory copy instructing means for outputting a copy completion notice to the main control means when the writing of the individual information to the first local memory is completed;
  • First memory read control means for controlling reading of the individual information from the second local memory based on a read instruction of the individual information received from the first memory copy instructing means
  • a first memory for controlling the harm of the individual information to the first oral memory based on a write instruction of the individual information received from the first memory copy instructing means;
  • a first transfer buffer in which the individual information read by the first memory read control unit is stored
  • the second memory copy control unit includes:
  • the transmission direction of the processor ID signal is determined based on the spare card identification signal for identifying whether the card is a spare processor card or not, and the processor ID signal is determined based on the input failure factor signal.
  • a second processor ID control means for transmitting or receiving;
  • the second row Second memory copy instructing means for issuing an instruction to read the individual information from a local memory and an instruction to write the individual information to the first local memory;
  • Second memory read control means for controlling reading of the individual information from the second local memory based on a read instruction of the individual information received from the second memory copy instructing means;
  • a second memory harm control unit that controls writing of the individual information to the first local memory based on a write instruction of the individual information received from the second memory copy instruction unit;
  • a second transfer buffer in which the individual information read by the second memory read control means is stored
  • a second local memory path IZF means serving as an interface between the second transfer buffer, the second local memory, and the takeover bus.
  • the first access path switching unit includes:
  • a first access path selecting means for outputting a first access path selection signal for selecting an access path to a local memory based on a failure factor signal indicating a failure factor of a processor card; and An access path from the first processor to the first local memory, and an access path from the takeover bus to the first local memory, based on the first access path selection signal.
  • a first selector for selecting one of them,
  • the second access path switching means includes:
  • a second access path selecting means for outputting a second access path selection signal for selecting an access path to the second memory based on a failure factor signal indicating a failure factor of the processor card; Any one of an access path from the second processor to the second local memory and an access path from the takeover bus to the second local memory based on the second access path selection signal. And a second selector for selecting one.
  • the spare processor power is:
  • the means for generating the data transmission path is a common means for storing individual information in the individual memory of the standby processor module when a failure occurs in the active processor module. Since a data transmission path different from the path is generated, it is not necessary to use, for example, the bandwidth of the global bus for the transfer of individual information, and the processing performance of the multiprocessor system can be improved.
  • the information transferred from the active processor module to the standby processor module is the individual information, it is possible to prevent the processing request command from being lost.
  • the standby processor module since the standby processor module is started when one of the active processor modules fails, the power consumption of the standby processor module can be reduced, and The power consumption of the processor system can also be reduced.
  • the common bus is, for example, a global bus.
  • the active processor module is, for example, a currently used processor card.
  • the spare processor module is, for example, a spare processor card.
  • the individual memory means for example, a local memory.
  • a failure is a concept including, for example, a failure and other defects.
  • the processor includes, for example, a CPU.
  • the access path and the data transmission path are, for example, a case in which one member acts as another member.
  • Signal line for access BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram of a first embodiment of a multiprocessor system according to the present invention
  • FIG. 2 is a block diagram of a route switching control unit used in the first embodiment of the multiprocessor system according to the present invention
  • FIG. 3 is a block diagram of an access path switching unit used in the first embodiment of the multiprocessor system according to the present invention
  • FIG. 4 is a flowchart of a processor card switching process in the first embodiment of the multiprocessor system according to the present invention
  • FIG. 5 is a block diagram of a second embodiment of the multiprocessor system according to the present invention.
  • FIG. 6 is a conceptual diagram showing assignment of an address space of a takeover bus as viewed from each processor in the second embodiment of the multiprocessor system according to the present invention
  • FIG. 7 is a block diagram of a memory copy control unit used in the second embodiment of the multiprocessor system according to the present invention.
  • FIG. 8 is a flowchart of a switching process of a processor power in the second embodiment of the multiprocessor system according to the present invention.
  • FIG. 9 is a configuration diagram of a conventional shared memory type multiprocessor system
  • FIG. 10 is a configuration diagram of a conventional individual memory type multiprocessor system.
  • FIG. 1 is a block diagram of a first embodiment of a multiprocessor system according to the present invention.
  • 100 to 101 are processor cards (hereinafter, also simply referred to as cards), 102 is a spare processor card, and 103 is a main control unit.
  • the main control unit 103 monitors the status of each processor card via the status monitoring bus 1.4.
  • 105 is a shared memory. Only the shared information area 114 shared by the processor cards is allocated to the shared memory 105.
  • Reference numeral 106 denotes a local memory included in each of the processor cards 100 to 101 and the spare processor card 102. To the local memory 106, an individual area for storing takeover information at the time of failure of each processor card is allocated.
  • the takeover route 107 is a takeover route.
  • the takeover route means a takeover signal line for transmitting a signal.
  • the takeover route 107 is used to transfer individual information stored in the local memory of each processor card when the individual information stored in the individual area is taken over when the processor card fails. used.
  • Reference numeral 108 denotes a route switching control unit.
  • the route switching control unit 108 controls reading of the individual information of the transfer source, control of writing of the individual information to the destination, and route switching when transferring the individual information stored in the local memory. Control.
  • Reference numeral 109 denotes a takeover control signal line for transmitting a takeover control signal. This takeover control signal is used to instruct transfer control from the main control unit 103 to the route switching control unit 108.
  • the access path switching unit 110 switches the access path to the local memory from the CPU side to the takeover route when a processor power failure occurs.
  • 1 and 2 are CPUs for processing each function of the processor card.
  • the processor module 1001 accesses the individual area of the local memory 106 directly from the CPU 112 to update the data in the local memory 106. Do.
  • the processor card 10001101 accesses the shared information area 114 of the shared memory 105 according to various processes of the system operation.
  • the main control unit 103 monitors the states of the processor card 10001 and the spare processor card 102 by using the state monitoring bus 104.
  • the failed processor card 100 notifies the main controller 103 of the failure.
  • the access path switching unit 110 switches the access path from the roll memory 106 to the takeover route.
  • the processor card 100 prepares for switching processing from the currently used processor power 100 to the spare processor card 102.
  • the main control unit 103 sends to the route switching control unit 108 a copy start instruction of the individual information of the individual area, which is the handover information.
  • the route switching control unit 108 Upon receiving the copy start instruction, the route switching control unit 108 starts reading individual information from the local memory 106 in the failed processor card 100 that is the transfer source.
  • the route switching control unit 108 writes the read individual information to the local memory 106 in the spare processor card 102 that is the transfer destination.
  • the route switching control unit 108 writes individual information to the local memory 106 When the copying is completed, the main control unit 103 is notified of the copy completion.
  • the main controller 103 instructs the spare processor card 102 to start operating.
  • the spare processor card 102 is started.
  • the spare processor card 102 takes over the processing of the failed processor card 100.
  • processor card for example, the processor card 101
  • the processor card is not used in a certain service, or when a processor card is inserted, the same processing as the above-described takeover processing is performed.
  • FIG. 2 is a block diagram of a route switching control unit used in the first embodiment of the multiprocessor system according to the present invention.
  • FIG. 3 is a block diagram of an access path switching unit used in the first embodiment of the multiprocessor system according to the present invention.
  • FIG. 4 is a flowchart of a processor card switching process in the first embodiment of the multiprocessor system according to the present invention.
  • At least one spare processor card 102 is included in the plurality of processor cards 100-1 to 101-1.
  • the number of processor cards may be any number of 2 or more.
  • each processor card is connected to the shared memory 105 and the global bus 113.
  • the main control unit 103 is connected to the processor cards 100 to 101 and the spare processor card 102 and the shared memory 105 by a status monitoring bus 104.
  • the shared memory 105 has a common information area 114 which is an area shared by each processor card.
  • Each processor card 100 to 101 and the spare processor card 1 It has a local memory 106 for storing the handover information at the time of failure.
  • each processor card 100 to 101 and the spare processor card 102 have access routes from the CPU 112 and route switching using the takeover route 107 in the event of a card failure.
  • An access path switching unit 110 that switches between access paths from the control unit 108 is provided.
  • Each of the processor cards 100 to 101 and the spare processor card 102 are connected by a takeover route 107 via a route switching control unit 108.
  • This takeover route 107 is used to take over the processing in the event of a card failure.
  • the route switching control unit 108 will be described with reference to FIG.
  • reference numeral 200 denotes a reception buffer for determining a copy-source processor card.
  • a buffer is selected according to a reception buffer selection instruction 205.
  • Reference numeral 201 denotes a transmission buffer unit for determining a copy destination processor card.
  • a buffer is selected according to a transmission buffer selection instruction 206.
  • Reference numeral 202 denotes a route selection memory copy control unit.
  • the route selection memory copy controller 202 selects the route to take over to the spare processor card in accordance with the route determination instruction 207 and the memory copy instruction 208 when a processor card fails. And controls the copying of the individual information stored in the individual area.
  • the route selection memory copy control section 202 outputs a memory copy completion notice 204 to the main control section.
  • Reference numeral 203 denotes a control instruction analysis unit that receives a failed processor ID and a memory copy start instruction from the main control unit.
  • the control instruction analysis unit 203 outputs a route selection instruction 2007 and a memory copy instruction 208 to the note selection memory copy control unit 202.
  • reference numeral 300 denotes a failure factor signal including a clock disconnection signal, a watchdog timer time-out signal, and the like.
  • Reference numeral 301 denotes an access path selection unit for recognizing the cause of a card failure and instructing an access path selection.
  • Reference numeral 302 denotes a selector for switching an access path to the local memory 303 according to an access path selection instruction from the access path selection unit 301.
  • each processor card 10001101 updates data by directly accessing the individual area of each local memory 106 from the CPU 112 in preparation for taking over the processing.
  • the main control unit 103 uses the status monitoring bus 104 to monitor the card status of each processor card 10001, spare processor power and the shared memory 105 and the shared memory 105. Execute monitoring polling processing for monitoring.
  • this processor card 100 Part 1 0 3 Perform failure notification &
  • the access path selection section 301 shown in FIG. 3 outputs an access path selection signal to the selector 302.
  • the selector 302 switches the access path from the CPU to the takeover route using the received access path selection signal.
  • the main control unit 103 recognizes the faulty card as the processor card 100 and sends a faulty processor ID and a memory copy start instruction to the route switching control unit 108.
  • the above processing corresponds to the processing of S400S403 in the flowchart shown in FIG.
  • step S4 • 1 the failed processor card 100 notifies the main control unit 103 of the failure interrupt and the processor ID.
  • the main control unit 103 receives the interrupt notification and starts the switching process.
  • the main control unit 103 sends the route switching control unit 108 to the local memory 106 of the processor card 100 and the spare processor card 102.
  • An instruction to start copying individual information to the local memory 106 is output.
  • the route switching control unit shown in FIG. 2 receives the processor ID of the failed processor card and the copy start instruction. Then, the route switching control unit selects a route from the failed processor card from which the individual information is copied, based on the processor ID. This selection is performed using the reception buffer unit 200. In addition, the route switching control unit selects a route to the spare processor card to which the individual information is to be copied in the transmission buffer unit 201 based on the spare processor ID set in advance.
  • the route selection memory copy control unit 202 starts reading individual information from the local memory based on the memory copy instruction 208.
  • the card to be read is the processor card selected as the failed processor card in the reception buffer unit 200.
  • the read start address and capacity are fixed to the system.
  • the route selection memory copy control unit 202 After the reading of the individual information from the oral memory is completed, the route selection memory copy control unit 202 starts writing the individual information to the local memory.
  • the card to which the route selection memory copy control unit 202 writes the individual information is the spare processor card selected as the copy destination.
  • the starting address and capacity of writing are the same as in reading.
  • the above processing is the processing shown in S404 of FIG. That is, when receiving the copy instruction, the route switching control unit 108 starts the copy processing. On this occasion, The copy start address and capacity are fixed in the system.
  • the route switching control unit 108 transmits a transfer completion notification to the main control unit 103 [FIG. 4 0 5)].
  • the main control unit 103 issues an operation start instruction to the spare processor card 102 [FIG. 4 (S406)].
  • the spare processor card 102 can take over the contents of the individual information stored in the individual area used by the failed processor card immediately before switching, and can continuously execute the processing request [FIG. (S407)].
  • the takeover operation at the time of a card failure uses a different route from the global path, so that access to the shared memory of another processor card is affected. Without taking over, the takeover operation can be performed.
  • the information taken over by the spare processor card is not the processing request command but the individual information of the individual area updated by the processing request. Therefore, even in the worst case, due to the processing performance of the currently used processor card and the processing performance of the spare processor, the control data of the processing request is not lost, and the service can be continued. It becomes possible.
  • the spare processor card is normally in a standby state, and does not require an operation such as storage in the local memory, so that power consumption of the system can be suppressed.
  • FIG. 5 is a block diagram of a second embodiment of the multiprocessor system according to the present invention.
  • the main control unit 503, the status monitoring path 504, the shared memory 505, the password memory 506, and the access path switching unit 510 are the same as those of the first embodiment. It has the same functions as the main control unit 103, the status monitoring bus 104, the shared memory 105, the local memory 106, and the access path switching unit 110, and has the same functions.
  • the takeover path 507 is a takeover path.
  • the takeover path 507 is used to take over the individual information stored in the individual area when the processor card fails. That is, the takeover bus 507 is used for transferring individual information stored in each processor card.
  • Reference numeral 508 denotes a memory copy control unit provided in the processor cards 500 to 501 and the spare processor card 502.
  • the memory copy control unit 508 reads out the individual information of the transfer source and writes the individual information to the transfer destination when the individual information stored in the local memory is transferred.
  • Reference numeral 509 denotes a takeover control signal line for transmitting a takeover control signal.
  • This takeover control signal is used to instruct transfer control between the main control unit 503 and the memory copy control unit 508.
  • This takeover control signal is used between the main control unit 503 and the memory copy control unit 508 to notify transfer control.
  • Reference numeral 512 denotes a CPU provided in each of the processor cards 500 to 501 and the spare processor card 502.
  • the CPU 512 processes the functions of the processor cards 500 to 501 and the spare processor card 502.
  • This embodiment is different from the above-described first embodiment in that 1) the takeover path is a bus-type connection means, and 2) the memory copy control unit provided in the local memory is provided in each processor. 3) The ability to access the memory of one processor card from another processor card.
  • FIG. 6 is a conceptual diagram showing the assignment of the address space of the takeover bus as seen from each processor in the second embodiment of the multiprocessor system according to the present invention.
  • Each processor card 500 to 501 is designed to be ready for handover in case of failure.
  • the individual information is updated by directly accessing the individual area of the memory 506 from the CPU 512.
  • each processor card 500501 accesses the shared information area 514 of the shared memory 505 according to various processes of the system operation.
  • the main control unit 503 monitors the states of the processor card 5005001 and the spare processor card 502 via the state monitoring bus 504.
  • the memory copy control unit 508 accesses the individual area of the local memory of another processor by accessing the address shown in FIG. It is possible.
  • spare port processor card 502 accesses the individual area 600 in the processor card 500 shown in FIG. 6, it accesses with an address in the range of address 101 n shown in FIG. .
  • the failed processor card is the processor card 500.
  • the failed processor card 500 notifies the main controller 503 of the failure. Further, the failed processor card 500 sends the processor ID to the takeover bus 507.
  • the failed processor card 500 switches the access path to the local memory 506 to the access path from the takeover bus 507 by the access path switching unit 510.
  • the failed processor card 500 prepares for switching from the currently used processor card 500 to the spare processor card 502.
  • the main control unit 503 transmits a copy start instruction of the individual information as the takeover information stored in the memory copy control unit 508 of the spare processor card 502 in the individual area.
  • the memory copy control unit 508 Upon receiving the copy start instruction, the memory copy control unit 508 starts reading the individual information stored in the individual area from the local memory 506 of the failed processor card 500 as the transfer source. . After reading the individual information from the local memory 506 of the failed processor card 506, the memory copy control unit 508 stores the local memory 508 of the spare processor card 502 as the transfer destination. Write the read individual information to
  • the memory copy control unit 508 When the writing of the individual information is completed, the memory copy control unit 508 notifies the main control unit 503 of the copy completion.
  • the main control unit 503 sends an operation start instruction to the spare processor card 502.
  • the spare processor card 502 receiving this operation start instruction takes over the processing.
  • processor card for example, the processor card 501
  • the processor card is not used in a certain service, or when the processor card is inserted, the same processing as the above-mentioned takeover is performed.
  • FIG. 7 is a block diagram of a memory copy control unit used in the second embodiment of the multiprocessor system according to the present invention.
  • FIG. 8 is a flowchart of a processor card switching process in the second embodiment of the multiprocessor system according to the present invention.
  • the route switching control unit is provided as a takeover unit when switching the processor card.
  • the copy control of the local memory is further performed by the route switching control unit provided outside the mouth processor card.
  • the spare processor card may recognize the failed processor card and perform the takeover control.
  • the spare processor card takes over the individual information stored in the individual area from the failed processor card.
  • the number of processor cards is an arbitrary number of 2 or more.
  • the main control unit 503 is connected to the processor cards 500 to 501, the spare processor card 502, and the shared memory 505 by a state monitoring path 504.
  • the shared memory 505 has a shared information area 513 which is an area shared by each processor card.
  • Processor card 5 0 0-5 0 1 ⁇ Pi spare processor card 5 0 2 the c the local memory 5 0 6 comprise a local memory 5 0 6 for storing individual information is faulty sometimes taken over information are, individually Space is allocated. '
  • the processor cards 500 to 501 and the spare processor card 502 have access paths from the CPU 512 to the local memory 506 and a takeover bus 5 in case of a card failure.
  • An access path switching unit 510 is provided for switching the access path from 07 to the access path to the oral memory 506.
  • processor cards 500 to 501 and the spare processor card 502 include a memory copy control unit 508 that controls copying of data in an individual area for takeover.
  • the processor cards 500 to 501 and the spare processor card 502 are used to connect the takeover bus 507 for interconnecting the processor cards to the memory copy controller 508.
  • a bus I / F 5 16 is provided.
  • a main control unit 503 for controlling switching of the processor cards is connected to the processor cards 500 to 501 and the spare processor card 502 by a takeover control signal line 509.
  • 700 is a processor ID control unit.
  • Processor ID control The reserve force identification signal 706 input to the unit 700 is a signal for identifying whether or not the reserve force is a reserve.
  • the signal line of the spare card identification signal 706 is connected to the internal circuit of the card. Also, a value set in advance in the higher order is input to the processor ID control unit 700 as a spare card identification signal 706.
  • the processor ID signal 707 is transmitted or received to a processor ID control unit in another processor card.
  • the processor ID signal 707 is transmitted or received as processor ID information.
  • the direction in which the processor ID signal 707 is transmitted is the output direction. If the own card is the currently used processor card, the processor ID control section 700 outputs the processor ID signal 707 when the failure cause signal 708 is input.
  • the spare card identification signal 706 and the failure cause signal 708 are transmitted from the main control unit 503 to the access path switching unit 510 using, for example, the takeover control signal line 509 shown in FIG. Is done.
  • the direction in which the processor ID signal 707 is transmitted is the input direction.
  • the direction in which the processor ID signal 707 is transmitted is determined by the reserve identification signal 706.
  • the processor ID signal 707 is used for notifying the processor ID at the time of a card failure.
  • the memory read control unit 702 is a memory read control unit.
  • the memory read control unit 702 performs read control for copying the individual information stored in the local memory when the individual information stored in the individual area is taken over.
  • Reference numeral 704 denotes a memory write control unit.
  • the memory write control unit 704 performs write control for copying the individual information stored in the local memory.
  • This transfer buffer 703 is a transfer buffer. This transfer buffer 703 is read by the memory read controller 702 when individual information stored in the local memory is copied. The outputted individual information is temporarily stored until the individual information is written to the local memory by the memory write controller 704.
  • the local memory I / F unit 705 converts a protocol of memory access executed by the read control unit 720 and the write control unit 704 into a protocol of a memory bus.
  • the local memory bus IF section 705 adjusts path timing.
  • Reference numeral 701 denotes a memory copy instructing unit.
  • the memory copy instructing unit 701 issues an operation instruction for copying individual information to the memory read control unit 702 and the memory write control unit 704 in response to a memory copy start instruction from the main control unit. Do.
  • the memory copy instructing unit 7101 notifies the main control unit of the completion of the memory copy after the completion of the copying of the individual information.
  • FIG. 3 the operation when the processor card fails will be described with reference to FIGS. 3, 5, 7, and 8.
  • the failed processor card 500 takes over the processor ID signal 707 indicating the processor ID of its own card using the processor ID control unit 700. It is sent out on the path 507 [FIG. 8 (S800) to (S810)].
  • processor card 500 notifies the main controller 503 of the failure by using the takeover bus 507.
  • the processor card 500 switches the access path of the local memory to the takeover bus 507 by using the access path switching unit (similar to the above-described first embodiment) shown in FIG. .
  • the access path switching unit selects one of an access path from the CPU to the local memory and an access path from the takeover route to the local memory.
  • a takeover bus is used instead of a takeover route.
  • the access path switching unit 5 The access path from the CPU 512 to the local memory 506 and the local memory 5 from the takeover bus 507 via the I / F 516 and the memory copy controller 508 One of the access paths to 06 is selected as the access path.
  • the processor ID signal 707 sent from the processor card 500 is used as a memory copy control unit 508 of the spare processor card 502 set in advance as a spare processor card. Received only at 7 0 0 '.
  • the spare processor card 502 recognizes that the failed processor card is the processor card 500 by the received processor ID signal 707.
  • the main control unit 503 that has received the failure notification notifies the spare processor card 502 of a memory copy start instruction [FIG. 8 (S 802)].
  • the memory copy instructing unit 70 1 instructs reading of the memory read control unit 70 2 individual information.
  • the memory read control unit 702 starts reading the individual information from the local memory of the failed processor card 500.
  • the read individual information is temporarily stored in the transfer buffer 703.
  • the memory harm control unit 704 sets the local memory bus I / F unit 704
  • the start address at this time is a value fixed by the processor card as shown in Fig. 6.
  • the failed processor card is processor card 500
  • the spare processor card is spare processor card 502. Therefore, the read address range of the local memory is 101 n, and the write address range is 303 n. [Fig. 8 (S8003) (S804)]
  • the memory copy controller 510 of the processor card 503 from which the individual information is read performs the individual information read processing based on the memory copy start instruction received from the main controller 503.
  • the memory read control unit of the processor card 500 reads the individual information from the local memory 506 of the processor card 500.
  • the read individual information is stored in the transfer buffer of the processor card 500.
  • the individual information stored in the transfer buffer of the processor card 500 is read by the memory harm control unit of the processor card 500.
  • the individual information read by the memory write control unit of the processor card 500 is transmitted to the memory read control unit 702 of the spare processor card 502 using the takeover bus 507. You.
  • the memory read controller 702 of the spare processor card 502 that has received the individual information stores the received individual information in the transfer buffer 703.
  • the memory write controller 704 of the spare processor card 502 stores the individual information stored in the transfer buffer 703 into the local memory 506 of the spare processor card 502. Write to.
  • the memory copy instructing unit 701 sends a copy completion notification to the main control unit [FIG. 8 (805)]. Then, the memory copy instructing unit 7101 waits for an operation start instruction to its own processor card.
  • the main control unit 503 Upon receiving the memory copy completion notification, the main control unit 503 gives an instruction to start the operation of the spare processor card 502 [FIG. 8 (S806)].
  • the spare processor card 502 receiving this operation start instruction takes over the processing based on the individual information stored in the individual area used by the failed processor card 500 immediately before switching [FIG. S 8 0 7)]
  • the processor cards 100 to 101 and the processor cards 500 to 501 are normal and execute the processing request.
  • the spare processor card 102 and the spare processor card 502 are powered on only and are in a standby state.
  • the information taken over by the spare processor card in the event of a processor card failure is individual information stored in the local memory which is updated when the processing request is executed. Therefore, in the first embodiment and the second embodiment, it is possible to prevent the processing request command from being lost.
  • addition of a minimum hardware such as a takeover route, a takeover bus, and a means for copying local memory between the takeover buses and the processor cards.
  • a minimum hardware such as a takeover route, a takeover bus, and a means for copying local memory between the takeover buses and the processor cards.
  • the standby processor card is in the normal standby state, and the information to be taken over is stored in the processor individual area updated by the processing request. It is individual information.
  • the power consumption of the multiprocessor system is reduced, and the loss of information to be carried over without depending on the processing capability of the processor in the event of a processor card failure.
  • Prevention and continuity of service can greatly improve the processing performance of a multiprocessor system.
  • the multiprocessor systems of the first embodiment and the second embodiment The processing capacity when applied to the processor part of the exchange is indicated by the number of call processes per hour in the exchange equipment.
  • the measured value of the number of call processings in the prior art is 25.66.77 ⁇ 10 3 [BHCA], whereas the predicted value of the number of call processings in the multiprocessor system to which the present invention is applied is 5 19 . a 7 5 X 1 0 3 [B HCA].
  • the present invention can be applied to, for example, a switch of a CDMA communication system that efficiently and arbitrarily processes a huge amount of data.

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Abstract

個別情報を格納するローカルメモリを備える複数のプロセッサカードと、個別情報を格納するローカルメモリを備える予備プロセッサカードとを備えるマルチプロセッサシステムにおいて、複数のプロセッサカードのいずれかが故障した場合に、主制御部の制御に基づいて、プロセッサカード及び予備プロセッサカードが備えるアクセス路切替部がアクセス路を引継ぎ用ルートに切り替え、ルート切替制御部が引継ぎ用ルートを用いて、故障したプロセッサカードのローカルメモリから予備プロセッサカードのローカルメモリへと、個別情報を複写する。

Description

明 細 書 マノレチプロ セ ッサシス.テム 技術分野
本発明は、 システム運用における各種処理を複数のプロセッサで分散処理す ると ともに、 プロセッサカード故障時のための予備プロセッサカー ドを備える 冗長構成を採用したマルチプロセッサシステムに関する。
背景技術
近年、 音声や画像等の大きなデータを送受信するシステムの開発が急速に進 んでいる。 このようなシステムの一例として、 C D M A通信システムがある。 この C D M A通信システムは、 音声や画像等の膨大なデータを送受信する。 そして、 この C D M A通信システムでは、 この膨大なデータを、 効率的かつ高 速に処理できるプロセッサ · システムが必要とされている。
このようなシステムは、 複数のプロセッサで構成するシステムで実現される ことが一般的である。 以下に従来技術を示す。
第一の従来技術を図 9に示す。 図 9は、 例えば特許文献 1 に開示された、 従 来の共有メモリ型マルチプロセッサシステムの構成図である。
プロセッサカー ド 9 0 0〜 9 0 1、 及び予備プロセッサカード 9 0 2 と共有 メモリ 9 0 3は、グローバルパス 9 0 8で接続される。主制御部 9 0 7 は通常、 状態監視バス 9 0 9 を使用して各プロセッサカー ド 9 0 0〜 9 0 1、 及ぴ予備 プロセッサカード 9 0 2の状態監視を行う。
共有メモリ 9 0 3には、 共有情報領域 9 0 5 と、 各プロセッサカー ドが個別 に使用する個別領域 （# 0〜# n ) 9 0 4 と、 各プロセッサ I , D番号が格納さ れる共有メモリマッピングテーブル 9 0 6 とが割り当てられる。
図 9に示されるプロセッサカードのうち、 プロセッサカー ド 9 0 0〜プロセ ッサカード 9 0 1は、 現在使用されているプロセッサカードである。 複数の、 現在使用されているプロセッサカー ド 9 0 0〜 9 0 1は、 処理要求 を実行する際に個別領域（# 0〜 # n ) 9 0 4に格納された情報の更新を行う。 この個別領域 （# 0〜# n ) 9 0 4は共有メモリ 9 0 3上にある領域であり、 故障時の処理引継ぎのための個別情報を格納する領域である。
主制御部 9 0 7は、プロセッサ力一ドの状態監視を行う。主制御部 9 0 7は、 カー ド状態の変化を検出した場合に、 現在使用されているプロセッサカードと 予備プロセッサカードとの切り替えを行う。
主制御部 9 0 7は、 共有メモリマツビングテーブル 9 0 6内の故障プロセッ サの I D番号を、 予備プロセッサの I D番号に書き換える。
その後、 主制御部 9 0 7は、 予備プロセッサカード 9 0 2に共有メモリマツ ビングテーブル 9 0 6へアクセスするよう指示を行う。 この指示により、 予備 プロセッサカード 9 0 2は、 故障したプロセッサカー ドが切り替え直前に使用 していた個別領域にアクセスする。 以上の処理によ り、 処理の引継ぎが可能と なる。
第二の従来技術を図 1 0に示す。図 1 0は、例えば特許文献 2に開示された、 従来の個別メモリ型マルチプロセッサシステムの構成図である。
図 1 0に示されるシステムでは、 プロセッサカー ド 1 0 0 1〜プロセッサ力 ード 1 0 0 6 と、 予備プロセッサカー ド 1 0 0 7及ぴ予備プ口セッサカー ド 1 0 0 8 と、 共有メモリ 1 0 0 9 と、 故障監視カード 1 0 1 0 とがグローバルバ ス 1 0 0 0で接続されている。
また、 プロセッサカー ド 1 0 0 1〜プロセッサカー ド 1 0 0 6 と、 予備プロ セッサカー ド 1 0 0 7及ぴ予備プロセッサカー ド 1 0 0 8 とは、 コマン ド中継 カード 1 0 1 1を介して I Oバス 1 0 1 2で接続される。
プロセッサカー ド 1 0 0 1〜プロセッサカード 1 0 0 6は、 コマン ド中継力 ード 1 0 1 1からの処理要求コマンドを受信し、 処理を行う。
そして、 予備プロセッサカー ド 1 0 0 7及び予備プロセッサカー ド 1 0 0 8 も、 この処理要求コマン ドを受信する。 予備プロセッサカー ド 1 0 0 7及び予 備プロセッサカー ド 1 0 0 8は、 受信した処理要求コマンドを、 現在使用して いるプロセッサカー ドの故障時の引継ぎのために、 ローカルメモリ 1 0 1 3に 記憶させる。 また、 この予備プロセッサカード 1 0 0 7及び予備プロセッサ力 ード 1 0 0 8は、 予め予備動作モードとして設定されている。
現在使用されているプロセッサカー ドが故障した場合、 予備プロセッサカー ドの一つは、 ローカルメモリ 1 0 1 3に記憶されている故障したプロセッサ宛 ての処理要求コマンドを読み出す。
そして、 予備プロセッサカー ドは、 この処理要求コマンドにより処理を開始 する。 これにより、 このシステムは、 故障したプロセッサ宛ての処理引継ぎを 行フ。
特許文献 1
特開 2 0 0 1— 1 6 6 9 6 0号公報
特許文献 2
特開 2 0 0 1— 2 2 7 1 8号公報
しかしながら、 上記のよ うな従来技術の場合には、 下記のよ うな問題が生じ ていた。
前述の図 9に示される、 個別領域を持つ共有メモリが接続されるシステムで は、 グローバルバスのスループッ トが低いと、 システム全体の処理性能が大き く低下するといった問題が生じていた。
一方、 グローバルバスのアクセス回数を減らす策と して、 個別領域をプロセ ッサカード内のローカルメモリに割り当てる場合がある。
この場合、 プロセッサカード故障時に、 個別情報の引継ぎのため、 故障した プロセッサカードのローカルメモリの内容を予備プロセッサカード内のロー力 ルメモリへコピーする必要がある。
この結果、 他の現在使用されているプロセッサ力一ドのアクセスに影響を与 え性能を低下させるといった問題が生じる。
この問題を解決する策と して、 図 1 0に示すよ うな構成が、 例えば特許文献 2に開示されている。
この構成では、 グ口一パルパスを使用した共有メモリへのアクセス集中は回 避できる。 そのため、 この構成では、 性能向上は実現できる。
しかし、 この構成では、 現在使用されているプロセッサカー ドが正常動作を 行っている間の予備プロセッサ力一ドは、予備動作モー ドと して常時動作する。 そのため、 この構成では、 システムの消費電力が高く なるという問題が生じて く る。
ここで、 特許文献 2に開示された技術の処理フローを以下に示す。 この処理 フ口一は典型的な処理である。 コマン ド中継カー ド 1 0 1 1からの処理要求を プロセッサカー ド 1 0 0 1〜プロセッサ力一ド 1 0 0 6が受信する。 そして、 プロセッサカード 1 0 0 1〜プロセッサカー ド 1 0 0 6は共有メモリ 1 0 0 9 上のプロセッサ個別情報を読み込む。 そして、 プロセッサカー ド 1 0 0 1 ~ 1 0 0 6は一連の処理を行う。
そして、 プロセッサ力一ド 1 0 0 1〜プロセッサカー ド 1 0 0 6は一連の処 理の結果を再び共有メモ リ 1 0 0 9の各プロセッサの個別領域の個別情報に書 き戻す。
特許文献 2に開示された上述の処理フローの例では、 予備プロセッサ力一 ド への引継ぎ情報が処理要求コマン ドである。 そのため、 特許文献 2には、 現在 使用されているプロセッサカードの処理性能と予備プロセッサカー ドの処理性 能によ り最悪の場合、 1個の処理要求コマン ドが紛失されることが開示されて いる。 発明の開示
本発明の目的の一つは、 処理性能を向上させるマルチプロセッサシステムを 提供することである。
また、 本発明の目的の一つは、 消費電力を抑えることができるマルチプロセ ッサシステムを提供することである。 また、 本発明の目的の一つは、 処理要求のコマン ドの紛失を防止できるマル チプロセッサシステムを提供することである。
本発明に係るマルチプロセッサシステムは、 共有メモリ と、 前記共有メモリ に格納される共有情報に共通パスを介してアクセスするプロセッサと、 障害発 生時に引き継がれる個別情報を格納する個別メモリ とをそれぞれ含み、 少なく とも 1つが現用系おょぴ予備系にそれぞれ割り 当てられる複数のプロセッサモ シ ノレと、
現用系のプロセッサモジュールに障害が発生した場合に、 この障害が発生し たプロセッサモジュールの代わり となる予備系のプロセッサモジュールの個別 メモリ に、 この障害が発生したプロセッサモジュールの個別メモリ に格納され ている個別情報を格納するための前記共通バスと異なるデータ伝送路を生成す る手段と
を含む。
また、 本発明に係るマルチプロセッサシステムは、 前記データ伝送路を生成 する手段は、 前記プロセッサモジュール毎に用意された前記個別情報の引継ぎ 用信号線と、 前記各引継ぎ用信号線を収容し前記障害が発生したプロセッサモ ジュールに接続された引継ぎ用信号線と前記予備系のプロセッサモジュールに 接続された引継ぎ用信号線とを接続する切替手段と、 を含む。
また、 本発明に係るマルチプロセッサシステムは、 前記データ伝送路を生成 する手段は、 前記プロセッサモジュール間を接続する前記共通バスと異なる個 別情報の引継ぎ用バスと、 前記障害が発生したプロセッサモジュールと前記予 備系のプロセッサモジュールとの間で前記引継ぎ用バスを介して前記障害が発 生したプロセッサモジュールの個別メモリ に格納された個別情報を授受する手 段と、 を含む。
また、 本発明に係るマルチプロセッサシステムは、 前記予備系のプロセッサ モジュールは、 前記現用系のプロセッサモジュールのいずれかに障害が発生し た場合に起動する。 また、 本発明に係るマルチプロセッサシステムは、 第 1のプロセッサと、 プ 口セッサカー ドに障害が発生した際に引き継がれる個別情報を格納する第 1 の ローカルメモリ と、 前記第 1 のプロセッサから前記第 1 のローカルメモリへの アクセス路及ぴ前記第 1 のローカルメモリ 内の前記個別情報を複写するための 第 1 の引継ぎ用信号線から前記第 1のローカルメモリへのアクセス路のいずれ か一方にアクセス路を切り替える第 1 のアクセス路切替手段とを備える予備プ 口セッサカードと、
第 2のプロセッサと、 プロセッサ力一ドに障害が発生した際に引き継がれる 個別情報を格納する第 2のローカルメモリ と、 前記第 2のプロセッサから前記 第 2のローカルメモリへのアクセス路及ぴ前記第 2のローカルメモリ 内の前記 個別情報を複写するための第 2の引継ぎ用信号線から前記第 2のローカルメモ リへのァクセス路のいずれか一方にアクセス路を切り替える第 2のアクセス路 切替手段とを備える少なく とも 2以上のプロセッサカードと、
前記予備プロセッサカー ド及ぴ前記プロセッサカードが共通して使用する共 有情報を格納するメモリ と、
前記予備プロセッサカー ド、 前記プロセッサカード及ぴ前記メモリ を接続す るグロ一バルバスと、
前記第 1 の引継ぎ用信号線及び前記第 2の引継ぎ用信号線の間の接続の切替 を制御する切替制御手段と、
前記プロセッサカー ドに障害が発生した際に、 前記切替制御手段に、 障害が 発生したプロセッサカー ドのプロセッサ I Dと前記個別情報の複写開始指示と を送信する主制御手段とを備える。
また、 本発明に係るマルチプロセッサシステムは、 前記切替制御手段は、 プロセッサカー ドの障害を検出した前記主制御手段からプロセッサ I D及び メモ リ複写開始指示を受信し、 該受信したプロセッサ I D及ぴメモリ複写開始 指示に基づいて、 前記個別情報の複写元となるプロセッサカー ドを選択するた めの受信バッファ選択指示と、 前記個別情報の複写先となるプロセッサカー ド を選択するための送信パッファ選択指示と、 前記個別情報の複写元となるプロ セッサ力一 ドと前記個別情報の複写先となるプロセッサカー ドとを接続する引 継ぎ用信号線を選択するためのルー ト確定指示と、 前記個別情報の複写の開始 を指示するメモリ複写指示とを出力する制御指示解析手段と、
前記制御指示解析手段から受信したルー ト確定指示及ぴメモリ複写指示に基 づいて、 前記引継ぎ用信号線の選択及びメモリ複写制御を行うルー ト選択メモ リ複写制御手段と、
前記制御指示解析手段から受信した受信パッファ選択指示に基づいて、 パッ ファを選択し、 前記個別情報の複写元のプロセッサカー ドを選択する受信パッ ブァ手段と、
前記制御指示解析手段から受信した送信パッファ選択指示に基づいて、 バッ ファを選択し、 前記個別情報の複写先の予備プロセッサカー ドを選択する送信 バッファ手段とを備える。
また、 本発明に係るマルチプロセッサシステムは、 前記第 1 のアクセス路切 替手段は、
プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 1 の口 —カルメモリへのアクセス路を選択するための第 1 のアクセス路選択信号を出 力する第 1 のアクセス路選択手段と、 前記第 1 のアクセス路選択信号に基づい て、 前記第 1 のプロセッサから前記第 1 のローカルメモ リへのアクセス路、 及 ぴ前記第 1 の引継ぎ用信号線から前記第 1 のローカルメモリへのアクセス路の いずれか一方を選択する第 1のセレクタとを備え、
前記第 2のアクセス路切簪手段は、
プロセッサ力一 ドの障害要因を示す障害要因信号に基づいて、 前記第 2の口 一カルメモリへのアクセス路を選択するための第 2のアクセス路選択信号を出 力する第 2のアクセス路選択手段と、 前記第 2のアクセス路選択信号に基づい て、 前記第 2のプロセッサから前記第 2の口一カルメモ リへのアクセス路、 及 び前記第 2の引継ぎ用信号線から前記第 2のローカルメモリへのアクセス路の いずれか一方を選択する第 2のセレクタとを備える。
また、 本発明に係るマルチプロセッサシステムは、 第 1のプロセッサと、 プ 口セッサカー ドに障害が発生した際に引き継がれる個別情報を格納する第 1 の ローカルメモリ と、 前記第 1 のプロセッサから前記第 1 のローカルメモリへの アクセス路及び前記第 1 のローカルメモリ内の前記個別情報を複写するための 引継ぎ用パスから前記第 1 のローカルメモリへのアクセス路のいずれか一方に アクセス路を切り替える第 1 のアクセス路切替手段と、 前記個別情報の引継ぎ の際に前記第 1のローカルメモリの個別情報の複写を制御する第 1 のメモリ複 写制御手段とを備える予備プロセッサカードと、
第 2のプロセッサと、 プロセッサカー ドに障害が発生した際に引き継がれる 個別情報を格納する第 2のローカルメモリ と、 前記第 2 のプロセッサから前記 第 2のローカルメモリへのァクセス路及び前記第 2のローカルメモリ 内の前記 個別情報を複写するための引継ぎ用バスから前記第 2のローカルメモリへのァ クセス路のいずれか一方にアクセス路を切り替える第 2 のアクセス路切替手段 と、 前記個別情報の引継ぎの際に前記第 2のローカルメモリの個別情報の複写 を制御する第 2のメモリ複写制御手段とを備える少なく とも 2以上のプロセッ サカードと、
前記予備プロセッサカード及び前記プロセッサカードが共通して使用する共 有情報を格納するメモリ と、
前記予備プロセッサカー ド、 前記プロセッサカード及ぴ前記メモリ を接続す るグローバルバスと、
前記予備プロセッサカー ド及び前記プロセッサカー ドを接続する、 前記第 2 のローカルメモリ内の個別情報を前記第 1 のローカルメモリ に複写するための 引継ぎ用パスと、
前記プロセッサカードに障害が発生した際に、 前記第 1 のメモリ複写制御手 段及ぴ第 2のメモリ複写制御手段に個別情報の複写開始指示を出力する主制御 手段とを備える。 また、 本発明に係るマルチプロセッサシステムは、 前記第 1 のメモリ複写制 御手段は、
自カードが予備プ口セッサカードであるか否かを識別するための予備カー ド 識別信号に基づいて、 プロセッサ I D信号の送信方向を決定すると共に、 入力 した障害要因信号に基づいて、 プロセッサ I D信号の送信又は受信を行う第 1 のプロセッサ I D制御手段と、
前記主制御手段から受信した前記複写開始指示に基づいて、 前記第 2のロー カルメモリからの前記個別情報の読み出し指示及ぴ前記第 1 の口一カルメモリ への前記個別情報の書込み指示を行う と共に、 前記個別情報の前記第 1のロー カルメモリへの書込み完了時に前記主制御手段へ複写完了通知を出力する第 1 のメモリ複写指示手段と、
前記第 1 のメモリ複写指示手段から受信した前記個別情報の読み出し指示に 基づいて、 前記第 2のローカルメモリからの前記個別情報の読み出しを制御す る第 1のメモリ読み出し制御手段と、
前記第 1のメモリ複写指示手段から受信した前記個別情報の書き込み指示に 基づいて、 前記第 1 の口一カルメモリへの前記個別情報の害き込みを制御する 第 1のメモリ》き込み制御手段と、
前記第 1 のメモリ読み出し制御手段によ り読み出された前記個別情報が格納 される第 1の転送バッファと、
前記第 1 の転送バッファ と前記第 1のローカルメモリ及び前記引継ぎ用バス との間のインタフェースとなる第 1のローカルメモリパス I / F手段とを備え- 前記第 2のメモリ複写制御手段は、
自力一ドが予備プロセッサカードであるか否かを識別するための予備カー ド 識別信号に基づいて、 プロセッサ I D信号の送信方向を決定すると共に、 入力 した障害要因信号に基づいて、 プロセッサ I D信号の送信又は受信を行う第 2 のプロセッサ I D制御手段と、
前記主制御手段から受信した前記複写開始指示に基づいて、 前記第 2のロー カルメモリからの前記個別情報の読み出し指示及び前記第 1 のローカルメモリ への前記個別情報の書込み指示を行う第 2のメモリ複写指示手段と、
前記第 2のメモリ複写指示手段から受信した前記個別情報の読み出し指示に 基づいて、 前記第 2のローカルメモリからの前記個別情報の読み出しを制御す る第 2のメモリ読み出し制御手段と、
前記第 2のメモ リ複写指示手段から受信した前記個別情報の書き込み指示に 基づいて、 前記第 1 のローカルメモリへの前記個別情報の書き込みを制御する 第 2のメモリ害き込み制御手段と、
前記第 2のメモリ読み出し制御手段によ り読み出された前記個別情報が格納 される第 2の転送バッファと、
前記第 2の転送バッファ と前記第 2 のローカルメモリ及ぴ前記引継ぎ用バス との間のイ ンタフェースとなる第 2の口一カルメモリパス I Z F手段とを備え る。
また、 本発明に係るマルチプロセッサシステムは、 前記第 1 のアクセス路切 替手段は、
プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 1 の口 —カルメモリへのアクセス路を選択するための第 1 のアクセス路選択信号を出 力する第 1 のアクセス路選択手段と、 前記第 1 のアクセス路選択信号に基づい て、 前記第 1 のプロセッサから前記第 1 の口一カルメモ リへのアクセス路、 及 ぴ前記引継ぎ用バスから前記第 1 のローカルメモリへのアクセス路のいずれか 一方を選択する第 1のセレクタとを備え、
前記第 2のアクセス路切替手段は、
プロセッサカードの障害要因を示す障害要因信号に基づいて、 前記第 2 の口 —カルメモリへのアクセス路を選択するための第 2のアクセス路選択信号を出 力する第 2のアクセス路選択手段と、 前記第 2のアクセス路選択信号に基づい て、 前記第 2のプロセッサから前記第 2のローカルメモリへのアクセス路、 及 ぴ前記引継ぎ用バスから前記第 2のローカルメモリへのアクセス路のいずれか 一方を選択する第 2のセレクタとを備える。
また、 本発明に係るマルチプロセッサシステムは、 前記予備プロセッサ力一 ドは、
前記プロセッサカードに障害が発生していない状態では、 電源が投入された 待機状態である。
このよう に、 本発明によれば、 データ伝送路を生成する手段が、 現用系のプ ロセッサモジュールに障害が発生した場合に、 予備系のプロセッサモジュール の個別メモリ に個別情報を格納するための共通パスと異なるデータ伝送路を生 成するため、 例えばグローバルバスの帯域を個別情報の転送のために使用する 必要がなく なり、 マルチプロセッサシステムの処理性能を向上させることがで きる。
また、 本発明では、 現用系のプロセッサモジュールから予備系のプロセッサ モジュールに転送される情報が個別情報であるため、 処理要求コマン ドの紛失 の発生を防止することができる。
また、 本発明では、 予備系のプロセッサモジュールは、 現用系のプロセッサ モジュールのいずれかに障害が発生した場合に起動すると しているため、 予備 系のプロセッサモジュールの消費電力を抑えることができ、 マルチプロセッサ システムの消费電力も抑えることができる。
また、 共通バスとは、 例えばグローバルバスをいう。
また、 現用系のプロセッサモジュールとは、 例えば現在使用されているプロ セッサカー ドをレヽう。
また、 予備系のプロセッサモジュールとは、 例えば予備のプロセッサカー ド をいう。
また、 個別メモリ とは、 例えばローカルメモリをいう。
また、 障害とは、 例えば故障その他の不具合を含む概念である。
また、 プロセッサには、 例えば C P Uを含む。
また、 アクセス路及びデータ伝送路とは、 例えばある部材が他の部材にァク セスするための信号線をいう。 図面の簡単な説明
図 1 は、 本発明に係るマルチプロセッサシステムの第 1の実施形態のブロッ ク図であり ；
図 2は、 本発明に係るマルチプロセッサシステムの第 1の実施形態において 使用されるルー卜切替制御部のブロック図であり ；
図 3は、 本発明に係るマルチプロセッサシステムの第 1の実施形態において 使用されるアクセス路切替部のブロック図であり ；
図 4は、 本発明に係るマルチプロセッサシステムの第 1の実施形態における プロセッサカードの切替処理のフローチャー トであり ；
図 5は、 本発明に係るマルチプロセッサシステムの第 2の実施形態のブロ ッ ク図であり ；
図 6は、本発明に係るマルチプロセッサシステムの第 2の実施形態における、 各プロセッサから見た引継ぎ用バスのア ドレス空間の割り当てを示す概念図で あり ；
図 7は、 本発明に係るマルチプロセッサシステムの第 2の実施形態において 使用されるメモリ複写制御部のブロック図であり ；
図 8は、本発明に係るマルチプロセッサシステムの第 2の実施形態における、 プロセッサ力一ドの切り替え処理のフローチヤ一 卜であり ；
図 9は、 従来の共有メモリ型マルチプロセッサシステムの構成図であり ； 図 1 0は、 従来の個別メモリ型マルチプロセッサシステムの構成図である。 発明を実施するための最良の形態
以下、 本発明を実施するための最良の形態を説明する。 以下の実施形態は例示であ り、 本発明は実施形態の構成に限定されるものではない。
(マルチプロセッサシステムの第 1 の実施形態） 本発明に係るマルチプロセッサシステムの第 1の実施形態の動作原理につい て図 1 を参照して説明する。 図 1 は、 本発明に係るマルチプロセッサシステム の第 1の実施形態のプロック図である。
図 1 において、 1 0 0〜 1 0 1 はプロセッサカード （以下、 単にカードとも いう。）、 1 0 2は予備プロセッサカー ド、 1 0 3は主制御部である。 この主制 御部 1 0 3は、 状態監視バス 1 ◦ 4を介して各プロセッサカー ドの状態監視を 行う。
1 0 5は共有メモリである。 この共有メモリ 1 0 5には、 各プロセッサカー ドが共通で使用する共有情報領域 1 1 4のみを割り当てる。
1 0 6は、 各プロセッサカード 1 0 0〜 1 0 1及ぴ予備プロセッサカー ド 1 0 2が備えるローカルメモリである。 このローカルメモリ 1 0 6には、 各プロ セッサカー ドの故障時の引継ぎ情報を格納する個別領域が割り当てられる。
従来技術では、 個別領域を含めてすべての領域が共有メモリ 内に割り当てて いた。 しかし、 本実施形態では、 個別領域を各プロセッサカー ドのローカルメ モリ 1 0 6に割り当てる。
1 0 7は引継ぎ用ルー トである。 なお、 本明細書において、 引継ぎ用ルー 卜 とは、 信号を送信するための引継ぎ用信号線を意味する。 この引継ぎ用ルー ト 1 0 7は、 プロセッサカー ドの故障時に個別領域に格納された個別情報の引継 ぎを行う場合に、 各プロセッサカー ド内のローカルメモリに格納された個別情 報の転送に使用される。
1 0 8はルー ト切替制御部である。 このルー ト切替制御部 1 0 8は、 ロー力 ルメモ リに格納された個別情報の転送の際に、 転送元の個別情報の読み出しの 制御、 転送先への個別情報の書き込みの制御及びルート切替の制御を行う。
1 0 9は、 引継ぎ制御信号を送信するための引継ぎ制御信号線である。 この 引継ぎ制御信号は、 主制御部 1 0 3からルー 卜切替制御部 1 0 8へ転送制御を 指示するために使用される。
1 1 0は、 プロセッサカード 1 0 0〜 1 0 1、 予備プロセッサカー ド 1 0 2 に備えられたアクセス路切替部である。 このアクセス路切替部 1 1 0は、 プロ セッサ力一 ド故障時に、 ローカルメモリへのアクセス路を C P U側から引継ぎ 用ルートへと切り替える。
1 1 2は、 プロセッサカードの各機能を処理するための C P Uである。
この第 1 の実施形態の作用について図 1 を用いて説明する。 プロセッサ力一 ド 1 0 0 1 0 1 は故障した場合の引継ぎに備え、 ローカルメモリ 1 0 6の個 別領域へ C P U 1 1 2から直接アクセスすることで、 ローカルメモリ 1 0 6 内 のデータの更新を行う。
プロセッサカー ド 1 0 0 1 0 1は、 システム運用の各種処理に応じて共有 メモリ 1 0 5の共有情報領域 1 1 4へのアクセスを行う。
主制御部 1 0 3は、 状態監視バス 1 0 4を使用してプロセッサカー ド 1 0 0 1 0 1及ぴ、 予備プロセッサカード 1 0 2の状態の監視を行う。
ある一つのプロセッサカー ド 1 0 0が故障したとする。 この場合、 故障した プロセッサカード 1 0 0は主制御部 1 0 3 故障通知を行う。 また、 故障した プロセッサカード 1 0 0は、 アクセス路切替部 1 1 0にて、 アクセス路をロー 力ルメモリ 1 0 6から引継ぎ用ルー トへと切り替える。
これによ り、 プロセッサカー ド 1 0 0は、 現在使用されているプロセッサ力 —ド 1 0 0から予備プロセッサカー ド 1 0 2への処理の切替に備える。
次に主制御部 1 0 3は、 ルー 卜切替制御部 1 0 8へ引継ぎ情報である個別領 域の個別情報の複写開始指示を送出する。
ルー ト切替制御部 1 0 8は、 複写開始指示を受け取ると、 転送元である故障 したプロセッサカー ド 1 0 0内のローカルメモリ 1 0 6から個別情報の読み出 しを開始する。
そして、 ルー ト切替制御部 1 0 8は、 個別情報の読み出し完了後、 この読み 出した個別情報を、 転送先である予備プロセッサカー ド 1 0 2内のローカルメ モリ 1 0 6へ書き込む。
ルー ト切替制御部 1 0 8 は、 ローカルメモリ 1 0 6への個別情報の書き込み が完了した時点で、 主制御部 1 0 3へ複写完了通知を行う。
その後、 主制御部 1 0 3が予備プロセッサカー ド 1 0 2へ動作開始指示を行 う。この動作開始指示によ り予備プロセッサカー ド 1 0 2が起動する。そして、 予備プロセッサカー ド 1 0 2が故障したプロセッサカー ド 1 0 0の処理を引継 ぐ。
また、 プロセッサカー ド （例えばプロセッサカー ド 1 0 1 ) があるサービス において使用されなくなった場合、 またはプロセッサカードが挿入された場合 にも、 上述の引継ぎ処理と同様な処理が行われる。
次に、 図 1〜図 4を参照して、 本実施形態についてさらに詳細に説明する。 図 2は、 本発明に係るマルチプロセッサシステムの第 1 の実施形態において 使用されるルー ト切替制御部のブロック図である。
また、 図 3は、 本発明に係るマルチプロセッサシステムの第 1 の実施形態に おいて使用されるアクセス路切替部のブロック図である。
また、 図 4は、 本発明に係るマルチプロセッサシステムの第 1 の実施形態に おけるプロセッサカードの切替処理の.フローチヤ一卜である。
まず本実施形態のシステム構成について図 1 を用いて説明する。 複数のプロ セッサカード 1 0 0〜 1 0 1 のうちには少なく とも一つの予備プロセッサカー ド 1 0 2が含まれる。
なお、 プロセッサカードの個数は 2以上の任意の数であって良い。
そして、 各プロセッサ力一 ドは共有メモリ 1 0 5 とグロ一バルバス 1 1 3で 接続される。
また、 主制御部 1 0 3は、 プロセッサカード 1 0 0〜 1 0 1及ぴ予備プロセ ッサカード 1 0 2 と共有メモリ 1 0 5 とに状態監視バス 1 0 4によ り接続され る。
共有メモリ 1 0 5は、 各プロセッサカー ドで共有する領域である共通情報領 域 1 1 4を持つ。
各プロセッサカー ド 1 0 0〜1 0 1及び予備プロセッサカー ド 1 ◦ 2は、 故 障時の引継ぎ情報を格鈉するローカルメモリ 1 0 6を備える。
また、 各プロセッサカー ド 1 0 0〜1 0 1及び予備プロセッサカー ド 1 0 2 は、 C P U 1 1 2からのアクセス路と、 カード故障時の引継ぎ用ルー ト 1 0 7 を使用したルー ト切替制御部 1 0 8からのアクセス路とを切り替えるアクセス 路切替部 1 1 0を備える。
各プロセッサカード 1 0 0〜1 0 1及び予備プロセッサカー ド 1 0 2の間は、 ルー ト切替制御部 1 0 8を介して、 引継ぎ用ルー ト 1 0 7によ り接続される。 この引継ぎ用ルート 1 0 7は、 カード故障時の処理の引継ぎに使用される。
ルー ト切替制御部 1 0 8について、 図 2を参照して説明する。
図 2において、 2 0 0は、 複写元のプロセッサカー ドを決定するための受信 ノくッファ部である。 受信バッファ部 2 0 0では、 受信パッファ選択指示 2 0 5 によりバッファが選択される。
2 0 1 は、 複写先のプロセッサカー ドを決定するための送信パッファ部であ る。 送信バッファ部 2 0 1 では、 送信バッファ選択指示 2 0 6 によ りバッファ が選択される。
2 0 2は、 ルー ト選択メモリ複写制御部である。 ルー ト選択メモリ複写制御 部 2 0 2は、 プロセッサカード故障時に、 ルー 卜確定指示 2 0 7及ぴメモリ複 写指示 2 0 8によ り、 予備プロセッサカー ドへの引継ぎ用ル一 トを選択し、 個 別領域に格納された個別情報の複写を制御する。
また、 ルー ト選択メモリ複写制御部 2 0 2は、 個別情報の複写が完了した時 に、 主制御部ヘメモリ複写完了通知 2 0 4を出力する。
2 0 3は、 主制御部から故障プロセッサ I D及ぴメモリ複写開始指示を受信 する制御指示解析部である。
この制御指示解析部 2 0 3は、 ノレ一卜選択メモリ複写.制御部 2 0 2にルー ト 確定指示 2 0 7とメモリ複写指示 2 0 8 を出力する。
次に、 本実施形態において使用されるアクセス路切替部について、 図 3を参 照して説明する。 · 図 3において、 3 0 0は、 クロック断信号やウォッチ ドッグタイマタイムァ ゥ ト信号などからなる故障要因信号である。
3 0 1は、 カー ド故障の要因を認識しアクセス路の選択指示を行うアクセス 路選択部である。
3 0 2は、 アクセス路選択部 3 0 1からのアクセス路選択指示により ロー力 ルメモリ 3 0 3へのアクセス路を切り替えるセレクタである。
次に運用時及びプロセッサカー ド故障時の動作について図 1〜図 4を用いて 説明する。
処理要求を行う際に各プロセッサカー ド 1 0 0 1 0 1は、 処理引継ぎ時に 備え各々のローカルメモ リ 1 0 6 の個別領域に C P U 1 1 2から直接アクセス することでデータの更新を行う。
主制御部 1 0 3は、 各プロセッサカー ド 1 0 0 1 0 1、 予備プロセッサ力 — ド 1 0 2及ぴ共有メモ リ 1 0 5のカー ド状態を状態監視バス 1 0 4 を使用 し て監視するための監視ポーリング処理を実行する。
あるプロセッサカードが故障した場合 （例えば、 プロセッサカー ド 1 0 0が 故障し、 図 3に示されるカード故障要因信号 3 0 0が発生したとする。）、 この プロセッサカード 1 0 0は、 主制御部 1 0 3 故障通知を行う &
また、 このプロセッサカード 1 0 0のアクセス路切替部 1 1 0において、 図 3に示すアクセス路選択部 3 0 1がセレク タ 3 0 2にアクセス路選択信号を出 力する。
セレクタ 3 0 2は、 受信したアクセス路選択信号を用いて、 アクセス路を C P Uから引継ぎ用ルートへと切り替える。
主制御部 1 0 3は、 故障カー ドをプロセッサカード 1 0 0 と認識し、 ルー 卜 切替制御部 1 0 8へ故障プロセッサ I D及びメモリ複写開始指示を送出する。 上述の処理は、 図 4に示されるフローチャー トにおいて、 S 4 0 0 S 4 0 3の処理に該当する。
すなわち、 図 4において、 S 4 0 0では、 プロセッサカー ド 1 0 0に障害が 発生している。
そして、 S 4 ◦ 1 では、 故障したプロセッサカード 1 0 0は、 障害割り込み とプロセッサ I Dとを主制御部 1 0 3へ通知する。
そして、 S 4 0 2では、 主制御部 1 0 3は、 割り込み通知を受信し、 切り替 え処理を開始する。
そして、 S 4 0 3では、 主制御部 1 0 3が、 ルー ト切眷制御部 1 0 8に対し て、 プロセッサカー ド 1 0 0のローカルメモリ 1 0 6から予備プロセッサカー ド 1 0 2のローカルメモリ 1 0 6への個別情報の複写開始指示を出力する。 次に、 図 2に示すルー ト切替制御部は、 故障したプロセッサカードのプロセ ッサ I Dと複写開始指示を受信する。 そして、 ルー ト切替制御部は、 個別情報 の複写元である故障したプロセッサカー ドからのルー 卜を、 プロセッサ I Dに 基づいて選択する。 この選択は、 受信バッファ部 2 0 0を用いて行われる。 また、 ルー ト切替制御部は、 予め設定されていた予備プロセッサ I Dに基づ いて、 個別情報の複写先である予備プロセッサカードへのルー トを送信バッフ ァ部 2 0 1にて選択する。
ルー ト選択メモリ複写制御部 2 0 2は、 メモリ複写指示 2 0 8に基づいて、 ローカルメモリからの個別情報の読み出しを開始する。
この読出しの際において、 読出しの対象カー ドは受信バッファ部 2 0 0にて 故障したプロセッサカー ドと して選択されているプロセッサカードである。 ま た、 読み出し開始ァ ドレス及び容量はシステム固定である。
口一カルメモリからの個別情報の読み出しが完了した後、 ルー ト選択メモリ 複写制御部 2 0 2はローカルメモリへの個別情報の書き込みを開始する。
この際、 ルー 卜選択メモリ複写制御部 2 0 2が個別情報の書き込みを行う対 象カー ドは複写先と して選択している予備プロセッサカー ドである。 書き込み の開始ァドレス及び容量も読み出し時と同一である。
以上の処理は、 図 4の S 4 0 4において示される処理である。 すなわち、 ル 一 卜切替制御部 1 0 8は、複写指示を受けると、複写処理を開始する。 この際、 複写開始ア ドレス、 容量はシステムで固定である。
以上の動作によ り各ローカルメモリ 間での個別情報の転送が完了した後、 ル 一 卜切替制御部 1 0 8は、主制御部 1 0 3へ転送完了通知を送信する [図 4 ( S 4 0 5 ) ]。
そして、 主制御部 1 0 3は、 予備プロセッサカード 1 0 2へ動作開始指示を 行う [図 4 ( S 4 0 6 ) ]。
これにより予備プロセッサカー ド 1 0 2は、 切替直前に故障プロセッサカー ドが使用していた個別領域に格納された個別情報の内容を引き継ぐことができ, 処理要求を継続して実行できる [図 4 ( S 4 0 7 ) ]。
以上説明してきたように、 本実施形態によれば、 カー ド故障時の引継ぎ動作 はグローバルパスとは別ルー トを使用するため、 他のプロセッサカー ドの共有 メモ リへのアクセスに影響を与えずに、 引継ぎ動作を実行することが可能とな る。
しかも、 予備プロセッサカー ドが引継ぐ情報は処理要求コマン ドではなく、 処理要求によ り更新される個別領域の個別情報である。 そのため、 現在使用.さ れているプロセッサカー ドの処理性能及ぴ予備プロセッサ力一 ドの処理性能に よ り最悪の場合でも処理要求の制御データを紛失するという ことがなく、 サー ビスの継続が可能となる。
さ らに、 予備プロセッサカー ドは通常待機状態であり、 ローカルメモリ に記 憶する等の動作を必要と しないため、 システムの消费電力を抑えることができ る。
(マルチプロセッサシステムの第 2の実施形態）
次に、 本発明に係るマルチプロセッサシステムの第 2の実施形態の動作原理 について図 5を参照して説明する。 図 5は、 本発明に係るマルチプロセッサシ ステムの第 2の実施形態のブロック図である。
図 5中、 主制御部 5 0 3、 状態監視パス 5 0 4、 共有メモリ 5 0 5、 口一力 ルメモリ 5 0 6及びアクセス路切替部 5 1 0は、 前述した第 1 の実施形態にお ける、 主制御部 1 0 3、 状態監視バス 1 0 4、 共有メモリ 1 0 5、 ローカルメ モリ 1 0 6及びアクセス路切替部 1 1 0 と同様な部材であり 同様の機能を有す る。
5 0 7は引継ぎ用パスである。 この引継ぎ用パス 5 0 7は、 プロセッサカー ドの故障時において個別領域に格納された個別情報の引継ぎのため使用される。 すなわち、 この引継ぎ用バス 5 0 7は、 各プロセッサカードに格納された個別 情報の転送に使用される。
5 0 8は、 プロセッサカー ド 5 0 0〜5 0 1及び予備プロセッサカー ド 5 0 2に備えられたメモリ複写制御部である。
このメモ リ複写制御部 5 0 8は、 ローカルメモリ に格納された個別情報の転 送の際に、 転送元の個別情報の読み出し及び転送先への個別情報の書き込みを 行う。
5 0 9は引継ぎ制御信号を送信する引継ぎ制御信号線である。 この引継ぎ制 御信号は、 主制御部 5 0 3 とメモ リ複写制御部 5 0 8 との間にて転送制御を指 示するために使用される。 また、 この引継ぎ制御信号は、 主制御部 5 0 3 とメ モリ複写制御部 5 0 8 との間にて転送制御を通知するために使用される。
5 1 2は、 プロセッサカード 5 0 0〜 5 0 1及ぴ予備プロセッサカー ド 5 0 2のそれぞれが備える C P Uである。 この C P U 5 1 2は、 プロセッサカー ド 5 0 0〜 5 0 1及び予備プロセッサカード 5 0 2の各機能を処理する。
本実施形態が、 前述の第 1の実施形態と異なる点は、 1 ) 引継ぎ用パスがバ ス形態の接続手段であること、 2 ) ローカルメモリに備えれたメモリ複写制御 部が各プロセッサ内に搭載されること、 3 ) あるプロセッサカードから他のプ 口セッサカードのロー力 ·；レメモリへのアクセスが可能であることである。
次に本実施形態の作用について図 5及び図 6を用いて説明する。 図 6は、 本 発明に係るマルチプロセッサシステムの第 2の実施形態における、 各プロセッ サから見た引継ぎ用バスのァ ドレス空間の割り当てを示す概念図である。
各プロセッサ力一ド 5 0 0〜 5 0 1 は、 故障時の引継ぎに備え、 口一カルメ モリ 5 0 6の個別領域へ C P U 5 1 2から直接アクセスすることで個別情報の 更新を行う。
また、 各プロセッサカー ド 5 0 0 5 0 1は、 システム運用の各種処理に応 じて共有メモリ 5 0 5の共有情報領域 5 1 4へのアクセスを行う。
主制御部 5 0 3は、 状態監視バス 5 0 4を介してプロセッサカー ド 5 0 0 5 0 1及び予備プロセッサカード 5 0 2の状態の監視を行う。
図 6に示されるよ うに、 メモ リ複写制御部 5 0 8は、 図 6 中で示されるア ド レスにアクセスすることで、 他のプロセッサ力一 ドのローカルメモ リ の個別領 域へアクセスすることが可能である。
例えば、 予備プ口セッサカー ド 5 0 2は、 図 6で示すプロセッサカード 5 0 0内の個別領域 6 0 0をァクセスする場合、 図 6で示すァ ドレス 1 0 1 nの 範囲のァドレスでアクセスする。
次に、 プロセッサカー ドが故障した場合の動作を説明する。 故障したプロセ ッサカードがプロセッサカード 5 0 0であるとする。 故障したプロセッサカー ド 5 0 0は主制御部 5 0 3へ故障通知を行う。 また、 故障したプロセッサカー ド 5 0 0は、 引継ぎ用バス 5 0 7ヘプロセッサ I Dを送出する。
また、 故障したプロセッサカー ド 5 0 0は、 アクセス路切替部 5 1 0にて、 ローカルメモリ 5 0 6へのアクセス路を引継ぎ用バス 5 0 7からのアクセス路 に切り替える。
これによ り、 故障したプロセッサカード 5 0 0は、 現在使用されているプロ セッサカード 5 0 0から予備プロセッサカード 5 0 2への切替に備える。
次に主制御部 5 0 3は、 予備プロセッサカー ド 5 0 2のメモリ複写制御部 5 0 8 個別領域に格納された引継ぎ情報としての個別情報の複写開始指示を 送信する。
メモリ複写制御部 5 0 8は、 複写開始指示を受け取る と、 転送元である故障 したプロセッサカー ド 5 0 0のローカルメモリ 5 0 6から、 個別領域に格納さ れた個別情報の読み出しを開始する。 メモリ複写制御部 5 0 8は、 故障したプロセッサ力一 ド 5 0 0のローカルメ モリ 5 0 6から個別情報の読み出しを完了した後、 転送先である予備プロセッ サカー ド 5 0 2のローカルメモリ 5 0 6 へ読み出した個別情報の書き込みを行
5。
個別情報の書き込みが完了した時点で、 メモリ複写制御部 5 0 8は、 主制御 部 5 0 3へ複写完了通知を行う。
その後、 主制御部 5 0 3が予備プロセッサカー ド 5 0 2へ動作開始指示を送 信する。 この動作開始指示を受信した予備プロセッサカード 5 0 2は処理を引 継ぐ。
また、 プロセッサカー ド （例えばプロセッサカー ド 5 0 1 ) があるサービス において使用されなくなった場合、 またはプロセッサカードが揷入された場合 にも、 上述の引継ぎと同様な処理が行われる。
次に、 本実施形態について、 図 4、 図 7及び図 8を用いてさらに詳細に説明 する。
図 7は、 本発明に係るマルチプロセッサシステムの第 2の実施形態において 使用されるメモリ複写制御部のブロ ック図である。
また、 図 8は、 本発明に係るマルチプロセッサシステムの第 2の実施形態に おける、 プロセッサカードの切り替え処理のフローチヤ一 トである。
前述の第 1 の実施形態では、 プロセッサカー ドの切り替え時の引継ぎ手段と してルート切替制御部を設けた。
また、 前述の第 1 の実施形態では、 さ らに、 ローカルメモリ の複写制御をプ 口セッサカードの外部に設けたルー 卜切替制御部により行っていた。
しかし、 第 1の実施形態と異なり、 予備プロセッサカードが故障したプロセ ッサカードを認識して引継ぎ制御を行ってもよい。 そこで、 この第 2の実施形 態では、 プロセッサカー ドの故障時に予備プロセッサカードが故障したプロセ ッサカードからの個別領域に格納された個別情報の引継ぎを行う。
まず、 本実施形態のシステム構成について図 5を用いて説明する。 図 5にお レヽて、 プロセッサカード 5 0 0〜5 0 1及び予備プロセッサ力一ド 5 0 2は、 共有メモリ 5 0 5 とグロ一パルパス 5 1 3で接続される。
ここで、 プロセッサカードの個数は、 2以上の任意の個数である。
また、 主制御部 5 0 3は、 プロセッサカード 5 0 0〜 5 0 1及び予備プロセ ッサカー ド 5 0 2 と共有メモリ 5 0 5 とに状態監視パス 5 0 4によ り接続され る。
共有メモリ 5 0 5は、 各プロセッサカー ドで共有する領域である共有情報領 域 5 1 3を有する。
プロセッサカー ド 5 0 0〜5 0 1及ぴ予備プロセッサカード 5 0 2は、 故障 時に引継がれる情報である個別情報を格納するローカルメモリ 5 0 6 を備える c このローカルメモリ 5 0 6には、 個別領域が割り当てられる。 '
また、プロセッサカー ド 5 0 0〜5 0 1及び予備プ口セッサカー ド 5 0 2は、 C P U 5 1 2からローカルメモ リ 5 0 6へのアクセス路と、 カー ド故障時の引 継ぎ用バス 5 0 7から口一カルメモリ 5 0 6へのアクセス路との切り替えを行 うアクセス路切替部 5 1 0を備える。
また、プロセッサカー ド 5 0 0〜 5 0 1及ぴ予備プロセッサ力一ド 5 0 2は、 引継ぎのための個別領域のデータの複写を制御するメモ リ複写制御部 5 0 8を 備える。
また、プロセッサカー ド 5 0 0〜 5 0 1及ぴ予備プロセッサカード 5 0 2は、 プロセッサカー ドを相互に接続する引継ぎ用バス 5 0 7をメモ リ複写制御部 5 0 8に接続するためのバス I / F 5 1 6を備える。
さらに、 プロセッサカー ド 5 0 0〜5 0 1及び予備プロセッサカー ド 5 0 2 には、 プロセッサカードの切り替え制御を行う主制御部 5 0 3が引継ぎ制御信 号線 5 0 9により接続される。
次に、 本実施形態のプロセッサカー ドに備えられるメモリ複写制御部 5 0 8 について図 7を参照して説明する。
図 7において、 7 0 0はプロセッサ I D制御部である。 プロセッサ I D制御 部 7 0 0に入力する予備力一ド識別信号 7 0 6は自力一ドが予備か否かを識別 するための信号である。 予備カード識別信号 7 0 6の信号線は自力一ド内回路 と接続される。 また、 予め上位で設定した値が予備カー ド識別信号 7 0 6 と し てプロセッサ I D制御部 7 0 0に入力される。
プロセッサ I D信号 7 0 7は、 他のプロセッサカー ド内のプロセッサ I D制 御部に送信又は受信される。 プロセッサ I D信号 7 0 7は、 プロセッサ I D情 報として送信又は受信されるものである。
例えば自力一ドが現在使用されているプロセッサカー ドの場合は、 プロセッ サ I D信号 7 0 7の送信される方向は出力方向となる。 そして、 自カードが現 在使用されているプロセッサカー ドの場合、 プロセッサ I D制御部 7 0 0は、 故障要因信号 7 0 8が入力されるとプロセッサ I D信号 7 0 7を出力する。
これら予備カー ド識別信号 7 0 6及び故障要因信号 7 0 8は、 例えば図 5に 示される引継ぎ制御信号線 5 0 9を用いて主制御部 5 0 3からアクセス路切替 部 5 1 0に送信される。
一方、 自カードが予備プロセッサカー ドの場合は、 プロセッサ I D信号 7 0 7の送信される方向は入力方向となる。
プロセッサ I D信号 7 0 7の送信される方向は予備力一ド識別信号 7 0 6に より決定される。
また、 プロセッサ I D信号 7 0 7は、 カード故障時のプロセッサ I Dの通知 に使用される。
7 0 2は、 メモリ読み出し制御部である。 このメモ リ読み出し制御部 7 0 2 は、 個別領域に格納された個別情報の引継ぎ時のローカルメモリに格納された 個別情報の複写のための読み出し制御を行う。
7 0 4は、 メモリ書き込み制御部である。 このメモリ書き込み制御部 7 0 4 は、ローカルメモリ に格納された個別情報の複写のための書き込み制御を行う。
7 0 3は、 転送バッファである。 この転送バッファ 7 0 3は、 ローカルメモ リに格納された個別情報の複写の際に、 メモリ読み出し制御部 7 0 2にて読み 出された個別情報を、 メモリ書き込み制御部 7 0 4によ り個別情報がローカル メモリに書き込まれるまで、 一旦格納する。
7 0 5は、 ローカルメモリ ノくス I Z F部である。 このローカルメモ リ ノくス I / F部 7 0 5は、 読み出し制御部 7 0 2及び書き込み制御部 7 0 4によ り実行 されるメモリ アクセスのプロ トコルをメモリバスのプロ トコルへ変換する。 ま た、このローカルメモリバス I _ F部 7 0 5は、パスタイ ミ ングの調整を行う。 また、 7 0 1 は、 メモリ複写指示部である。 このメモリ複写指示部 7 0 1 は、 主制御部からのメモリ複写開始指示によ り メモリ読み出し制御部 7 0 2やメモ リ書き込み制御部 7 0 4 へ個別情報の複写のための動作の指示を行う。
また、 メモリ複写指示部 7 0 1 は、 個別情報の複写の完了後に、 主制御部へ メモリ複写完了通知を行う。
次にプロセッサカード故障時の動作について図 3、 図 5、 図 7及ぴ図 8を用 いて説明する。
例えばプロセッサカー ド 5 0 0が故障した場合、 故障したプロセッサカード 5 0 0は、 自力一 ドのプロセッサ I Dを示すプロセッサ I D信号 7 0 7をプロ セッサ I D制御部 7 0 0を使用 して引継ぎ用パス 5 0 7上に送出する [図 8 ( S 8 0 0 ) 〜 （S 8 0 1 ) ]。
また、 プロセッサカー ド 5 0 0は、 引継ぎ用バス 5 0 7を使用して主制御部 5 0 3へと障害を通知する。
また、 プロセッサカー ド 5 0 0は、 口一カルメモリ のアクセス路を図 3に示 すアクセス路切替部 （前述の第 1 の実施形態と同様） を用いて、 引継ぎ用バス 5 0 7へと切り替える。
なお、 第 1 の実施形態に示す例では、 アクセス路切替部は、 C P Uからロー カルメモリへのアクセス路と、 引き継ぎ用ルー 卜からローカルメモ リへのァク セス路とのいずれか一方を選択した。 しかし、 本実施形態は、 引継ぎ用ルー ト を用いず、 引継ぎ用バスを用いる。
そのため、本実施形態のアクセス路切替部 5 1 0は、図 5に示されるように、 C P U 5 1 2力 らローカルメモリ 5 0 6へのアクセス路と、 ノくス I ノ F 5 1 6 及ぴメモリ複写制御部 5 0 8を介した、 引継ぎ用バス 5 0 7からローカルメモ リ 5 0 6へのアクセス路とのいずれか一方をアクセス路として選択する。
プロセッサ力一ド 5 0 0から送出されたプロセッサ I D信号 7 0 7は、 予め 予備プロセッサカードと して設定されてある予備プロセッサカード 5 0 2のメ モリ複写制御部 5 0 8のプロセッサ I D制御部 7 0 0 'でのみ受信される。
そして、 予備プロセッサカー ド 5 0 2は、 受信したプロセッサ I D信号 7 0 7により故障したプロセッサカー ドがプロセッサカー ド 5 0 0であることを認、 識する。
また、 障害通知を受け取った主制御部 5 0 3は、 予備プロセッサカード 5 0 2ヘメモリ複写開始指示を通知する [図 8 ( S 8 0 2 ) ]
次に障害通知とプロセッサ I D信号を受信した後の予備プロセッサカー ドの メモリ複写制御部の動作について図 7を用いて説明する。
メモリ複写指示部 7 0 1 は、 メモリ読み出し制御部 7 0 2 個別情報の読み 出しを指示する。
メモリ読み出し制御部 7 0 2ではプロセッサ I D信号の入力によ り 、 故障し たプロセッサ力一 ド 5 0 0のローカルメモリからの個別情報の読み出しを開始 する。
読み出された個別情報は一旦転送バッファ 7 0 3 格納される。
その後、 メモリ害き込み制御部 7 0 4は、 ローカルメモリバス I / F部 7 0
5を介して、 予備プロセッサカー ド 5 0 2のロー力ノレメモリへ、 転送バッ フ ァ
7 0 3に格納された個別情報を一定の容量単位で書き込む。
この時の開始ァ ドレスは図 6 に示すよ うにプロセッサカー ドで固定された値 である。
例えば、 故障したプロセッサカードはプロセッサカー ド 5 0 0、 予備プロセ ッサカードは予備プロセッサカー ド 5 0 2である。 そのため、 ローカルメモリ の読み出しア ドレス範囲は 1 0 1 n、 書き込みア ドレス範囲は 3 0 3 n と なる [図 8 ( S 8 0 3 ) （S 8 0 4 ) ]
なお、 個別情報が読みだされるプロセッサカー ド 5 0 0のメモリ複写制御部 5 1 0は、 主制御部 5 0 3から受信したメモリ複写開始指示に基づいて、 個別 情報の読み出し処理を行なう。
例えば、 プロセッサカー ド 5 0 0のメモリ読み出し制御部は、 プロセッサ力 ード 5 0 0のローカルメモリ 5 0 6から個別情報を読み出す。
この読み出された個別情報は、 プロセッサカー ド 5 0 0の転送バッファに格 納される。
このプロセッサカード 5 0 0 の転送バッファに格納された個別情報は、 プロ セッサカード 5 0 0のメモリ害き込み制御部により読みだされる。
そして、 プロセッサカー ド 5 0 0のメモリ書き込み制御部により読みだされ た個別情報は、 引継ぎ用バス 5 0 7を用いて、 予備プロセッサカー ド 5 0 2の メモリ読み出し制御部 7 0 2に送信される。
個別情報を受信した予備プロセッサカー ド 5 0 2のメモリ読み出し制御部 7 0 2は、 受信した個別情報を転送バッファ 7 0 3に格納する。
そして、 予備プロセッサカー ド 5 0 2のメモ リ書き込み制御部 7 0 4は、 転 送バッファ 7 0 3に格納された個別情報を予備プロセッサ力一ド 5 0 2のロー カ^/メモリ 5 0 6に書き込む。
このよ う にして全容量の個別情報の複写が完了した後、 メモリ複写指示部 7 0 1 は複写完了通知を主制御部へ通知する [図 8 ( 8 0 5 ) ]。 そして、 メモリ 複写指示部 7 0 1は、 自プロセッサカードへの動作開始指示を待つ。
主制御部 5 0 3は、 メモリ複写完了通知を受信すると、 予備プロセッサカー ド 5 0 2 動作開始指示を行う [図 8 ( S 8 0 6 ) ]
そして、 この動作開始指示を受信した予備プロセッサカー ド 5 0 2は、 切替 直前に故障したプロセッサカー ド 5 0 0が使用していた個別領域に格納された 個別情報による処理を引継ぐ [図 8 ( S 8 0 7 ) ]
以上説明してきたように、 この第 2の実施形態によっても、 前述の第 1 の実 施形態と同様の効果を得ることができる。
以上、 第 1 の実施形態及ぴ第 2の実施形態のマルチプロセッサシステムにお いては、 プロセッサカード 1 0 0〜 1 0 1、 プロセッサカード 5 0 0〜 5 0 1 が正常であり処理要求を実行している間は、 予備プロセッサカード 1 0 2及ぴ 予備プロセッサカード 5 0 2は、 電源が投入されているだけであり待機状態で ある。
また、 プロセッサカードが故障した場合に予備プロセッサカードが引継ぐ情 報は、 処理要求の実行時に更新するローカルメモリ内に格納される個別情報で ある。 そのため、 第 1の実施形態及び第 2の実施形態では、 処理要求のコマン ドを紛失することを防止することができる。
また、 第 1の実施形態及び第 2の実施形態のマルチプロセッサシステムによ れば、 引継ぎ用ルー ト、 引継ぎ用バス及びプロセッサカード間でローカルメモ リを複写する手段といった最小限のハー ドゥエァの追加を行う ことのみで、 プ 口セッサカー ド故障時にはプロセッサの処理能力に依存することなく引き継ぎ 情報の紛失を防止し、 サービス継続を可能と し、 マルチプロセッサシステムの 処理性能を大幅に向上できる。
また、 第 1 の実施形態及ぴ第 2の実施形盤のマルチプロセッサシステムによ れば、 予備プロセッサカー ドは待機状態が通常状態であり、 引継がれる情報は 処理要求により更新するプロセッサ個別領域の個別情報である。
そのため、 第 1 の実施形態及び第 2の実施形態のマルチプロセッサシステム によれば、 マルチプロセッサシステムの消費電力を抑え、 プロセッサカード故 障時にはプロセッサの処理能力に依存することなく引き継がれる情報の紛失を 防止し、 サービス継続を可能と し、 マルチプロセッサシステムの処理性能を大 幅に向上できる。
また、 従来技術での処理要求の実行性能の実測値と本発明適用時の予測値に よれば、 従来比で約 2倍の性能の向上が可能である。
例えば、 第 1 の実施形態及ぴ第 2の実施形態のマルチプロセッサシステムを 交換機のプロセッサ部に適用した場合の処理能力を、 交換機装置における 1時 間当たりの呼処理数で示す。
従来技術の呼処理数の実測値は、 2 5 6. 7 7 X 1 03 [ B H C A] である のに対し、本発明を適用したマルチプロセッサシステムの呼処理数の予測値は、 5 1 9. 7 5 X 1 03 [B HCA] である。
したがって、 第 1 の実施形態及ぴ第 2の実施形態のマルチプロセッサシステ ムによれば、 呼処理数の性能向上が可能となる。 なお、 [B HCA] とは、 B u s y H o u r C a l l A t t e m p tの略であり、 1時間当たりの呼に 対する処理数を意味する。 産業上の利用可能性
本発明は、 例えば膨大なデータを効率的かつ拘束に処理する C DMA通信シ ステムの交換機に適用することができる。

Claims

請求の範囲
1 . 共有メモリ と、
前記共有メモリに格納される共有情報に共通パスを介してアクセスするプロ セッサと、 障害発生時に引き継がれる個別情報を格納する個別メモリ とをそれ ぞれ含み、 少なく とも 1つが現用系および予備系にそれぞれ割り当てられる複 数のプロセッサモジユーノレと、
現用系のプロセッサモジュールに障害が発生した場合に、 この障害が発生し たプロセッサモジュールの代わり となる予備系のプロセッサモジユーノレの個別 メモ リ に、 この障害が発生したプロセッサモジュールの個別メモリ に格納され ている個別情報を格納するための前記共通パスと異なるデータ伝送路を生成す る手段と
を含むマルチプロセッサシステム。
2 . 前記データ伝送路を生成する手段は、 前記プロセッサモジュール毎に用意 された前記個別情報の引継ぎ用信号線と、 前記各引継ぎ用信号線を収容し前記 障害が発生したプロセッサモジュールに接続された引継ぎ用信号線と前記予備 系のプロセッサモジユールに接続された引継ぎ用信号線とを接続する切替手段 と、 を含む
請求項 1記載のマルチプロセッサシステム。
3 . 前記データ伝送路を生成する手段は、 前記プロセッサモジュール間を接続 する前記共通バスと異なる個別情報の引継ぎ用パスと、 前記障害が発生したプ ロセッサモジュールと前記予備系のプロセッサモジュールとの間で前記引継ぎ 用バスを介して前記障害が発生したプロセッサモジュールの個別メモリ に格納 された個別情報を授受する手段と、 を含む
請求項 1記載のマルチプロセッサシステム。
4 . 前記予備系のプロセッサモジュールは、 前記現用系のプロセッサモジユー ルのいずれかに障害が発生した場合に起動する
請求項 1記載のマルチプロセッサシステム。
5 . 第 1のプロセッサと、 プロセッサカー ドに障害が発生した際に引き継がれ る個別情報を格納する第 1 のローカルメモ リ と、 前記第 1 のプロセッサから前 記第 1 のローカルメモリへのアクセス路及ぴ前記第 1 のローカルメモリ 内の前 記個別情報を複写するための第 1 の引継ぎ用信号線から前記第 1 のローカルメ モリ へのアクセス路のいずれか一方にアクセス路を切り替える第 1 のアクセス 路切替手段とを備える予備プロセッサカードと、
第 2のプロセッサと、 プロセッサカー ドに障害が発生した際に引き継がれる 個別情報を格納する第 2の口一カルメモ リ と、 前記第 2のプロセッサから前記 第 2の口一カルメモ リへのァクセス路及び前記第 2の口一カルメモ リ 内の前記 個別情報を複写するための第 2の引継ぎ用信号線から前記第 2のローカルメモ リへのアクセス路のいずれか一方にアクセス路を切り替える第 2のアクセス路 切替手段とを備える少なく とも 2以上のプロセッサカードと、
前記予備プロセッサカー ド及び前記プロセッサ力一 ドが共通して使用する共 有情報を格納するメモリ と、
前記予備プロセッサカード、 前記プロセッサカード及び前記メモリ を接続す るグローバノレバスと、
前記第 1 の引継ぎ用信号線及び前記第 2の引継ぎ用信号線の間の接続の切替 を制御する切替制御手段と、
前記プロセッサカードに障害が発生した際に、 前記切替制御手段に、 障害が 発生したプロセッサカー ドのプロセッサ I Dと前記個別情報の複写開始指示と を送信する主制御手段とを備えるマルチプロセッサシステム。
6 . 前記切替制御手段は、
プロセッサ力一ドの障害を検出した前記主制御手段からプロセッサ I D及ぴ メモリ複写開始指示を受信し、 該受信したプロセッサ I D及びメモリ複写開始 指示に基づいて、 前記個別情報の複写元となるプロセッサカードを選択するた めの受信バッファ選択指示と、 前記個別情報の複写先となるプロセッサカー ド を選択するための送信パッファ選択指示と、 前記個別情報の複写元となるプロ セッサカードと前記個別情報の複写先となるプロセッサカードとを接続する引 継ぎ用信号線を選択するためのルー ト確定指示と、 前記個別情報の複写の開始 を指示するメモリ複写指示とを出力する制御指示解析手段と、
前記制御指示解析手段から受信したルー 卜確定指示及ぴメモリ複写指示に基 づいて、 前記引継ぎ用信号線の選択及びメモリ複写制御を行うルー 卜選択メモ リ複写制御手段と、
前記制御指示解析手段から受信した受信パッファ選択指示に基づいて、 パッ ファを選択し、 前記個別情報の複写元のプロセッサ力一 ドを選択する受信パッ ファ手段と、
前記制御指示解析手段から受信した送信バッファ選択指示に基づいて、 バッ ファを選択し、 前記個別情報の複写先の予備プロセッサカー ドを選択する送信 バッファ手段とを備える請求項 5に記載のマルチプロセッサシステム。
7 . 前記第 1 のアクセス路切替手段は、
プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 1 の口 一カルメモリ へのアクセス路を選択するための第 1のァクセス路選択信号を出 力する第 1のアクセス路選択手段と、 前記第 1 のアクセス路選択信号に基づい て、 前記第 1 のプロセッサから前記第 1 のローカルメモリへのアクセス路、 及 ぴ前記第 1 の引継ぎ用信号線から前記第 1 のローカルメモリへのアクセス路の いずれか一方を選択する第 1のセレクタとを備え、
前記第 2のアクセス路切替手段は、 プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 2 の口 一カルメモリへのアクセス路.を選択するための第 2のアクセス路選択信号を出 力する第 2 のアクセス路選択手段と、 前記第 2のアクセス路選択信号に基づい て、 前記第 2のプロセッサから前記第 2のローカルメモリへのアクセス路、 及 び前記第 2の引継ぎ用信号線から前記第 2のローカルメモリへのアクセス路の いずれか一方を選択する第 2のセレクタとを備える請求項 5又は 6 に記載のマ ノレチプロセッサシステム。
8 . 第 1のプロセッサと、 プロセッサカー ドに障害が発生した際に引き継がれ る個別情報を格納する第 1 のローカルメモリ と、 前記第 1 のプロセッサから前 記第 1のローカルメモリへのアクセス路及ぴ前記第 1 のローカルメモリ 内の前 記個別情報を複写するための引継ぎ用パスから前記第 1 の口一カルメモリへの アクセス路のいずれか一方にアクセス路を切り替える第 1 のアクセス路切替手 段と、 前記個別情報の引継ぎの際に前記第 1のローカルメモリ の個別情報の複 写を制御する第 1のメモリ複写制御手段とを備える予備プロセッサカードと、 · 第 2のプロセッサと、 プロセッサ力一 ドに障害が発生した際に引き継がれる 個別情報を格納する第 2のローカルメモリ と、 前記第 2のプロセッサから前記 第 2の口一カルメモリへのアクセス路及ぴ前記第 2の口一カルメモリ 内の前記 個別情報を複写するための引継ぎ用バスから前記第 2の口一カルメモリ へのァ クセス路のいずれか一方にアクセス路を切り替える第 2のアクセス路切替手段 と、 前記個別情報の引継ぎの際に前記第 2のローカルメモリ の個別情報の複写 を制御する第 2のメモリ複写制御手段とを備える少なく とも 2以上のプロセッ サカードと、
前記予備プロセッサカー ド及び前記プロセッサカー ドが共通して使用する共 有情報を格納するメモリ と、
前記予備プロセッサカー ド、 前記プロセッサ力一ド及び前記メモリを接続す るグローバルパスと、 . 前記予備プロセッサカー ド及び前記プロセッサカードを接続する、 前記第 2 のローカルメモリ内の個別情報を前記第 1 のローカルメモリ に複写するための 引継ぎ用バスと、 ' 前記プロセッサカードに障害が発生した際に、 前記第 1 のメモリ複写制御手 段及び第 2のメモ リ複写制御手段に個別情報の複写開始指示を出力する主制御 手段とを備えるマルチプロセッサシステム。
9 . 前記第 1のメモリ複写制御手段は、
自力一ドが予備プロセッサカー ドであるか否かを識別するための予備カー ド 識別信号に基づいて、 プロセッサ I D信号の送信方向を決定すると共に、 入力 した障害要因信号に基づいて、 プロセッサ I D信号の送信又は受信を行う第 1 のプロセッサ I D制御手段と、
前記主制御手段から受信した前記複写開始指示に基づいて、 前記第 2のロー カルメモリからの前記個別情報の読み出し指示及び前記第 1 のローカルメモリ への前記個別情報の書込み指示を行う と共に、 前記個別情報の前記第 1 の口一 カルメモリへの書込み完了時に前記主制御手段へ複写完了通知を出力する第 1 のメモリ複写指示手段と、
前記第 1 のメモリ複写指示手段から受信した前記個別情報の読み出し指示に 基づいて、 前記第 2のローカルメモリからの前記個別情報の読み出しを制御す る第 1 のメモリ読み出し制御手段と、
前記第 1 のメモリ複写指示手段から受信した前記個別情報の書き込み指示に 基づいて、 前記第 1 のローカルメモリへの前記個別情報の書き込みを制御する 第 1 のメモリ書き込み制御手段と、
前記第 1 のメモリ読み出し制御手段によ り読み出された前記個別情報が格納 される第 1 の転送バッファと、
前記第 1 の転送バッファと前記第 1 のローカルメモリ及ぴ前記引継ぎ用パス との間のインタフェースとなる第 1のローカルメモリバス I / F手段とを備え. 前記第 2のメモリ複写制御手段は、
自力一ドが予備プロセッサカー ドであるか否かを識別するための予備カー ド 識別信号に基づいて、 プロセッサ I D信号の送信方向を決定すると共に、 入力 した障害要因信号に基づいて、 プロセッサ I D信号の送信又は受信を行う第 2 のプロセッサ I D制御手段と、
前記主制御手段から受信した前記複写開始指示に基づいて、 前記第 2のロー カルメモリからの前記個別情報の読み出し指示及び前記第 1 のローカルメモリ への前記個別情報の書込み指示を行う第 2のメモリ複写指示手段と、
前記第 2のメモ リ複写指示手段から受信した前記個別情報の読み出し指示に 基づいて、 前記第 2のローカルメモリからの前記個別情報の読み出しを制御す る第 2のメモリ読み出し制御手段と、
前記第 2 のメモリ複写指示手段から受信した前記個別情報の書き込み指示に 基づいて、 前記第 1 のローカルメモリへの前記個別情報の書き込みを制御する 第 2のメモリ書き込み制御手段と、
前記第 2のメモリ読み出し制御手段によ り読み出された前記個別情報が格納 される第 2の転送バソファ と、
前記第 2の転送バッファ と前記第 2のローカルメモ リ及び前記引継ぎ用バス との間のイ ンタフェースとなる第 2の口一カルメモリバス I / F手段とを備え る請求項 8に記載のマルチプロセッサシステム。
1 0 . 前記第 1 のアクセス路切替手段は、
プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 1 の口 一カルメモリへのアクセス路を選択するための第 1 のアクセス路選択信号を出 力する第 1 のアクセス路選択手段と、 前記第 1 のアクセス路選択信号に基づい て、 前記第 1 のプロセッサから前記第 1 のローカルメモリへのアクセス路、 及 ぴ前記引継ぎ用パスから前記第 1のローカルメモ リへのアクセス路のいずれか 一方を選択する第 1のセレクタとを備え、 前記第 2のアクセス路切替手段は、
プロセッサカー ドの障害要因を示す障害要因信号に基づいて、 前記第 2の口 一カルメモリへのアクセス路を選択するための第 2のアクセス路選択信号を出 力する第 2のアクセス路選択手段と、 前記第 2のアクセス路選択信号に基づい て、 前記第 2のプロセッサから前記第 2のローカルメモリへのアクセス路、 及 び前記引継ぎ用パスから前記第 2のローカルメモリへのアクセス路のいずれか 一方を選択する第 2のセレクタとを備える請求項 8又は 9に記載のマルチプロ セッサシステム。
1 1 . 前記予備プロセッサカードは、
前記プロセッサカードに障害が発生していない状態では、 電源が投入された 待機状態である請求項 5から 1 0のいずれか 1項に記載のマルチプロセッサシ ステム。
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