JPH0636423B2 - 三次元構造半導体装置 - Google Patents
三次元構造半導体装置Info
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- JPH0636423B2 JPH0636423B2 JP57106225A JP10622582A JPH0636423B2 JP H0636423 B2 JPH0636423 B2 JP H0636423B2 JP 57106225 A JP57106225 A JP 57106225A JP 10622582 A JP10622582 A JP 10622582A JP H0636423 B2 JPH0636423 B2 JP H0636423B2
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Description
【発明の詳細な説明】 本発明は三次元構造の半導体装置に係り,特に高集積密
度化を図った三次元構造半導体装置に関する。
度化を図った三次元構造半導体装置に関する。
従来,半導体装置は,素子を半導体基板の表面に形成す
るものがほとんどであり,特に集積密度の大きなLSIで
は,その傾向が強い。集積密度をさらに上げるために,
基板内部に素子を形成したり,絶縁性の基板上に半導体
薄膜を形成してその上に素子を形成した例もあるが,そ
れらはまだ大規模に生産されるまでには至っていない。
るものがほとんどであり,特に集積密度の大きなLSIで
は,その傾向が強い。集積密度をさらに上げるために,
基板内部に素子を形成したり,絶縁性の基板上に半導体
薄膜を形成してその上に素子を形成した例もあるが,そ
れらはまだ大規模に生産されるまでには至っていない。
最近,集積度を上げるために素子を多層に形成する技
術,即ち三次元素子の形成技術,が検討されている。そ
の一例がGibbonsらが提案したいわゆる2階建ての共通
ゲートのMOSトランジスタ(IEEE,EDL-1,117,1980)
である。即ち,基板側にpチャネルMOSトランジスタ
を作り,その上にSOI(Silicon On Insulator)技術
を用いてSi/絶縁膜の多層構造を作り,そのSi/SiO2界
面を用いてnチャネルMOSトランジスタを形成した。
つまり,一つのゲートを上下のMOSトランジスタの共
通のゲートとして用いている訳である。
術,即ち三次元素子の形成技術,が検討されている。そ
の一例がGibbonsらが提案したいわゆる2階建ての共通
ゲートのMOSトランジスタ(IEEE,EDL-1,117,1980)
である。即ち,基板側にpチャネルMOSトランジスタ
を作り,その上にSOI(Silicon On Insulator)技術
を用いてSi/絶縁膜の多層構造を作り,そのSi/SiO2界
面を用いてnチャネルMOSトランジスタを形成した。
つまり,一つのゲートを上下のMOSトランジスタの共
通のゲートとして用いている訳である。
これに対し,本願発明は,第1図にその概念説明用の断
面図を示すように,半導体基板(例えばSi基板)50上に
絶縁膜(SiO2膜)61,62,63,…と半導体膜(Si膜)71,7
2,73,…とを交互に形成した多層構造の基板50内及び半
導体膜71,72,73,…内にそれぞれ熱拡散やイオン打込み
など周知の技術によって形成された複数個の,P+もしく
はN+の不純物ドープ領域101,102,103,104,…,115を作
ることによって,これらの不純物ドープ領域を組合せて
上下方向に複数のMOSトランジスタを形成するもので
あるが,その場合,ある半導体膜内の1つの不純物ドー
プ領域が,その上層側の不純物ドープ領域との組合せで
できるMOSトランジスタのソースもしくはドレインで
あるとともにその下層側の不純物ドープ領域との組合せ
でできるMOSトランジスタのゲート極として動作する
構成とすることも,また,上記ある半導体膜内のある不
純物ドープ領域は,その上層側の不純物ドープ領域との
組合せで構成されるMOSトランジスタのソースである
と同時にその下層側の不純物ドープ領域との組合せでで
きるMOSトランジスタのソースとして動作する構成と
することも,いずれの可能である。例えば,第1図の不
純物ドープ領域108,109,110,111,112,114で考えると,
最上層のPoly Si膜内に形成される不純物ドープ領域114
をゲート極として,111をソース,112をドレインとして
1つのMOSトランジスタを形成し,そして,111をゲ
ート,108をソース,109をドレインとして1つのMOS
トランジスタを,また112をゲート,109をソース,110
をドレインとして1つのMOSトランジスタから,それ
ぞれ形成される。従って,不純物ドープ領域111,112は
ソース(ドレイン)として動作すると同時にゲートとし
ても動作していることになる。次に,不純物ドープ領域
105,108,109,110について見ると,ゲート極がそれぞれ1
05,111で,ソース108及びドレイン109を共通した2つの
MOSトランジスタを構成することも可能である。
面図を示すように,半導体基板(例えばSi基板)50上に
絶縁膜(SiO2膜)61,62,63,…と半導体膜(Si膜)71,7
2,73,…とを交互に形成した多層構造の基板50内及び半
導体膜71,72,73,…内にそれぞれ熱拡散やイオン打込み
など周知の技術によって形成された複数個の,P+もしく
はN+の不純物ドープ領域101,102,103,104,…,115を作
ることによって,これらの不純物ドープ領域を組合せて
上下方向に複数のMOSトランジスタを形成するもので
あるが,その場合,ある半導体膜内の1つの不純物ドー
プ領域が,その上層側の不純物ドープ領域との組合せで
できるMOSトランジスタのソースもしくはドレインで
あるとともにその下層側の不純物ドープ領域との組合せ
でできるMOSトランジスタのゲート極として動作する
構成とすることも,また,上記ある半導体膜内のある不
純物ドープ領域は,その上層側の不純物ドープ領域との
組合せで構成されるMOSトランジスタのソースである
と同時にその下層側の不純物ドープ領域との組合せでで
きるMOSトランジスタのソースとして動作する構成と
することも,いずれの可能である。例えば,第1図の不
純物ドープ領域108,109,110,111,112,114で考えると,
最上層のPoly Si膜内に形成される不純物ドープ領域114
をゲート極として,111をソース,112をドレインとして
1つのMOSトランジスタを形成し,そして,111をゲ
ート,108をソース,109をドレインとして1つのMOS
トランジスタを,また112をゲート,109をソース,110
をドレインとして1つのMOSトランジスタから,それ
ぞれ形成される。従って,不純物ドープ領域111,112は
ソース(ドレイン)として動作すると同時にゲートとし
ても動作していることになる。次に,不純物ドープ領域
105,108,109,110について見ると,ゲート極がそれぞれ1
05,111で,ソース108及びドレイン109を共通した2つの
MOSトランジスタを構成することも可能である。
すなわち、本発明の三次元構造半導体装置は、半導体基
体上に交互に積層されたそれぞれ少なくとも1層の絶縁
膜および半導体膜を備え、上記半導体基体の表面領域お
よび上記半導体膜内にそれぞれ少なくとも2個形成され
た不純物ドープ領域をゲート、ソースもしくはドレイン
として構成されたMOSトランジスタを複数個含み、か
つ、上記半導体基体の表面領域に形成された上記不純物
ドープ領域の1個と上記半導体膜内に形成された上記不
純物ドープ領域の1個とは互いに接触していることを特
徴とする。
体上に交互に積層されたそれぞれ少なくとも1層の絶縁
膜および半導体膜を備え、上記半導体基体の表面領域お
よび上記半導体膜内にそれぞれ少なくとも2個形成され
た不純物ドープ領域をゲート、ソースもしくはドレイン
として構成されたMOSトランジスタを複数個含み、か
つ、上記半導体基体の表面領域に形成された上記不純物
ドープ領域の1個と上記半導体膜内に形成された上記不
純物ドープ領域の1個とは互いに接触していることを特
徴とする。
また、上記MOSトランジスタと上記別のMOSトラン
ジスタとは、前者トランジスタのソース、ドレインが同
時に後者トランジスタのソース、ドレインとなって1個
の前者トランジスタに対して1個の後者トランジスタが
形成される構成を有することを特徴とする。
ジスタとは、前者トランジスタのソース、ドレインが同
時に後者トランジスタのソース、ドレインとなって1個
の前者トランジスタに対して1個の後者トランジスタが
形成される構成を有することを特徴とする。
以下図面により本発明の実施例を説明する。
第2図は一実施例を示し、(a)は断面図、(b)は回路図で
あり、これは1つの不純物ドープ領域を、2つのMOS
トランジスタの一方のソースとすると同時に他方のゲー
トとして用いた2段のインバータ回路である。半導体基
体1の上に、まず、N+不純物ドープ領域3,4,6を形
成し、その後に絶縁膜2を形成する。続いて非晶質また
は多結晶Siを堆積し、レーザ光照射、または電子ビーム
照射、または線状ヒータによる局部加熱のいずれかの方
法で堆積層を単結晶またはほとんど単結晶にする。その
後、ゲート酸化膜7、ゲート電極8及び9を形成し、さ
らにその後、ゲート電極8及び9をマスクにしてN+不純
物を3′,5,6′の領域に導入する。
あり、これは1つの不純物ドープ領域を、2つのMOS
トランジスタの一方のソースとすると同時に他方のゲー
トとして用いた2段のインバータ回路である。半導体基
体1の上に、まず、N+不純物ドープ領域3,4,6を形
成し、その後に絶縁膜2を形成する。続いて非晶質また
は多結晶Siを堆積し、レーザ光照射、または電子ビーム
照射、または線状ヒータによる局部加熱のいずれかの方
法で堆積層を単結晶またはほとんど単結晶にする。その
後、ゲート酸化膜7、ゲート電極8及び9を形成し、さ
らにその後、ゲート電極8及び9をマスクにしてN+不純
物を3′,5,6′の領域に導入する。
以上の工程により作製された半導体装置は、(b)図に示
すように、4個のMOSトランジスタT1〜T4が接続され
た2段インバータ回路を形成していることになる。即
ち、第1のトランジスタT1はゲート電極9、及びソース
・ドレイン5,6′で構成され、第2のトランジスタT2
はゲート8、ソース・ドレイン3′,5で構成され、第
3トランジスタT3はゲート6′、ソース・ドレイン4,
6で構成され、そして第4のトランジスタT4はゲート
5、ソース・ドレイン3,4で構成されている。ここ
で、5は第1のトランジスタT1のソースであると同時に
第4のトランジスタT4のゲートとなっており、また、
6′は第1のトランジスタT1のドレインであると同時に
第3のトランジスタT3のゲートとなっている。更にこの
場合、絶縁膜により完全に分離された不純物ドープ層
と、一部分接続されている層とが混在している点が本発
明の一つの特徴ともなっている。即ちトランジスタT4に
おいてはゲート5とソース4とは絶縁膜において完全に
分離されている。しかしトランジスタT4とトランジスタ
T2とで考えると2つのトランジスタは3及び3′で接続
されている事になる。いい換えると3及び3′で上下の
トランジスタが接続される事になり、この点が三次元デ
バイスの構成に利する事になる。
すように、4個のMOSトランジスタT1〜T4が接続され
た2段インバータ回路を形成していることになる。即
ち、第1のトランジスタT1はゲート電極9、及びソース
・ドレイン5,6′で構成され、第2のトランジスタT2
はゲート8、ソース・ドレイン3′,5で構成され、第
3トランジスタT3はゲート6′、ソース・ドレイン4,
6で構成され、そして第4のトランジスタT4はゲート
5、ソース・ドレイン3,4で構成されている。ここ
で、5は第1のトランジスタT1のソースであると同時に
第4のトランジスタT4のゲートとなっており、また、
6′は第1のトランジスタT1のドレインであると同時に
第3のトランジスタT3のゲートとなっている。更にこの
場合、絶縁膜により完全に分離された不純物ドープ層
と、一部分接続されている層とが混在している点が本発
明の一つの特徴ともなっている。即ちトランジスタT4に
おいてはゲート5とソース4とは絶縁膜において完全に
分離されている。しかしトランジスタT4とトランジスタ
T2とで考えると2つのトランジスタは3及び3′で接続
されている事になる。いい換えると3及び3′で上下の
トランジスタが接続される事になり、この点が三次元デ
バイスの構成に利する事になる。
このように第2図実施例によれば、比較的簡単に2階建
ての素子が形成され、従来技術における2個のMOSト
ランジスタの面積内に4個のMOSトランジスタが集積
されることになる。
ての素子が形成され、従来技術における2個のMOSト
ランジスタの面積内に4個のMOSトランジスタが集積
されることになる。
第3図は本発明をSOIの多層構造に拡張した場合の実施
例を示す断面図と回路図で、これは、第2図の2段のイ
ンバータ回路を拡張して3段のインバータ回路となって
おり、この実施例によれば、従来技術における2個のM
OSトランジスタが占める面積内に6個のMOSトラン
ジスタが集積されることになる。尚、発明の実施例にお
いては不純物ドープ層としてN+層の場合を示したが、不
純物ドープ層がP+であっても、同様の回路が形成される
事は当然である。
例を示す断面図と回路図で、これは、第2図の2段のイ
ンバータ回路を拡張して3段のインバータ回路となって
おり、この実施例によれば、従来技術における2個のM
OSトランジスタが占める面積内に6個のMOSトラン
ジスタが集積されることになる。尚、発明の実施例にお
いては不純物ドープ層としてN+層の場合を示したが、不
純物ドープ層がP+であっても、同様の回路が形成される
事は当然である。
以上説明したように、本発明によれば、半導体装置の同
一面積内に、従来技術による場合より多い個数のMOS
トランジスタを形成することが可能となり、高集積密度
化を実現することができる。
一面積内に、従来技術による場合より多い個数のMOS
トランジスタを形成することが可能となり、高集積密度
化を実現することができる。
第1図は本発明の概念説明用の断面図、第2図、第3図
はそれぞれ本発明実施例を示す断面図、回路図である。 符号の説明 1,10,50……半導体基板 3,3′,3″,4,5,6,6′,6″,10……N+
不純物ドープ領域 101〜113……N+又はP+不純物ドープ領域 2,7,61〜64……絶縁膜 8,9,114,115……ゲート電極 71〜73……半導体膜
はそれぞれ本発明実施例を示す断面図、回路図である。 符号の説明 1,10,50……半導体基板 3,3′,3″,4,5,6,6′,6″,10……N+
不純物ドープ領域 101〜113……N+又はP+不純物ドープ領域 2,7,61〜64……絶縁膜 8,9,114,115……ゲート電極 71〜73……半導体膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蕨迫 光紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 向 喜一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 春田 亮 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西岡 泰城 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 徳山 ▲巍▼ 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−155764(JP,A) 特開 昭56−162875(JP,A)
Claims (2)
- 【請求項1】半導体基体上に交互に積層されたそれぞれ
少なくとも1層の絶縁膜および半導体膜を備え、上記半
導体基体の表面領域および上記半導体膜内にそれぞれ少
なくとも2個形成された不純物ドープ領域をゲート、ソ
ースもしくはドレインとして構成されたMOSトランジ
スタを複数個含み、かつ、上記半導体基体の表面領域に
形成された上記不純物ドープ領域の1個と上記半導体膜
内に形成された上記不純物ドープ領域の1個とは互いに
接触していることを特徴とする三次元構造半導体装置。 - 【請求項2】特許請求の範囲第1項記載の装置におい
て、上記MOSトランジスタと上記別のMOSトランジ
スタとは、前者トランジスタのソース、ドレインが同時
に後者トランジスタのソース、ドレインとなって1個の
前者トランジスタに対して1個の後者トランジスタが形
成される構成を有することを特徴とする三次元構造半導
体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57106225A JPH0636423B2 (ja) | 1982-06-22 | 1982-06-22 | 三次元構造半導体装置 |
KR1019830002677A KR900004724B1 (ko) | 1982-06-22 | 1983-06-16 | 3차원 구조 반도체 장치(三次元構造半導體裝置) |
US06/505,377 US4570175A (en) | 1982-06-22 | 1983-06-16 | Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations |
EP83106114A EP0097375B1 (en) | 1982-06-22 | 1983-06-22 | Three-dimensional semiconductor device |
DE8383106114T DE3368351D1 (en) | 1982-06-22 | 1983-06-22 | Three-dimensional semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57106225A JPH0636423B2 (ja) | 1982-06-22 | 1982-06-22 | 三次元構造半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58223359A JPS58223359A (ja) | 1983-12-24 |
JPH0636423B2 true JPH0636423B2 (ja) | 1994-05-11 |
Family
ID=14428190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57106225A Expired - Lifetime JPH0636423B2 (ja) | 1982-06-22 | 1982-06-22 | 三次元構造半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4570175A (ja) |
EP (1) | EP0097375B1 (ja) |
JP (1) | JPH0636423B2 (ja) |
KR (1) | KR900004724B1 (ja) |
DE (1) | DE3368351D1 (ja) |
Families Citing this family (9)
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---|---|---|---|---|
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