JPH0636057A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH0636057A JPH0636057A JP4190554A JP19055492A JPH0636057A JP H0636057 A JPH0636057 A JP H0636057A JP 4190554 A JP4190554 A JP 4190554A JP 19055492 A JP19055492 A JP 19055492A JP H0636057 A JPH0636057 A JP H0636057A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】１チップマイクロコンピュータ内のＡ／Ｄ変換
器の解析のためＡ／Ｄ変換器内のアナログ信号を外部に
出力する。 【構成】ＣＰＵ１０１，Ａ／Ｄ制御回路１０２，キャパ
シタ回路１０３，抵抗回路１０４，テスト回路１０５及
びコンパレータ１０６で構成するＡ／Ｄ変換器内蔵の１
チップマイクロコンピュータで、ＣＰＵ１０１より出力
する配線１１７のテスト信号が“Ｈ”の時、抵抗回路１
０４の出力電位を配線１１６，テスト回路１０５，配線
１１２を介して外部に出力する。また配線１１１を介し
て外部より入力する電位をテスト回路１０５，配線１１
８を介してキャパシタ回路に与え、Ａ／Ｄ変換を行うこ
とができる１チップマイクロコンピュータを提供する。
器の解析のためＡ／Ｄ変換器内のアナログ信号を外部に
出力する。 【構成】ＣＰＵ１０１，Ａ／Ｄ制御回路１０２，キャパ
シタ回路１０３，抵抗回路１０４，テスト回路１０５及
びコンパレータ１０６で構成するＡ／Ｄ変換器内蔵の１
チップマイクロコンピュータで、ＣＰＵ１０１より出力
する配線１１７のテスト信号が“Ｈ”の時、抵抗回路１
０４の出力電位を配線１１６，テスト回路１０５，配線
１１２を介して外部に出力する。また配線１１１を介し
て外部より入力する電位をテスト回路１０５，配線１１
８を介してキャパシタ回路に与え、Ａ／Ｄ変換を行うこ
とができる１チップマイクロコンピュータを提供する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵとＡ／Ｄ変換器
（アナログ−デジタル変換器）とを１チップ上に有する
１チップマイクロコンピュータに関し、特にＡ／Ｄ変換
中の内部電位を外部で制御可能な機能を有する１チップ
マイクロコンピュータに関する。
（アナログ−デジタル変換器）とを１チップ上に有する
１チップマイクロコンピュータに関し、特にＡ／Ｄ変換
中の内部電位を外部で制御可能な機能を有する１チップ
マイクロコンピュータに関する。
【０００２】
【従来の技術】従来の１チップマイクロコンピュータの
一例を図５，図６，図７を用いて説明する。図５は、従
来の１チップマイクロコンピュータの一例のブロック図
である。図６は、図５のブロック図のキャパシタ回路１
０３の回路の一例である。図７は、図５のブロック図の
抵抗回路１０４の回路の一例である。
一例を図５，図６，図７を用いて説明する。図５は、従
来の１チップマイクロコンピュータの一例のブロック図
である。図６は、図５のブロック図のキャパシタ回路１
０３の回路の一例である。図７は、図５のブロック図の
抵抗回路１０４の回路の一例である。
【０００３】このマイクロコンピュータは、上位２ビッ
トをキャパシタが受け持ち、上位より３ビット目以降の
ビットを抵抗が受け持つＣ−ＲタイプのＡ／Ｄ変換器を
有する１チップマイクロコンピュータである。
トをキャパシタが受け持ち、上位より３ビット目以降の
ビットを抵抗が受け持つＣ−ＲタイプのＡ／Ｄ変換器を
有する１チップマイクロコンピュータである。
【０００４】図５の１チップマイクロコンピュータの構
成を説明する。ＣＰＵ１０１は、入出力バス１０７に接
続されている。Ａ／Ｄ制御回路１０２は、入出力バス１
０７を介してＣＰＵ１０１と接続されている。このＡ／
Ｄ制御回路１０２は、制御データやＡ／Ｄ変換結果（Ａ
／Ｄ変換したデジタルデータ）をＣＰＵ１０１とやりと
りする。
成を説明する。ＣＰＵ１０１は、入出力バス１０７に接
続されている。Ａ／Ｄ制御回路１０２は、入出力バス１
０７を介してＣＰＵ１０１と接続されている。このＡ／
Ｄ制御回路１０２は、制御データやＡ／Ｄ変換結果（Ａ
／Ｄ変換したデジタルデータ）をＣＰＵ１０１とやりと
りする。
【０００５】キャパシタ回路１０３は、バス１０８を介
してＡ／Ｄ制御回路１０２と接続されていて、Ａ／Ｄ制
御回路１０２が出力する制御データに従って、その回路
内のキャパシタ（後述の図６のキャパシタ６０５，６０
６，６０７）に蓄える電荷を制御している。
してＡ／Ｄ制御回路１０２と接続されていて、Ａ／Ｄ制
御回路１０２が出力する制御データに従って、その回路
内のキャパシタ（後述の図６のキャパシタ６０５，６０
６，６０７）に蓄える電荷を制御している。
【０００６】抵抗回路１０４は、バス１０９を介してＡ
／Ｄ制御回路１０２と接続されている。この抵抗回路１
０４は、Ａ／Ｄ制御回路１０２より出力される制御デー
タに従って、回路内の第１の基準電位源が接続されてい
るＶＲＥＦ端子と接地電位（ＧＮＤ）が接続されている
ＡＶＳＳ端子との間に直列に接続された抵抗群（図７の
抵抗７０７，７０８，…７１１）の抵抗の端子同志の接
続点およびＡＶＳＳの電位を選択して、配線１１６でキ
ャパシタ回路１０３に出力する回路である。
／Ｄ制御回路１０２と接続されている。この抵抗回路１
０４は、Ａ／Ｄ制御回路１０２より出力される制御デー
タに従って、回路内の第１の基準電位源が接続されてい
るＶＲＥＦ端子と接地電位（ＧＮＤ）が接続されている
ＡＶＳＳ端子との間に直列に接続された抵抗群（図７の
抵抗７０７，７０８，…７１１）の抵抗の端子同志の接
続点およびＡＶＳＳの電位を選択して、配線１１６でキ
ャパシタ回路１０３に出力する回路である。
【０００７】端子ＶＡは、第２の基準電位源と接続され
ている端子であり、配線１１３と接続され第２の基準電
位を供給する。
ている端子であり、配線１１３と接続され第２の基準電
位を供給する。
【０００８】コンパレータ１０６は、第１の入力端子が
第２の基準電位がかかった配線１１３に接続され、第２
の入力端子がキャパシタ回路１０３からの出力電位のか
かった配線１１４に接続され、出力端子が配線１１５を
介してＡ／Ｄ制御回路１０２に接続されている。このコ
ンパレータ１０６は、第２の基準電位がかかった配線１
１３の電位と、キャパシタ回路１０３からの出力電位の
かかった配線１１４の電位とを比較し、比較結果をＡ／
Ｄ制御回路１０２に出力する。
第２の基準電位がかかった配線１１３に接続され、第２
の入力端子がキャパシタ回路１０３からの出力電位のか
かった配線１１４に接続され、出力端子が配線１１５を
介してＡ／Ｄ制御回路１０２に接続されている。このコ
ンパレータ１０６は、第２の基準電位がかかった配線１
１３の電位と、キャパシタ回路１０３からの出力電位の
かかった配線１１４の電位とを比較し、比較結果をＡ／
Ｄ制御回路１０２に出力する。
【０００９】アナログ信号入力端子ＡＩＮは、アナログ
信号を入力し配線１１０を介してキャパシタ回路１０３
に入力する端子である。
信号を入力し配線１１０を介してキャパシタ回路１０３
に入力する端子である。
【００１０】次に図６を用いて、図５のキャパシタ回路
１０３の一例について説明する。
１０３の一例について説明する。
【００１１】スイッチ６０１は、制御端子が制御データ
が入力されたバス１０８と接続された配線６０８と接続
され、第１のスイッチ端子が配線１１３と接続され、第
２のスイッチ端子が配線１１４と接続されている。この
スイッチ６０１は、配線６０８のデジタル信号が“Ｈ”
（ハイ）の時、第２の基準電位がかかっている配線１１
３と配線１１４とを接続し、“Ｌ”（ロー）の時、配線
１１３と配線１１４との接続を切るスイッチング素子や
スイッチング回路である。
が入力されたバス１０８と接続された配線６０８と接続
され、第１のスイッチ端子が配線１１３と接続され、第
２のスイッチ端子が配線１１４と接続されている。この
スイッチ６０１は、配線６０８のデジタル信号が“Ｈ”
（ハイ）の時、第２の基準電位がかかっている配線１１
３と配線１１４とを接続し、“Ｌ”（ロー）の時、配線
１１３と配線１１４との接続を切るスイッチング素子や
スイッチング回路である。
【００１２】スイッチ６０２は、制御端子が制御データ
が入力されたバス１０８と接続された配線６０８と接続
され、第１のスイッチ端子が配線６１１と接続され、第
２のスイッチ端子がアナログ信号が入力する配線１１０
と接続され、第３のスイッチ端子が配線１１６と接続さ
れている。このスイッチ６０２は、配線６０８のデジタ
ル信号が“Ｈ”の時、配線１１０と配線６１１とだけ接
続し、配線６０８のデジタル信号が“Ｌ”である時、配
線１１６と配線６１１とだけを接続するスイッチング素
子やスイッチング回路である。
が入力されたバス１０８と接続された配線６０８と接続
され、第１のスイッチ端子が配線６１１と接続され、第
２のスイッチ端子がアナログ信号が入力する配線１１０
と接続され、第３のスイッチ端子が配線１１６と接続さ
れている。このスイッチ６０２は、配線６０８のデジタ
ル信号が“Ｈ”の時、配線１１０と配線６１１とだけ接
続し、配線６０８のデジタル信号が“Ｌ”である時、配
線１１６と配線６１１とだけを接続するスイッチング素
子やスイッチング回路である。
【００１３】スイッチ６０３は、配線６０８のデジタル
信号が“Ｈ”の時、アナログ信号の配線１１０と配線６
１２とだけを接続し、配線６０８のデジタル信号が
“Ｌ”かつ制御データが入力されたバス１０８と接続さ
れた配線６１０のデジタル信号が“Ｌ”の時、接地電位
のＡＶＳＳと接続された配線６１４と配線６１２とだけ
を接続し、配線６０８のデジタル信号が“Ｌ”かつ配線
６１０のデジタル信号が“Ｈ”の時、第１の基準電位の
ＶＲＥＦ端子と接続された配線６１５を配線６１２とだ
けを接続するスイッチング素子やスイッチング回路であ
る。
信号が“Ｈ”の時、アナログ信号の配線１１０と配線６
１２とだけを接続し、配線６０８のデジタル信号が
“Ｌ”かつ制御データが入力されたバス１０８と接続さ
れた配線６１０のデジタル信号が“Ｌ”の時、接地電位
のＡＶＳＳと接続された配線６１４と配線６１２とだけ
を接続し、配線６０８のデジタル信号が“Ｌ”かつ配線
６１０のデジタル信号が“Ｈ”の時、第１の基準電位の
ＶＲＥＦ端子と接続された配線６１５を配線６１２とだ
けを接続するスイッチング素子やスイッチング回路であ
る。
【００１４】スイッチ６０４は、配線６０８のデジタル
信号が“Ｈ”の時、アナログ信号の配線１１０と配線６
１３とだけを接続し、配線６０８が“Ｌ”かつバス１０
８と接続された配線６０９が“Ｌ”の時、ＡＶＳＳと接
続された配線６１４と配線６１３とだけを接続し、配線
６０８が“Ｌ”かつ配線６０９が“Ｈ”の時、第１の基
準電位のＶＲＥＦ端子と接続された配線６１５と配線６
１３とだけを接続するスイッチング素子やスイッチング
回路である。前述のように配線６０８，６０９，６１０
は、バス１０８の制御データの所定の１ビットにそれぞ
れ対応している。
信号が“Ｈ”の時、アナログ信号の配線１１０と配線６
１３とだけを接続し、配線６０８が“Ｌ”かつバス１０
８と接続された配線６０９が“Ｌ”の時、ＡＶＳＳと接
続された配線６１４と配線６１３とだけを接続し、配線
６０８が“Ｌ”かつ配線６０９が“Ｈ”の時、第１の基
準電位のＶＲＥＦ端子と接続された配線６１５と配線６
１３とだけを接続するスイッチング素子やスイッチング
回路である。前述のように配線６０８，６０９，６１０
は、バス１０８の制御データの所定の１ビットにそれぞ
れ対応している。
【００１５】キャパシタ６０５は、一端が配線１１４に
接続され、他端が配線６１１に接続されている。キャパ
シタ６０６は、一端が配線１１４に接続され、他端が配
線６１２に接続されている。キャパシタ６０７は、一端
が配線１１４に接続され、他端が配線６１３に接続され
ている。これら３つのキャパシタ６０５，６０６，６０
７の容量の比は１：１：２である。
接続され、他端が配線６１１に接続されている。キャパ
シタ６０６は、一端が配線１１４に接続され、他端が配
線６１２に接続されている。キャパシタ６０７は、一端
が配線１１４に接続され、他端が配線６１３に接続され
ている。これら３つのキャパシタ６０５，６０６，６０
７の容量の比は１：１：２である。
【００１６】次に図７を用いて、図５のブロック図の抵
抗回路１０４の一例について説明する。
抗回路１０４の一例について説明する。
【００１７】複数抵抗７０７，７０８，…７１１は、第
１の基準電位のＶＲＥＦ端子と接地電位（第３の基準電
位または低電位源）のＡＶＳＳ端子との間に直列にそれ
ぞれ接続されている。各抵抗の端子の接続点およびＡＶ
ＳＳには配線７１８，７１９，…７２３の一端がそれぞ
れ接続されている。トランスファゲート７０１，７０
２，…７０６は、ソース・ドレイン電流路の一端にそれ
ぞれ配線７１８，７１９，…７２３の他端が接続され、
ゲートにそれぞれ制御信号を入力するためバス１０９か
らの配線７１２，７１３…７１７が接続されている。配
線７１８〜７２３の信号は、抵抗群７０７〜７１１の任
意の接続点およびＡＶＳＳの電位を選択して出力するた
めの信号群である。配線１１６は、トランスファゲート
７０１〜７０６のソース・ドレイン電流路の他端に共通
接続され、スイッチ６０２に入力している。
１の基準電位のＶＲＥＦ端子と接地電位（第３の基準電
位または低電位源）のＡＶＳＳ端子との間に直列にそれ
ぞれ接続されている。各抵抗の端子の接続点およびＡＶ
ＳＳには配線７１８，７１９，…７２３の一端がそれぞ
れ接続されている。トランスファゲート７０１，７０
２，…７０６は、ソース・ドレイン電流路の一端にそれ
ぞれ配線７１８，７１９，…７２３の他端が接続され、
ゲートにそれぞれ制御信号を入力するためバス１０９か
らの配線７１２，７１３…７１７が接続されている。配
線７１８〜７２３の信号は、抵抗群７０７〜７１１の任
意の接続点およびＡＶＳＳの電位を選択して出力するた
めの信号群である。配線１１６は、トランスファゲート
７０１〜７０６のソース・ドレイン電流路の他端に共通
接続され、スイッチ６０２に入力している。
【００１８】次に従来の１チップマイクロコンピュータ
の一例の動作を図５，図６，図７を用いて説明する。
の一例の動作を図５，図６，図７を用いて説明する。
【００１９】まずＣＰＵ１０１は、入出力バス１０７を
介して、Ａ／Ｄ制御回路１０２にＡ／Ｄ変換に関する制
御データを送る。Ａ／Ｄ制御回路１０２は、バス１０８
を介して制御データをキャパシタ回路１０３に入力す
る。
介して、Ａ／Ｄ制御回路１０２にＡ／Ｄ変換に関する制
御データを送る。Ａ／Ｄ制御回路１０２は、バス１０８
を介して制御データをキャパシタ回路１０３に入力す
る。
【００２０】これにより「サンプリング動作」が開始さ
れる。キャパシタ回路１０３の配線６０８のデジタル信
号は、まず“Ｈ”になり、スイッチ６０１が配線１１３
と配線１１４とを接続すると共に、スイッチ６０２，６
０３，６０４がアナログ信号の配線１１０と配線６１
１，６１２，６１３とを接続する。これによりキャパシ
タ６０５，６０６，６０７の一端には第２の基準電位が
かかり、他端にはアナログ信号の電位がかかり、これら
電位の差に基ずく電荷が蓄積される。
れる。キャパシタ回路１０３の配線６０８のデジタル信
号は、まず“Ｈ”になり、スイッチ６０１が配線１１３
と配線１１４とを接続すると共に、スイッチ６０２，６
０３，６０４がアナログ信号の配線１１０と配線６１
１，６１２，６１３とを接続する。これによりキャパシ
タ６０５，６０６，６０７の一端には第２の基準電位が
かかり、他端にはアナログ信号の電位がかかり、これら
電位の差に基ずく電荷が蓄積される。
【００２１】次に「Ａ／Ｄ変換動作」が開始される。配
線６０８は“Ｌ”となり、スイッチ６０１がＯＦＦにな
ると共に、スイッチ６０２が配線１１６と配線６１１と
を接続する。最初のステップで配線６０９を“Ｈ”かつ
配線６１０を“Ｌ”とすると、スイッチ６０４は、ＶＲ
ＥＦ端子の第１の基準電位である高電位を配線６１３に
出力する。キャパシタ６０５，６０６，６０７に蓄えら
れる電荷量は、ＶＲＥＦ端子の電荷とキャパシタ６０７
の容量に従って増加し、信号１１４の電位が押し上げら
れる。コンパレータ１０６は、配線１１３の第２の基準
電位とこの配線１１４の押し上げられた電位とを比較し
て、比較結果をＡ／Ｄ制御回路１０２に配線１１５を介
して出力する。コンパレータ１０６の出力結果は、Ａ／
Ｄ変換の最上位ビットの変換結果であり、この結果によ
って図６の信号６０９の値が決定する。
線６０８は“Ｌ”となり、スイッチ６０１がＯＦＦにな
ると共に、スイッチ６０２が配線１１６と配線６１１と
を接続する。最初のステップで配線６０９を“Ｈ”かつ
配線６１０を“Ｌ”とすると、スイッチ６０４は、ＶＲ
ＥＦ端子の第１の基準電位である高電位を配線６１３に
出力する。キャパシタ６０５，６０６，６０７に蓄えら
れる電荷量は、ＶＲＥＦ端子の電荷とキャパシタ６０７
の容量に従って増加し、信号１１４の電位が押し上げら
れる。コンパレータ１０６は、配線１１３の第２の基準
電位とこの配線１１４の押し上げられた電位とを比較し
て、比較結果をＡ／Ｄ制御回路１０２に配線１１５を介
して出力する。コンパレータ１０６の出力結果は、Ａ／
Ｄ変換の最上位ビットの変換結果であり、この結果によ
って図６の信号６０９の値が決定する。
【００２２】同様にして次のステップでは、配線６１０
の信号を“Ｈ”としスイッチ６０３は、ＶＲＥＦ端子を
選択して配線６１２と接続する。キャパシタ６０５，６
０６，６０７に蓄えられる電荷量は、ＶＲＥＦ端子の第
１の基準電位とキャパシタ６０６の容量に従って増加
し、配線１１４の電位が押し上げられる。コンパレータ
１０６は、配線１１３の第２の基準電位と配線１１４の
電位とを比較して比較結果をＡ／Ｄ制御回路１０２に出
力する。コンパレータ１０６の出力結果は、Ａ／Ｄ変換
の上位から２ビット目の変換結果である。この結果によ
って図６の信号６１０の値が決定する。
の信号を“Ｈ”としスイッチ６０３は、ＶＲＥＦ端子を
選択して配線６１２と接続する。キャパシタ６０５，６
０６，６０７に蓄えられる電荷量は、ＶＲＥＦ端子の第
１の基準電位とキャパシタ６０６の容量に従って増加
し、配線１１４の電位が押し上げられる。コンパレータ
１０６は、配線１１３の第２の基準電位と配線１１４の
電位とを比較して比較結果をＡ／Ｄ制御回路１０２に出
力する。コンパレータ１０６の出力結果は、Ａ／Ｄ変換
の上位から２ビット目の変換結果である。この結果によ
って図６の信号６１０の値が決定する。
【００２３】次のステップからは抵抗回路１０４の出力
である信号１１６の電位を決定することで上位から３ビ
ット目以降の変換結果を求める。図７においてＶＲＥＦ
端子の中間電位が配線１１６の電位となるよう配線７１
２，７１３…７１７の中の一つの信号を“Ｈ”にする。
図６でキャパシタ６０５，６０６，６０７に蓄えられる
電荷量は、配線１１６の電位とキャパシタ６０５の容量
に従って増加し、配線１１４の電位を押し上げる。以下
同様にしてコンパレータ１０６より出力する比較結果が
上位から３ビット目の変換結果になる。以下同様に図７
の抵抗回路からの配線１１６の出力信号の電位を変化さ
せ上位より４ビット目以降の変換結果を求める。全ての
変換が終了した段階で、Ａ／Ｄ制御回路１０２からバス
１０７を介してＣＰＵ１０１に変換結果が出力され、Ａ
／Ｄ変換が終了する。
である信号１１６の電位を決定することで上位から３ビ
ット目以降の変換結果を求める。図７においてＶＲＥＦ
端子の中間電位が配線１１６の電位となるよう配線７１
２，７１３…７１７の中の一つの信号を“Ｈ”にする。
図６でキャパシタ６０５，６０６，６０７に蓄えられる
電荷量は、配線１１６の電位とキャパシタ６０５の容量
に従って増加し、配線１１４の電位を押し上げる。以下
同様にしてコンパレータ１０６より出力する比較結果が
上位から３ビット目の変換結果になる。以下同様に図７
の抵抗回路からの配線１１６の出力信号の電位を変化さ
せ上位より４ビット目以降の変換結果を求める。全ての
変換が終了した段階で、Ａ／Ｄ制御回路１０２からバス
１０７を介してＣＰＵ１０１に変換結果が出力され、Ａ
／Ｄ変換が終了する。
【００２４】
【発明が解決しようとする課題】上記従来の１チップマ
イクロコンピュータには以下に示す大きな欠点がある。
１．Ａ／Ｄ変換器の内部の抵抗回路の出力電位１１６
が、外部に出力されていないため、Ａ／Ｄ変換特性が悪
化した場合、その原因がキャパシタ回路にあるのか、抵
抗回路にあるのか判断できない。２．キャパシタ回路に
与えられる抵抗回路の出力電位１１６は、外部より入力
する手段が無いので、抵抗回路が正常動作をしていない
時は、キャパシタ回路の特性を測定することができな
い。
イクロコンピュータには以下に示す大きな欠点がある。
１．Ａ／Ｄ変換器の内部の抵抗回路の出力電位１１６
が、外部に出力されていないため、Ａ／Ｄ変換特性が悪
化した場合、その原因がキャパシタ回路にあるのか、抵
抗回路にあるのか判断できない。２．キャパシタ回路に
与えられる抵抗回路の出力電位１１６は、外部より入力
する手段が無いので、抵抗回路が正常動作をしていない
時は、キャパシタ回路の特性を測定することができな
い。
【００２５】
【課題を解決するための手段】本発明の１チップマイク
ロコンピュータはＣＰＵとＡ／Ｄ制御回路と、ＣＰＵと
Ａ／Ｄ制御回路を接続する入出力バスと、Ａ／Ｄ制御回
路より出力する制御データに従って、外部より入力する
第１のアナログ信号をアナログディジタル変換するＡ／
Ｄ変換回路と、ＣＰＵより出力する信号に従って、前記
Ａ／Ｄ変換回路内の信号を外部に出力すると共に、外部
より入力する第２のアナログ信号で前記Ａ／Ｄ変換回路
を動作させるテスト手段を含んで構成している。
ロコンピュータはＣＰＵとＡ／Ｄ制御回路と、ＣＰＵと
Ａ／Ｄ制御回路を接続する入出力バスと、Ａ／Ｄ制御回
路より出力する制御データに従って、外部より入力する
第１のアナログ信号をアナログディジタル変換するＡ／
Ｄ変換回路と、ＣＰＵより出力する信号に従って、前記
Ａ／Ｄ変換回路内の信号を外部に出力すると共に、外部
より入力する第２のアナログ信号で前記Ａ／Ｄ変換回路
を動作させるテスト手段を含んで構成している。
【００２６】
【実施例】本発明の一実施例について、図１，図２を参
照して説明する。
照して説明する。
【００２７】図１は本発明の１チップマイクロコンピュ
ータのブロック図である。図２は図１内にあるテスト回
路の一実施例である。
ータのブロック図である。図２は図１内にあるテスト回
路の一実施例である。
【００２８】図１の１チップマイクロコンピュータの構
成を以下に示す。Ａ／Ｄ制御回路１０２は、ＣＰＵ１０
１と入出力バス１０７を介して制御データ及びＡ／Ｄ変
換結果をやりとりし、またコンパレータ１０６の出力信
号を配線１１５によってキャパシタ回路１０３の抵抗回
路１０４を制御する。キャパシタ回路１０３は、Ａ／Ｄ
制御回路１０２の出力データをバス１０８を介してうけ
とり、内部のスイッチを切り換えて内部のキャパシタに
蓄える電荷量を変化させる（本キャパシタ回路の動作は
従来例の説明で述べた）。抵抗回路１０４は、Ａ／Ｄ制
御回路１０２の出力データをバス１０９を介してうけと
り、その制御データに基づいて内部の直列接続された抵
抗の任意の箇所の電位をテスト回路１０５に出力する
（本抵抗回路の詳細な動作は従来例の説明で述べた）。
テスト回路１０５は、ＣＰＵ１０１より出力する配線１
１７のテスト信号に従って抵抗回路１０４の配線１１６
の出力信号と配線１１１の外部入力信号を選択しキャパ
シタ回路１０３に出力すると共に、抵抗回路１０４の配
線１１６の出力信号を配線１１２の外部出力信号に出力
するか選択する（本テスト回路の動作は図２の説明で述
べる）。コンパレータ１０６は、基準電位１１３とキャ
パシタ回路１０３の出力電位１１４とを比較し比較結果
をＡ／Ｄ制御回路１０２に出力する。入出力バス１０７
は、Ａ／Ｄ制御回路１０２とＣＰＵ１０１を接続する。
バス１０８は、Ａ／Ｄ制御回路１０２の出力バスでＡ／
Ｄ制御回路１０２より出力する制御データをキャパシタ
回路１０３に与える。バス１０９は、Ａ／Ｄ制御回路の
出力バスで、Ａ／Ｄ制御回路１０２より出力する制御デ
ータを抵抗回路１０４に与える。配線１１０のアナログ
入力信号は、キャパシタ回路１０３に入力する。配線１
１１の信号は、外部端子よりテスト回路１０５に入力す
る。配線１１２の信号は、テスト回路１０５の出力であ
り、外部端子に出力する。配線１１３は、基準電位をキ
ャパシタ回路１０３とコンパレータ１０６に与える。配
線１１４の信号は、キャパシタ回路１０３の出力電位を
コンパレータ１０６に与える。配線１１５の信号は、コ
ンパレータの出力信号であり、Ａ／Ｄ制御回路に入力す
る。配線１１６の信号は、抵抗回路１０４の出力電位を
テスト回路に与える。配線１１７の信号は、ＣＰＵの出
力信号であり、Ａ／Ｄのテスト時“Ｈ”になる。配線１
１８の信号は、テスト回路１０５の出力電位をキャパシ
タ回路１０３に与える。以上を含んで本発明の１チップ
マイクロコンピュータを構成している。
成を以下に示す。Ａ／Ｄ制御回路１０２は、ＣＰＵ１０
１と入出力バス１０７を介して制御データ及びＡ／Ｄ変
換結果をやりとりし、またコンパレータ１０６の出力信
号を配線１１５によってキャパシタ回路１０３の抵抗回
路１０４を制御する。キャパシタ回路１０３は、Ａ／Ｄ
制御回路１０２の出力データをバス１０８を介してうけ
とり、内部のスイッチを切り換えて内部のキャパシタに
蓄える電荷量を変化させる（本キャパシタ回路の動作は
従来例の説明で述べた）。抵抗回路１０４は、Ａ／Ｄ制
御回路１０２の出力データをバス１０９を介してうけと
り、その制御データに基づいて内部の直列接続された抵
抗の任意の箇所の電位をテスト回路１０５に出力する
（本抵抗回路の詳細な動作は従来例の説明で述べた）。
テスト回路１０５は、ＣＰＵ１０１より出力する配線１
１７のテスト信号に従って抵抗回路１０４の配線１１６
の出力信号と配線１１１の外部入力信号を選択しキャパ
シタ回路１０３に出力すると共に、抵抗回路１０４の配
線１１６の出力信号を配線１１２の外部出力信号に出力
するか選択する（本テスト回路の動作は図２の説明で述
べる）。コンパレータ１０６は、基準電位１１３とキャ
パシタ回路１０３の出力電位１１４とを比較し比較結果
をＡ／Ｄ制御回路１０２に出力する。入出力バス１０７
は、Ａ／Ｄ制御回路１０２とＣＰＵ１０１を接続する。
バス１０８は、Ａ／Ｄ制御回路１０２の出力バスでＡ／
Ｄ制御回路１０２より出力する制御データをキャパシタ
回路１０３に与える。バス１０９は、Ａ／Ｄ制御回路の
出力バスで、Ａ／Ｄ制御回路１０２より出力する制御デ
ータを抵抗回路１０４に与える。配線１１０のアナログ
入力信号は、キャパシタ回路１０３に入力する。配線１
１１の信号は、外部端子よりテスト回路１０５に入力す
る。配線１１２の信号は、テスト回路１０５の出力であ
り、外部端子に出力する。配線１１３は、基準電位をキ
ャパシタ回路１０３とコンパレータ１０６に与える。配
線１１４の信号は、キャパシタ回路１０３の出力電位を
コンパレータ１０６に与える。配線１１５の信号は、コ
ンパレータの出力信号であり、Ａ／Ｄ制御回路に入力す
る。配線１１６の信号は、抵抗回路１０４の出力電位を
テスト回路に与える。配線１１７の信号は、ＣＰＵの出
力信号であり、Ａ／Ｄのテスト時“Ｈ”になる。配線１
１８の信号は、テスト回路１０５の出力電位をキャパシ
タ回路１０３に与える。以上を含んで本発明の１チップ
マイクロコンピュータを構成している。
【００２９】次に図２を用いて、図１内にあるテスト回
路の一実施例について説明する。図２のテスト回路の構
成を以下に示す。インバータ２０１は、配線１１７の信
号を入力とする。トランスファゲートは、インバータ３
０１の出力信号をゲート入力とする。トランスファゲー
ト２０３，２０４は、配線１１７の信号をゲート入力と
する。配線１１６の信号は、トランスファゲート２０２
のソースとトランスファゲート２０３のソースに接続す
る。配線１１８の信号は、トランスファゲート２０２の
ドレインとトランスファゲート２０４のドレインに接続
する。配線１１１の信号は、トランスファゲート２０４
のソースに接続する。配線１１２の信号は、トランスフ
ァゲート２０３のドレインに接続する。以上を含んで本
実施例のテスト回路を構成している。今配線１１７の信
号が“Ｌ”の時はインバータ２０１の出力は“Ｈ”とな
り、トランスファゲート２０２がＯＮして配線１１６の
信号と配線１１８の信号が導通する。またトランスファ
ゲート２０３，２０４のゲート入力は“Ｌ”であるので
ＯＦＦする。また配線１１７の信号１１７が“Ｈ”の時
はインバータ２０１の出力は“Ｌ”となりトランスファ
ゲート２０２はＯＦＦする。更にトランスファゲート２
０３，２０４はＯＮし配線１１１の信号と配線１１８の
信号、配線１１２の信号と配線１１６の信号はそれぞれ
導通する。
路の一実施例について説明する。図２のテスト回路の構
成を以下に示す。インバータ２０１は、配線１１７の信
号を入力とする。トランスファゲートは、インバータ３
０１の出力信号をゲート入力とする。トランスファゲー
ト２０３，２０４は、配線１１７の信号をゲート入力と
する。配線１１６の信号は、トランスファゲート２０２
のソースとトランスファゲート２０３のソースに接続す
る。配線１１８の信号は、トランスファゲート２０２の
ドレインとトランスファゲート２０４のドレインに接続
する。配線１１１の信号は、トランスファゲート２０４
のソースに接続する。配線１１２の信号は、トランスフ
ァゲート２０３のドレインに接続する。以上を含んで本
実施例のテスト回路を構成している。今配線１１７の信
号が“Ｌ”の時はインバータ２０１の出力は“Ｈ”とな
り、トランスファゲート２０２がＯＮして配線１１６の
信号と配線１１８の信号が導通する。またトランスファ
ゲート２０３，２０４のゲート入力は“Ｌ”であるので
ＯＦＦする。また配線１１７の信号１１７が“Ｈ”の時
はインバータ２０１の出力は“Ｌ”となりトランスファ
ゲート２０２はＯＦＦする。更にトランスファゲート２
０３，２０４はＯＮし配線１１１の信号と配線１１８の
信号、配線１１２の信号と配線１１６の信号はそれぞれ
導通する。
【００３０】次に図１，図２を用いて本発明のＡ／Ｄ変
換器を有する１チップマイクロコンピュータの動作につ
いて説明する。
換器を有する１チップマイクロコンピュータの動作につ
いて説明する。
【００３１】ＣＰＵ１０１より出力する配線１１７のテ
スト信号が“Ｌ”の時の動作については従来例と同様の
動作をするのでここでは説明を省略する。
スト信号が“Ｌ”の時の動作については従来例と同様の
動作をするのでここでは説明を省略する。
【００３２】ＣＰＵ１０１より出力する配線１１７のテ
スト信号が“Ｈ”の時、図２で説明したように配線１１
６の信号と配線１１２の信号は導通し、抵抗回路１０４
の配線１１６の出力信号の電位は配線１１２を介して外
部に出力する。また配線１１１と配線１１８が導通する
ので、外部より配線１１１を介して入力する電位がキャ
パシタ回路１０３に入力する。以下従来例で説明したよ
うに、外部より配線１１１，トランスファゲート２０
４，配線１１８を介してキャパシタ回路に入力する電位
を抵抗回路１０４が出力する配線１１６の出力信号の代
わりに用いて上位３ビット目以降のＡ／Ｄ変換を実行す
る。
スト信号が“Ｈ”の時、図２で説明したように配線１１
６の信号と配線１１２の信号は導通し、抵抗回路１０４
の配線１１６の出力信号の電位は配線１１２を介して外
部に出力する。また配線１１１と配線１１８が導通する
ので、外部より配線１１１を介して入力する電位がキャ
パシタ回路１０３に入力する。以下従来例で説明したよ
うに、外部より配線１１１，トランスファゲート２０
４，配線１１８を介してキャパシタ回路に入力する電位
を抵抗回路１０４が出力する配線１１６の出力信号の代
わりに用いて上位３ビット目以降のＡ／Ｄ変換を実行す
る。
【００３３】
【実施例２】本発明の第２の実施例について図３，図４
を用いて説明する。図３は本発明の１チップマイクロコ
ンピュータの他の実施例を示すブロック図である。図４
は図３内にある切り換え回路３０１の一実施例である。
他の実施例では、一実施例と同様な機能のユニットには
同一の番号を付けている。従って他の実施例の説明では
一実施例と異なる部分について説明を加え、同一の番号
を使用するユニットの説明は省略する。
を用いて説明する。図３は本発明の１チップマイクロコ
ンピュータの他の実施例を示すブロック図である。図４
は図３内にある切り換え回路３０１の一実施例である。
他の実施例では、一実施例と同様な機能のユニットには
同一の番号を付けている。従って他の実施例の説明では
一実施例と異なる部分について説明を加え、同一の番号
を使用するユニットの説明は省略する。
【００３４】図３の１チップマイクロコンピュータの構
成は、図１の一実施例とほぼ同様であるが、他の実施例
では抵抗回路内の抵抗群の評価を行うため、テスト時に
ＣＰＵ１０１より出力する制御データを抵抗回路に与え
て、抵抗回路内の任意の箇所の出力電位を外部に出力で
きるようにした。
成は、図１の一実施例とほぼ同様であるが、他の実施例
では抵抗回路内の抵抗群の評価を行うため、テスト時に
ＣＰＵ１０１より出力する制御データを抵抗回路に与え
て、抵抗回路内の任意の箇所の出力電位を外部に出力で
きるようにした。
【００３５】図３では一実施例に加えて、ＣＰＵ１０１
より出力する配線１１７の信号に従って、Ａ／Ｄ制御回
路１０２より出力バス１０９を介して出力する制御デー
タとＣＰＵ１０１より出力バス３０２を介して出力する
制御データを切り換えてバス３０３に出力する切り換え
回路３０１と、ＣＰＵより出力し切り換え回路３０１に
入力するバス３０２と、切り換え回路３０１の出力で抵
抗回路１０４に入力するバス３０３を含んで構成してい
る。
より出力する配線１１７の信号に従って、Ａ／Ｄ制御回
路１０２より出力バス１０９を介して出力する制御デー
タとＣＰＵ１０１より出力バス３０２を介して出力する
制御データを切り換えてバス３０３に出力する切り換え
回路３０１と、ＣＰＵより出力し切り換え回路３０１に
入力するバス３０２と、切り換え回路３０１の出力で抵
抗回路１０４に入力するバス３０３を含んで構成してい
る。
【００３６】次に図４を用いて図３内の切り換え回路３
０１の一実施例について説明する。図４の切り換え回路
の構成を以下に示す。インバータ４０１は、配線１１７
の信号を入力とする。配線４０８の信号は、インバータ
４０１の出力信号である。トランスファゲート群４０２
〜４０４は、配線４０８の信号をゲート入力とする。ト
ランスファゲート群４０５〜４０７は、配線１１７の信
号をゲート入力とする。配線４０９〜４１１は、トラン
スファゲート群４０２〜４０４のソースに接続されてい
る。配線４１２〜４１４は、トランスファゲート群４０
５〜４０７のソースに接続されている。配線４１５〜４
１７は、トランスファゲート群４０２〜４０４のドレイ
ンとトランスファゲート群４０５〜４０７のドレインと
をそれぞれ接続している。以上を含んで本実施例の切り
換え回路を構成している。今配線１１７の信号が“Ｌ”
の時はインバータ４０１の出力は“Ｈ”になり、配線４
０９〜４１１の信号が選択されて配線４１５〜４１７に
それぞれ接続する。また配線１１７の信号が“Ｈ”の時
は信号群４１２〜４１４が選択されて信号群４１５〜４
１７に接続する。図３において、ＣＰＵ１０１より出力
する配線１１７の信号が“Ｌ”の時は一実施例及び従来
例で説明した通常のＡ／Ｄ変換を実行する。ＣＰＵ１０
１より出力する配線１１７の信号が“Ｈ”の時は、切り
換え回路３０１はＣＰＵよりバス３０２を介して出力す
る制御データを選択してバス３０３に出力する。抵抗回
路１０４はバス３０３を介して入力する制御データに従
って任意の抵抗の電位を配線１１６の信号、図２のトラ
ンスファゲート２０３、配線１１２の信号を介して外部
に出力する。
０１の一実施例について説明する。図４の切り換え回路
の構成を以下に示す。インバータ４０１は、配線１１７
の信号を入力とする。配線４０８の信号は、インバータ
４０１の出力信号である。トランスファゲート群４０２
〜４０４は、配線４０８の信号をゲート入力とする。ト
ランスファゲート群４０５〜４０７は、配線１１７の信
号をゲート入力とする。配線４０９〜４１１は、トラン
スファゲート群４０２〜４０４のソースに接続されてい
る。配線４１２〜４１４は、トランスファゲート群４０
５〜４０７のソースに接続されている。配線４１５〜４
１７は、トランスファゲート群４０２〜４０４のドレイ
ンとトランスファゲート群４０５〜４０７のドレインと
をそれぞれ接続している。以上を含んで本実施例の切り
換え回路を構成している。今配線１１７の信号が“Ｌ”
の時はインバータ４０１の出力は“Ｈ”になり、配線４
０９〜４１１の信号が選択されて配線４１５〜４１７に
それぞれ接続する。また配線１１７の信号が“Ｈ”の時
は信号群４１２〜４１４が選択されて信号群４１５〜４
１７に接続する。図３において、ＣＰＵ１０１より出力
する配線１１７の信号が“Ｌ”の時は一実施例及び従来
例で説明した通常のＡ／Ｄ変換を実行する。ＣＰＵ１０
１より出力する配線１１７の信号が“Ｈ”の時は、切り
換え回路３０１はＣＰＵよりバス３０２を介して出力す
る制御データを選択してバス３０３に出力する。抵抗回
路１０４はバス３０３を介して入力する制御データに従
って任意の抵抗の電位を配線１１６の信号、図２のトラ
ンスファゲート２０３、配線１１２の信号を介して外部
に出力する。
【００３７】
【発明の効果】以上説明したように本発明の１チップマ
イクロコンピュータは、Ａ／Ｄ変換器内部の電位を外部
に出力すると共に、外部より入力する電位に基づいてＡ
／Ｄ変換器を動作させる事ができる。従って従来Ａ／Ｄ
変換特性評価にて困難であった、内部の電位が簡単に測
定できるため、変換特性に不具合があった場合の解析が
容易にできるという大きな効果がある。また、たとえ抵
抗回路に不具合があり、動作しない場合においても、外
部より入力する電位に基づきキャパシタ回路の特性は評
価できるという効果もある。他の実施例で示したが、評
価時にＣＵＰより制御データを直接抵抗回路に与えて、
抵抗回路の動作を評価する事もできるという大きな効果
がある。今回は上位ビットをキャパシタ回路で受け持
ち、下位ビットを抵抗回路で受け持つＣ−ＲタイプのＡ
／Ｄ変換器について述べたが、上位ビットを抵抗回路が
受け持ち、下位ビットをキャパシタ回路が受け持つＲ−
ＣタイプのＡ／Ｄ変換器においても実施可能である。ま
た両実施例では上位の２ビットをキャパシタ回路で求め
ているが、２ビット以外でも実現可能である。また両実
施例で示したキャパシタ回路、抵抗回路、テスト回路、
切り換え回路は所定の動作を行うものであれば構わな
い。また配線１１１及び配線１１２に接続する端子は専
用のものでなくてよく、必要な切り換え回路を付加する
事により、兼用端子としても構わない。
イクロコンピュータは、Ａ／Ｄ変換器内部の電位を外部
に出力すると共に、外部より入力する電位に基づいてＡ
／Ｄ変換器を動作させる事ができる。従って従来Ａ／Ｄ
変換特性評価にて困難であった、内部の電位が簡単に測
定できるため、変換特性に不具合があった場合の解析が
容易にできるという大きな効果がある。また、たとえ抵
抗回路に不具合があり、動作しない場合においても、外
部より入力する電位に基づきキャパシタ回路の特性は評
価できるという効果もある。他の実施例で示したが、評
価時にＣＵＰより制御データを直接抵抗回路に与えて、
抵抗回路の動作を評価する事もできるという大きな効果
がある。今回は上位ビットをキャパシタ回路で受け持
ち、下位ビットを抵抗回路で受け持つＣ−ＲタイプのＡ
／Ｄ変換器について述べたが、上位ビットを抵抗回路が
受け持ち、下位ビットをキャパシタ回路が受け持つＲ−
ＣタイプのＡ／Ｄ変換器においても実施可能である。ま
た両実施例では上位の２ビットをキャパシタ回路で求め
ているが、２ビット以外でも実現可能である。また両実
施例で示したキャパシタ回路、抵抗回路、テスト回路、
切り換え回路は所定の動作を行うものであれば構わな
い。また配線１１１及び配線１１２に接続する端子は専
用のものでなくてよく、必要な切り換え回路を付加する
事により、兼用端子としても構わない。
【図１】本発明の１チップマイクロコンピュータの一実
施例を表すブロック図。
施例を表すブロック図。
【図２】本発明の１チップマイクロコンピュータ内にあ
るテスト回路の一実施例の回路図。
るテスト回路の一実施例の回路図。
【図３】本発明の１チップマイクロコンピュータの他の
実施例を表すブロック図。
実施例を表すブロック図。
【図４】本発明の１チップマイクロコンピュータの他の
実施例内にある切り換え回路の一実施例の回路図。
実施例内にある切り換え回路の一実施例の回路図。
【図５】従来の１チップマイクロコンピュータの一例の
ブロック図。
ブロック図。
【図６】従来の１チップマイクロコンピュータ内にある
キャパシタ回路の一例の回路図。
キャパシタ回路の一例の回路図。
【図７】従来の１チップマイクロコンピューター内にあ
る抵抗回路の一例の回路図。
る抵抗回路の一例の回路図。
１０１ ＣＰＵ １０２ Ａ／Ｄ制御回路 １０３ キャパシタ回路 １０４ 抵抗回路 １０５ テスト回路 １０６ コンパレータ １０７ 入出力バス １０８，１０９ Ａ／Ｄ制御回路の出力バス １１０ 外部より入力するアナログ信号の配線 １１１ 外部入力信号の配線 １１２ 外部出力信号の配線 １１３ 基準電位の配線 １１４ キャパシタ回路１０３の出力電位の配線 １１５ コンパレータ１０６の出力信号の配線 １１６ 抵抗回路１０４の出力信号の配線 １１７ ＣＰＵより出力するテスト信号の配線 １１８ テスト回路１０５の出力信号の配線 ２０１，４０１ インバータ ２０２，２０３，２０４，４０２，４０３，４０４，４
０５，４０６，４０７，７０１，７０２，７０３，７０
４，７０５，７０６ トランスファゲート ２０５ インバータ２０１の出力信号の配線 ３０１ 切り換え回路 ３０２ ＣＰＵの出力バス ３０３ 切り換え回路３０２の出力バス ４０８ インバータ４０１の出力信号の配線 ４０９ トランスファゲート４０２のソース入力の配
線 ４１０ トランスファゲート４０３のソース入力の配
線 ４１１ トランスファゲート４０４のソース入力の配
線 ４１２ トランスファゲート４０５のソース入力の配
線 ４１３ トランスファゲート４０６のソース入力の配
線 ４１４ トランスファゲート４０７のソース入力の配
線 ４１５ トランスファゲート４０２，４０５のドレイ
ン出力の配線 ４１６ トランスファゲート４０３，４０６のドレイ
ン出力の配線 ４１７ トランスファゲート４０４，４０７のドレイ
ン出力の配線 ６０１，６０２，６０３，６０４ スイッチ ６０５，６０６，６０７ キャパシタ ６０８，６０９，６１０ スイッチ制御信号の配線 ６１１，６１２，６１３ スイッチとキャパシタを接
続する配線 ７０７，７０８，７０９，７１０，７１１ 抵抗 ７１２，７１３，７１４，７１５，７１６，７１７
トランスファゲート群のゲート入力信号の配線 ７１８，７１９，７２０，７２１，７２２，７２３
トランスファゲート群のソース入力の配線
０５，４０６，４０７，７０１，７０２，７０３，７０
４，７０５，７０６ トランスファゲート ２０５ インバータ２０１の出力信号の配線 ３０１ 切り換え回路 ３０２ ＣＰＵの出力バス ３０３ 切り換え回路３０２の出力バス ４０８ インバータ４０１の出力信号の配線 ４０９ トランスファゲート４０２のソース入力の配
線 ４１０ トランスファゲート４０３のソース入力の配
線 ４１１ トランスファゲート４０４のソース入力の配
線 ４１２ トランスファゲート４０５のソース入力の配
線 ４１３ トランスファゲート４０６のソース入力の配
線 ４１４ トランスファゲート４０７のソース入力の配
線 ４１５ トランスファゲート４０２，４０５のドレイ
ン出力の配線 ４１６ トランスファゲート４０３，４０６のドレイ
ン出力の配線 ４１７ トランスファゲート４０４，４０７のドレイ
ン出力の配線 ６０１，６０２，６０３，６０４ スイッチ ６０５，６０６，６０７ キャパシタ ６０８，６０９，６１０ スイッチ制御信号の配線 ６１１，６１２，６１３ スイッチとキャパシタを接
続する配線 ７０７，７０８，７０９，７１０，７１１ 抵抗 ７１２，７１３，７１４，７１５，７１６，７１７
トランスファゲート群のゲート入力信号の配線 ７１８，７１９，７２０，７２１，７２２，７２３
トランスファゲート群のソース入力の配線
Claims (1)
- 【請求項１】 中央処理装置（以下ＣＰＵと言う）と、
アナログディジタル変換制御回路（以下Ａ／Ｄ制御回路
と言う）と、前記ＣＰＵと前記Ａ／Ｄ制御回路を接続す
る入出力バスと、前記Ａ／Ｄ制御回路より出力する制御
データに従って、外部より入力する第１のアナログ信号
をアナログディジタル変換するＡ／Ｄ変換回路を含んで
構成する１チップマイクロコンピュータにおいて、前記
ＣＰＵより出力する信号に従って、前記Ａ／Ｄ変換回路
内の信号を外部に出力すると共に、外部より入力する第
２のアナログ信号で、前記Ａ／Ｄ変換回路を動作させる
テスト手段を有することを特徴とする１チップマイクロ
コンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190554A JP3098327B2 (ja) | 1992-07-17 | 1992-07-17 | １チップマイクロコンピュータ |
| EP93111401A EP0579235B1 (en) | 1992-07-17 | 1993-07-15 | Microcomputer having test circuit for A/D converter |
| US08/092,360 US5389926A (en) | 1992-07-17 | 1993-07-15 | Microcomputer having test circuit for A/D converter |
| DE69329516T DE69329516T2 (de) | 1992-07-17 | 1993-07-15 | Mikrorechner mit Prüfschaltung für A/D-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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