JP3098327B2 - 1チップマイクロコンピュータ - Google Patents
1チップマイクロコンピュータInfo
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- JP3098327B2 JP3098327B2 JP04190554A JP19055492A JP3098327B2 JP 3098327 B2 JP3098327 B2 JP 3098327B2 JP 04190554 A JP04190554 A JP 04190554A JP 19055492 A JP19055492 A JP 19055492A JP 3098327 B2 JP3098327 B2 JP 3098327B2
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Description
(アナログ−デジタル変換器)とを1チップ上に有する
1チップマイクロコンピュータに関し、特にA/D変換
中の内部電位を外部で制御可能な機能を有する1チップ
マイクロコンピュータに関する。
一例を図5,図6,図7を用いて説明する。図5は、従
来の1チップマイクロコンピュータの一例のブロック図
である。図6は、図5のブロック図のキャパシタ回路1
03の回路の一例である。図7は、図5のブロック図の
抵抗回路104の回路の一例である。
トをキャパシタが受け持ち、上位より3ビット目以降の
ビットを抵抗が受け持つC−RタイプのA/D変換器を
有する1チップマイクロコンピュータである。
成を説明する。CPU101は、入出力バス107に接
続されている。A/D制御回路102は、入出力バス1
07を介してCPU101と接続されている。このA/
D制御回路102は、制御データやA/D変換結果(A
/D変換したデジタルデータ)をCPU101とやりと
りする。
してA/D制御回路102と接続されていて、A/D制
御回路102が出力する制御データに従って、その回路
内のキャパシタ(後述の図6のキャパシタ605,60
6,607)に蓄える電荷を制御している。
/D制御回路102と接続されている。この抵抗回路1
04は、A/D制御回路102より出力される制御デー
タに従って、回路内の第1の基準電位源が接続されてい
るVREF端子と接地電位(GND)が接続されている
AVSS端子との間に直列に接続された抵抗群(図7の
抵抗707,708,…711)の抵抗の端子同志の接
続点およびAVSSの電位を選択して、配線116でキ
ャパシタ回路103に出力する回路である。
ている端子であり、配線113と接続され第2の基準電
位を供給する。
第2の基準電位がかかった配線113に接続され、第2
の入力端子がキャパシタ回路103からの出力電位のか
かった配線114に接続され、出力端子が配線115を
介してA/D制御回路102に接続されている。このコ
ンパレータ106は、第2の基準電位がかかった配線1
13の電位と、キャパシタ回路103からの出力電位の
かかった配線114の電位とを比較し、比較結果をA/
D制御回路102に出力する。
信号を入力し配線110を介してキャパシタ回路103
に入力する端子である。
103の一例について説明する。
が入力されたバス108と接続された配線608と接続
され、第1のスイッチ端子が配線113と接続され、第
2のスイッチ端子が配線114と接続されている。この
スイッチ601は、配線608のデジタル信号が“H”
(ハイ)の時、第2の基準電位がかかっている配線11
3と配線114とを接続し、“L”(ロー)の時、配線
113と配線114との接続を切るスイッチング素子や
スイッチング回路である。
が入力されたバス108と接続された配線608と接続
され、第1のスイッチ端子が配線611と接続され、第
2のスイッチ端子がアナログ信号が入力する配線110
と接続され、第3のスイッチ端子が配線116と接続さ
れている。このスイッチ602は、配線608のデジタ
ル信号が“H”の時、配線110と配線611とだけ接
続し、配線608のデジタル信号が“L”である時、配
線116と配線611とだけを接続するスイッチング素
子やスイッチング回路である。
信号が“H”の時、アナログ信号の配線110と配線6
12とだけを接続し、配線608のデジタル信号が
“L”かつ制御データが入力されたバス108と接続さ
れた配線610のデジタル信号が“L”の時、接地電位
のAVSSと接続された配線614と配線612とだけ
を接続し、配線608のデジタル信号が“L”かつ配線
610のデジタル信号が“H”の時、第1の基準電位の
VREF端子と接続された配線615を配線612とだ
けを接続するスイッチング素子やスイッチング回路であ
る。
信号が“H”の時、アナログ信号の配線110と配線6
13とだけを接続し、配線608が“L”かつバス10
8と接続された配線609が“L”の時、AVSSと接
続された配線614と配線613とだけを接続し、配線
608が“L”かつ配線609が“H”の時、第1の基
準電位のVREF端子と接続された配線615と配線6
13とだけを接続するスイッチング素子やスイッチング
回路である。前述のように配線608,609,610
は、バス108の制御データの所定の1ビットにそれぞ
れ対応している。
接続され、他端が配線611に接続されている。キャパ
シタ606は、一端が配線114に接続され、他端が配
線612に接続されている。キャパシタ607は、一端
が配線114に接続され、他端が配線613に接続され
ている。これら3つのキャパシタ605,606,60
7の容量の比は1:1:2である。
抗回路104の一例について説明する。
1の基準電位のVREF端子と接地電位(第3の基準電
位または低電位源)のAVSS端子との間に直列にそれ
ぞれ接続されている。各抵抗の端子の接続点およびAV
SSには配線718,719,…723の一端がそれぞ
れ接続されている。トランスファゲート701,70
2,…706は、ソース・ドレイン電流路の一端にそれ
ぞれ配線718,719,…723の他端が接続され、
ゲートにそれぞれ制御信号を入力するためバス109か
らの配線712,713…717が接続されている。配
線718〜723の信号は、抵抗群707〜711の任
意の接続点およびAVSSの電位を選択して出力するた
めの信号群である。配線116は、トランスファゲート
701〜706のソース・ドレイン電流路の他端に共通
接続され、スイッチ602に入力している。
の一例の動作を図5,図6,図7を用いて説明する。
介して、A/D制御回路102にA/D変換に関する制
御データを送る。A/D制御回路102は、バス108
を介して制御データをキャパシタ回路103に入力す
る。
れる。キャパシタ回路103の配線608のデジタル信
号は、まず“H”になり、スイッチ601が配線113
と配線114とを接続すると共に、スイッチ602,6
03,604がアナログ信号の配線110と配線61
1,612,613とを接続する。これによりキャパシ
タ605,606,607の一端には第2の基準電位が
かかり、他端にはアナログ信号の電位がかかり、これら
電位の差に基ずく電荷が蓄積される。
線608は“L”となり、スイッチ601がOFFにな
ると共に、スイッチ602が配線116と配線611と
を接続する。最初のステップで配線609を“H”かつ
配線610を“L”とすると、スイッチ604は、VR
EF端子の第1の基準電位である高電位を配線613に
出力する。キャパシタ605,606,607に蓄えら
れる電荷量は、VREF端子の電荷とキャパシタ607
の容量に従って増加し、信号114の電位が押し上げら
れる。コンパレータ106は、配線113の第2の基準
電位とこの配線114の押し上げられた電位とを比較し
て、比較結果をA/D制御回路102に配線115を介
して出力する。コンパレータ106の出力結果は、A/
D変換の最上位ビットの変換結果であり、この結果によ
って図6の信号609の値が決定する。
の信号を“H”としスイッチ603は、VREF端子を
選択して配線612と接続する。キャパシタ605,6
06,607に蓄えられる電荷量は、VREF端子の第
1の基準電位とキャパシタ606の容量に従って増加
し、配線114の電位が押し上げられる。コンパレータ
106は、配線113の第2の基準電位と配線114の
電位とを比較して比較結果をA/D制御回路102に出
力する。コンパレータ106の出力結果は、A/D変換
の上位から2ビット目の変換結果である。この結果によ
って図6の信号610の値が決定する。
である信号116の電位を決定することで上位から3ビ
ット目以降の変換結果を求める。図7においてVREF
端子の中間電位が配線116の電位となるよう配線71
2,713…717の中の一つの信号を“H”にする。
図6でキャパシタ605,606,607に蓄えられる
電荷量は、配線116の電位とキャパシタ605の容量
に従って増加し、配線114の電位を押し上げる。以下
同様にしてコンパレータ106より出力する比較結果が
上位から3ビット目の変換結果になる。以下同様に図7
の抵抗回路からの配線116の出力信号の電位を変化さ
せ上位より4ビット目以降の変換結果を求める。全ての
変換が終了した段階で、A/D制御回路102からバス
107を介してCPU101に変換結果が出力され、A
/D変換が終了する。
イクロコンピュータには以下に示す大きな欠点がある。
1.A/D変換器の内部の抵抗回路の出力電位116
が、外部に出力されていないため、A/D変換特性が悪
化した場合、その原因がキャパシタ回路にあるのか、抵
抗回路にあるのか判断できない。2.キャパシタ回路に
与えられる抵抗回路の出力電位116は、外部より入力
する手段が無いので、抵抗回路が正常動作をしていない
時は、キャパシタ回路の特性を測定することができな
い。
ロコンピュータは、CPUと、A/D変換回路と、A/
D変換制御回路と、前記CPUと前記A/D変換制御回
路を接続する入出力バスとを含んで構成され、前記A/
D変換回路は、前記A/D変換制御回路からの第1の制
御信号に応答して所定の内部アナログ電圧を発生する抵
抗回路と、前記CPUからの選択信号が非アクティブ状
態の時は前記抵抗回路から出力された前記内部アナログ
電圧を比較アナログ電圧として出力し前記選択信号がア
クティブ状態の時は前記内部アナログ電圧を第1の外部
端子から出力するとともに第2の外部端子から入力され
る外部アナログ電圧を前記比較アナログ電圧として出力
するテスト回路とを備え、外部から入力される入力アナ
ログ信号を前記A/D変換制御回路からの第2の制御信
号および前記テスト回路からの前記比較アナログ電圧に
応じてデジタル変換するA/D変換回路であることを特
徴とする。
照して説明する。
ータのブロック図である。図2は図1内にあるテスト回
路の一実施例である。
成を以下に示す。A/D制御回路102は、CPU10
1と入出力バス107を介して制御データ及びA/D変
換結果をやりとりし、またコンパレータ106の出力信
号を配線115によってキャパシタ回路103の抵抗回
路104を制御する。キャパシタ回路103は、A/D
制御回路102の出力データをバス108を介してうけ
とり、内部のスイッチを切り換えて内部のキャパシタに
蓄える電荷量を変化させる(本キャパシタ回路の動作は
従来例の説明で述べた)。抵抗回路104は、A/D制
御回路102の出力データをバス109を介してうけと
り、その制御データに基づいて内部の直列接続された抵
抗の任意の箇所の電位をテスト回路105に出力する
(本抵抗回路の詳細な動作は従来例の説明で述べた)。
テスト回路105は、CPU101より出力する配線1
17のテスト信号に従って抵抗回路104の配線116
の出力信号と配線111の外部入力信号を選択しキャパ
シタ回路103に出力すると共に、抵抗回路104の配
線116の出力信号を配線112の外部出力信号に出力
するか選択する(本テスト回路の動作は図2の説明で述
べる)。コンパレータ106は、基準電位113とキャ
パシタ回路103の出力電位114とを比較し比較結果
をA/D制御回路102に出力する。入出力バス107
は、A/D制御回路102とCPU101を接続する。
バス108は、A/D制御回路102の出力バスでA/
D制御回路102より出力する制御データをキャパシタ
回路103に与える。バス109は、A/D制御回路の
出力バスで、A/D制御回路102より出力する制御デ
ータを抵抗回路104に与える。配線110のアナログ
入力信号は、キャパシタ回路103に入力する。配線1
11の信号は、外部端子よりテスト回路105に入力す
る。配線112の信号は、テスト回路105の出力であ
り、外部端子に出力する。配線113は、基準電位をキ
ャパシタ回路103とコンパレータ106に与える。配
線114の信号は、キャパシタ回路103の出力電位を
コンパレータ106に与える。配線115の信号は、コ
ンパレータの出力信号であり、A/D制御回路に入力す
る。配線116の信号は、抵抗回路104の出力電位を
テスト回路に与える。配線117の信号は、CPUの出
力信号であり、A/Dのテスト時“H”になる。配線1
18の信号は、テスト回路105の出力電位をキャパシ
タ回路103に与える。以上を含んで本発明の1チップ
マイクロコンピュータを構成している。
路の一実施例について説明する。図2のテスト回路の構
成を以下に示す。インバータ201は、配線117の信
号を入力とする。トランスファゲートは、インバータ3
01の出力信号をゲート入力とする。トランスファゲー
ト203,204は、配線117の信号をゲート入力と
する。配線116の信号は、トランスファゲート202
のソースとトランスファゲート203のソースに接続す
る。配線118の信号は、トランスファゲート202の
ドレインとトランスファゲート204のドレインに接続
する。配線111の信号は、トランスファゲート204
のソースに接続する。配線112の信号は、トランスフ
ァゲート203のドレインに接続する。以上を含んで本
実施例のテスト回路を構成している。今配線117の信
号が“L”の時はインバータ201の出力は“H”とな
り、トランスファゲート202がONして配線116の
信号と配線118の信号が導通する。またトランスファ
ゲート203,204のゲート入力は“L”であるので
OFFする。また配線117の信号117が“H”の時
はインバータ201の出力は“L”となりトランスファ
ゲート202はOFFする。更にトランスファゲート2
03,204はONし配線111の信号と配線118の
信号、配線112の信号と配線116の信号はそれぞれ
導通する。
換器を有する1チップマイクロコンピュータの動作につ
いて説明する。
スト信号が“L”の時の動作については従来例と同様の
動作をするのでここでは説明を省略する。
スト信号が“H”の時、図2で説明したように配線11
6の信号と配線112の信号は導通し、抵抗回路104
の配線116の出力信号の電位は配線112を介して外
部に出力する。また配線111と配線118が導通する
ので、外部より配線111を介して入力する電位がキャ
パシタ回路103に入力する。以下従来例で説明したよ
うに、外部より配線111,トランスファゲート20
4,配線118を介してキャパシタ回路に入力する電位
を抵抗回路104が出力する配線116の出力信号の代
わりに用いて上位3ビット目以降のA/D変換を実行す
る。
を用いて説明する。図3は本発明の1チップマイクロコ
ンピュータの他の実施例を示すブロック図である。図4
は図3内にある切り換え回路301の一実施例である。
他の実施例では、一実施例と同様な機能のユニットには
同一の番号を付けている。従って他の実施例の説明では
一実施例と異なる部分について説明を加え、同一の番号
を使用するユニットの説明は省略する。
成は、図1の一実施例とほぼ同様であるが、他の実施例
では抵抗回路内の抵抗群の評価を行うため、テスト時に
CPU101より出力する制御データを抵抗回路に与え
て、抵抗回路内の任意の箇所の出力電位を外部に出力で
きるようにした。
より出力する配線117の信号に従って、A/D制御回
路102より出力バス109を介して出力する制御デー
タとCPU101より出力バス302を介して出力する
制御データを切り換えてバス303に出力する切り換え
回路301と、CPUより出力し切り換え回路301に
入力するバス302と、切り換え回路301の出力で抵
抗回路104に入力するバス303を含んで構成してい
る。
01の一実施例について説明する。図4の切り換え回路
の構成を以下に示す。インバータ401は、配線117
の信号を入力とする。配線408の信号は、インバータ
401の出力信号である。トランスファゲート群402
〜404は、配線408の信号をゲート入力とする。ト
ランスファゲート群405〜407は、配線117の信
号をゲート入力とする。配線409〜411は、トラン
スファゲート群402〜404のソースに接続されてい
る。配線412〜414は、トランスファゲート群40
5〜407のソースに接続されている。配線415〜4
17は、トランスファゲート群402〜404のドレイ
ンとトランスファゲート群405〜407のドレインと
をそれぞれ接続している。以上を含んで本実施例の切り
換え回路を構成している。今配線117の信号が“L”
の時はインバータ401の出力は“H”になり、配線4
09〜411の信号が選択されて配線415〜417に
それぞれ接続する。また配線117の信号が“H”の時
は信号群412〜414が選択されて信号群415〜4
17に接続する。図3において、CPU101より出力
する配線117の信号が“L”の時は一実施例及び従来
例で説明した通常のA/D変換を実行する。CPU10
1より出力する配線117の信号が“H”の時は、切り
換え回路301はCPUよりバス302を介して出力す
る制御データを選択してバス303に出力する。抵抗回
路104はバス303を介して入力する制御データに従
って任意の抵抗の電位を配線116の信号、図2のトラ
ンスファゲート203、配線112の信号を介して外部
に出力する。
イクロコンピュータは、A/D変換器内部の電位を外部
に出力すると共に、外部より入力する電位に基づいてA
/D変換器を動作させる事ができる。従って従来A/D
変換特性評価にて困難であった、内部の電位が簡単に測
定できるため、変換特性に不具合があった場合の解析が
容易にできるという大きな効果がある。また、たとえ抵
抗回路に不具合があり、動作しない場合においても、外
部より入力する電位に基づきキャパシタ回路の特性は評
価できるという効果もある。他の実施例で示したが、評
価時にCUPより制御データを直接抵抗回路に与えて、
抵抗回路の動作を評価する事もできるという大きな効果
がある。今回は上位ビットをキャパシタ回路で受け持
ち、下位ビットを抵抗回路で受け持つC−RタイプのA
/D変換器について述べたが、上位ビットを抵抗回路が
受け持ち、下位ビットをキャパシタ回路が受け持つR−
CタイプのA/D変換器においても実施可能である。ま
た両実施例では上位の2ビットをキャパシタ回路で求め
ているが、2ビット以外でも実現可能である。また両実
施例で示したキャパシタ回路、抵抗回路、テスト回路、
切り換え回路は所定の動作を行うものであれば構わな
い。また配線111及び配線112に接続する端子は専
用のものでなくてよく、必要な切り換え回路を付加する
事により、兼用端子としても構わない。
施例を表すブロック図。
るテスト回路の一実施例の回路図。
実施例を表すブロック図。
実施例内にある切り換え回路の一実施例の回路図。
ブロック図。
キャパシタ回路の一例の回路図。
る抵抗回路の一例の回路図。
05,406,407,701,702,703,70
4,705,706 トランスファゲート 205 インバータ201の出力信号の配線 301 切り換え回路 302 CPUの出力バス 303 切り換え回路302の出力バス 408 インバータ401の出力信号の配線 409 トランスファゲート402のソース入力の配
線 410 トランスファゲート403のソース入力の配
線 411 トランスファゲート404のソース入力の配
線 412 トランスファゲート405のソース入力の配
線 413 トランスファゲート406のソース入力の配
線 414 トランスファゲート407のソース入力の配
線 415 トランスファゲート402,405のドレイ
ン出力の配線 416 トランスファゲート403,406のドレイ
ン出力の配線 417 トランスファゲート404,407のドレイ
ン出力の配線 601,602,603,604 スイッチ 605,606,607 キャパシタ 608,609,610 スイッチ制御信号の配線 611,612,613 スイッチとキャパシタを接
続する配線 707,708,709,710,711 抵抗 712,713,714,715,716,717
トランスファゲート群のゲート入力信号の配線 718,719,720,721,722,723
トランスファゲート群のソース入力の配線
Claims (1)
- 【請求項1】 CPUと、A/D変換回路と、A/D変
換制御回路と、前記CPUと前記A/D変換制御回路を
接続する入出力バスとを含んで構成され、前記A/D変換回路は、 前記A/D変換制御回路からの
第1の制御信号に応答して所定の内部アナログ電圧を発
生する抵抗回路と、前記CPUからの選択信号が非アク
ティブ状態の時は前記抵抗回路から出力された前記内部
アナログ電圧を比較アナログ電圧として出力し前記選択
信号がアクティブ状態の時は前記内部アナログ電圧を第
1の外部端子から出力するとともに第2の外部端子から
入力される外部アナログ電圧を前記比較アナログ電圧と
して出力するテスト回路とを備え、外部から入力される
入力アナログ信号を前記A/D変換制御回路からの第2
の制御信号および前記テスト回路からの前記比較アナロ
グ電圧に応じてデジタル変換するA/D変換回路である
ことを特徴とする1チップマイクロコンピュータ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04190554A JP3098327B2 (ja) | 1992-07-17 | 1992-07-17 | 1チップマイクロコンピュータ |
EP93111401A EP0579235B1 (en) | 1992-07-17 | 1993-07-15 | Microcomputer having test circuit for A/D converter |
DE69329516T DE69329516T2 (de) | 1992-07-17 | 1993-07-15 | Mikrorechner mit Prüfschaltung für A/D-Wandler |
US08/092,360 US5389926A (en) | 1992-07-17 | 1993-07-15 | Microcomputer having test circuit for A/D converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04190554A JP3098327B2 (ja) | 1992-07-17 | 1992-07-17 | 1チップマイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
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