JP3971605B2 - ゲインブースト演算増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大きい入力ダイナミックレンジを持つ高速演算増幅回路の改良に関するものである。
【０００２】
【従来の技術】
演算増幅回路をボルテージフォロワとして構成したバッファ回路は、高入力インピーダンスかつ低出力インピーダンスの駆動回路としてよく用いられる。
【０００３】
図４は、従来のＣＭＯＳ型ＡＢ級出力演算増幅回路の回路図である（Ron Hogervorst and Johan H. Huijsing, "Design of Low-Voltage, Low-Power Operational Amplifier Cells", Kluwer Academic Publishers, pp.154）。図４の演算増幅回路は、入力増幅段４０１と、出力段４０２とで構成される。入力増幅段４０１は、第１極性（ＮＭＯＳ構成）の入力差動対を有する第１のフォールデッドカスコード型演算増幅回路と、第２極性（ＰＭＯＳ構成）の入力差動対を有する第２のフォールデッドカスコード型演算増幅回路とを有する。第１のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源１０２に接続された第１極性の入力差動対１０１と、第１極性の電流折り返し回路１０３と、第１極性の折り返し用バイアス電流源１０４と、第２極性の電流ミラー１０５とで構成される。第２のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源２０２に接続された第２極性の入力差動対２０１と、第２極性の電流折り返し回路２０３と、第２極性の折り返し用バイアス電流源２０４と、第１極性の電流ミラー２０５とで構成される。そして、第１のフォールデッドカスコード型演算増幅回路と第２のフォールデッドカスコード型演算増幅回路とは、第１及び第２のカップル回路３０１，３０２を介して接続されている。ＭＮ１〜ＭＮ９は第１極性のＭＯＳトランジスタ、ＭＰ１〜ＭＰ９は第２極性のＭＯＳトランジスタであり、Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧、Ｖｄｄ及びＶｓｓは電源電圧、Ｖｂｎ１及びＶｂｎ２は第１極性のＭＯＳトランジスタに与えられるバイアス電圧、Ｖｂｐ１及びＶｂｐ２は第２極性のＭＯＳトランジスタに与えられるバイアス電圧である。
【０００４】
図４の演算増幅回路によれば、入力信号の立ち上がり時には第１のフォールデッドカスコード型演算増幅回路が主に働き、入力信号の立ち下がり時には第２のフォールデッドカスコード型演算増幅回路が主に働くことで、立ち上がり、立ち下がり共に高速に動作する。また、折り返し用バイアス電流源１０４及び２０４のＭＯＳトランジスタが飽和領域動作するために必要なドレイン・ソース間電圧は小さく、したがって入力ダイナミックレンジはレール間電圧、すなわち両電源電圧Ｖｄｄ及びＶｓｓの差にほぼ匹敵する。
【０００５】
【発明が解決しようとする課題】
図４の演算増幅回路を低消費電力化するには、ＭＯＳトランジスタのアスペクト比を小さくする必要がある。ところが、ＭＯＳトランジスタのアスペクト比を小さくして低消費電力化すると、出力段４０２のトランスコンダクタンスが低下するため、演算増幅回路の駆動能力が低下してしまう。
【０００６】
本発明の目的は、回路規模を小さく保ったまま、静止消費電力をあまり増加させることなく演算増幅回路の駆動能力を向上させることにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力増幅段と、入力増幅段の出力に接続された出力段と、入力増幅段にバイアス電流を供給するための入力段バイアス電流源と、入力増幅段の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させるための駆動能力増幅部とを備えたゲインブースト演算増幅回路の構成を採用することとしたものである。
【０００８】
本発明による駆動能力増幅部は、入力増幅段の出力電圧の変動を例えばダイオード接続のＭＯＳトランジスタ（レベルシフタ）で検出し、検出した出力電圧の変動に基づき、新たに付加したカップル回路によって、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させる構成である。
【０００９】
入力段バイアス電流源が飽和領域動作のＭＯＳトランジスタとすると電圧変動の２乗に比例してバイアス電流が増加するため、駆動能力の増幅効率が高い。また、付加するＭＯＳトランジスタの数は少なく、これらに必要な静止電流はこれらが飽和領域動作するための値があれば十分であるため、演算増幅回路全体の静止消費電流が大幅に増加することはなく、したがって実装面積及び静止消費電力の点でも有利である。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１１】
図１は、本発明に係るゲインブースト演算増幅回路の基本構成を示している。図１の演算増幅回路は、入力増幅段１と、入力増幅段１の出力に接続された出力段２と、入力増幅段１にバイアス電流を供給するための入力段バイアス電流源３と、入力増幅段１の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源３の制御電圧を変動させるための駆動能力増幅部４とを備えた構成を採用したものである。Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧である。
【００１２】
図２は、本発明に係るゲインブースト演算増幅回路の具体的な構成例を示している。図２の演算増幅回路は、レベルシフタ５０１と、掃き出し定電流源５０２と、引き込み定電流源５０３と、第３のカップル回路５０４とを、上記駆動能力増幅部４として図４の構成に付加したものである。
【００１３】
第１極性の入力差動対１０１にバイアス電流を供給するための入力段バイアス電流源１０２は第１極性のＭＯＳトランジスタＭＮ１２により、第２極性の入力差動対２０１にバイアス電流を供給するための入力段バイアス電流源２０２は第２極性のＭＯＳトランジスタＭＰ１２によりそれぞれ構成されている。
【００１４】
第１のカップル回路３０１は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ７と第２極性のＭＯＳトランジスタＭＰ７とで構成される。第２のカップル回路３０２は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ８と第２極性のＭＯＳトランジスタＭＰ８とで構成される。第３のカップル回路５０４は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ１１と第２極性のＭＯＳトランジスタＭＰ１１とで構成され、第１のカップル回路３０１と並列に接続されている。
【００１５】
入力段バイアス電流源１０２を構成する第１極性のＭＯＳトランジスタＭＮ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＮ７のソース端子に、入力段バイアス電流源２０２を構成する第２極性のＭＯＳトランジスタＭＰ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＰ７のソース端子にそれぞれ接続されている。
【００１６】
第２のカップル回路３０２中のＭＮ８のソース端子は第２のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の一方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第１極性のＭＯＳトランジスタＭＮ９のゲート端子に、第２のカップル回路３０２中のＭＰ８のソース端子は第１のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の他方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第２極性のＭＯＳトランジスタＭＰ９のゲート端子にそれぞれ接続されている。
【００１７】
レベルシフタ５０１は、各々ダイオード接続された第１極性のＭＯＳトランジスタＭＮ１０と第２極性のＭＯＳトランジスタＭＰ１０とで構成される。ＭＮ１０のドレイン端子及びゲート端子は掃き出し定電流源５０２に、ＭＰ１０のドレイン端子及びゲート端子は引き込み定電流源５０３にそれぞれ接続されている。また、ＭＮ１０のソース端子は第２のカップル回路３０２中のＭＮ８のソース端子及び出力段４０２中のＭＮ９のゲート端子に、ＭＰ１０のソース端子は第２のカップル回路３０２中のＭＰ８のソース端子及び出力段４０２中のＭＰ９のゲート端子にそれぞれ接続されている。また、第３のカップル回路５０４中のＭＮ１１のゲート端子はレベルシフタ５０１中のＭＮ１０のドレイン端子及びゲート端子に、第３のカップル回路５０４中のＭＰ１１のゲート端子はレベルシフタ５０１中のＭＰ１０のドレイン端子及びゲート端子にそれぞれ接続されている。これにより、レベルシフタ５０１は、第１及び第２のフォールデッドカスコード型演算増幅回路の出力をそれぞれレベルシフトし、これらのレベルシフトの結果を第３のカップル回路５０４へ供給するようになっている。第３のカップル回路５０４は平衡状態においてＭＮ１１及びＭＰ１１がいずれもＯＦＦ状態となり、かつ出力変動状態においてＭＮ１１及びＭＰ１１のうちいずれかがＯＮ状態となるように、ＭＮ１０、ＭＰ１０、ＭＮ１１及びＭＰ１１のアスペクト比が調整されている。
【００１８】
以上のように構成された図２のゲインブースト演算増幅回路においてＶｉｎ１がｈｉｇｈ、Ｖｉｎ２がｌｏｗになるとき、入力増幅段４０１の両出力がいずれもｌｏｗとなり、第３のカップル回路５０４においてＭＰ１１は大電流を流すが、ＭＮ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＰ１１のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も同時に引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。またこのとき、電流ミラー１０５に流れる電流も増加するため、ＭＰ３のドレイン端子電圧は引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。
【００１９】
一方、Ｖｉｎ１がｌｏｗ、Ｖｉｎ２がｈｉｇｈになるときには、入力増幅段４０１の両出力がいずれもｈｉｇｈとなり、第３のカップル回路５０４においてＭＮ１１は大電流を流すが、ＭＰ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＮ１１のドレイン端子電圧が引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も同時に引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。またこのとき、電流ミラー２０５に流れる電流も増加するため、ＭＮ３のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。
【００２０】
以上のとおり、図２のゲインブースト演算増幅回路によれば、入力信号の立ち上がり時、立ち下がり時共に入力段バイアス電流が増加させられるので、演算増幅回路の駆動能力が向上する。
【００２１】
しかも、図２によれば、掃き出し定電流源５０２と等しい電流値を持つ掃き出し電流源６０１を第３のカップル回路５０４中のＭＮ１１のソース端子に、引き込み定電流源５０３と等しい電流値を持つ引き込み電流源６０２を第３のカップル回路５０４中のＭＰ１１のソース端子にそれぞれ接続することで、第１のカップル回路３０１に流れる電流と第２のカップル回路３０２に流れる電流とのバランスを取り、第１極性のＭＯＳトランジスタＭＮ３〜ＭＮ６による電流ミラー２０５と、第２極性のＭＯＳトランジスタＭＰ３〜ＭＰ６による電流ミラー１０５とのミラー精度の悪化を防ぎ、演算増幅回路の精度を向上させている。ただし、これらの電流源６０１及び６０２は省略が可能である。
【００２２】
図３に、図２に示した本発明のゲインブースト演算増幅回路と図４に示した従来の演算増幅回路とをそれぞれボルテージフォロワ構成としたときの入出力波形のシミュレーション結果を示す。入力波形に対して従来の演算増幅回路では出力波形の立ち上がり及び立ち下がりが遅い。これに対して、本発明のゲインブースト演算増幅回路の出力波形は立ち上がり、立ち下がり共に急峻であり、出力駆動能力が改善されていることが判る。
【００２３】
【発明の効果】
以上説明してきたとおり、本発明によれば、４個のＭＯＳトランジスタと２個ないし４個の定電流源とを付加し、入力段バイアス電流源を構成するＭＯＳトランジスタのゲート端子を接続し直すことで、静止消費電流をあまり増加させることなく、入力変動時の出力駆動能力の向上に大きな効果をもたらす。
【図面の簡単な説明】
【図１】本発明に係るゲインブースト演算増幅回路の基本構成を示すブロック図である。
【図２】本発明に係るゲインブースト演算増幅回路の具体的な構成例を示す回路図である。
【図３】本発明の効果を説明するための電圧波形図である。
【図４】従来の演算増幅回路の回路図である。
【符号の説明】
１ 入力増幅段
２ 出力段
３ 入力段バイアス電流源
４ 駆動能力増幅部
１０１ 第１極性の入力差動対
１０２ 第１極性の入力段バイアス電流源
１０３ 第１極性の電流折り返し回路
１０４ 第１極性の電流折り返し用バイアス電流源
１０５ 第２極性の電流ミラー
２０１ 第２極性の入力差動対
２０２ 第２極性の入力段バイアス電流源
２０３ 第２極性の電流折り返し回路
２０４ 第２極性の電流折り返し用バイアス電流源
２０５ 第１極性の電流ミラー
３０１ 第１のカップル回路
３０２ 第２のカップル回路
４０１ 入力増幅段
４０２ 出力段
５０１ レベルシフタ
５０２ 掃き出し定電流源
５０３ 引き込み定電流源
５０４ 第３のカップル回路
６０１ 掃き出し電流源
６０２ 引き込み電流源
ＭＮ１〜ＭＮ１２ 第１極性のＭＯＳトランジスタ
ＭＰ１〜ＭＰ１２ 第２極性のＭＯＳトランジスタ
Ｖｂｎ１，Ｖｂｎ２ バイアス電圧
Ｖｂｐ１，Ｖｂｐ２ バイアス電圧
Ｖｄｄ，Ｖｓｓ 電源電圧
Ｖｉｎ１，Ｖｉｎ２ 差動入力電圧
Ｖｏｕｔ 演算増幅回路出力電圧
【発明の属する技術分野】
本発明は、大きい入力ダイナミックレンジを持つ高速演算増幅回路の改良に関するものである。
【０００２】
【従来の技術】
演算増幅回路をボルテージフォロワとして構成したバッファ回路は、高入力インピーダンスかつ低出力インピーダンスの駆動回路としてよく用いられる。
【０００３】
図４は、従来のＣＭＯＳ型ＡＢ級出力演算増幅回路の回路図である（Ron Hogervorst and Johan H. Huijsing, "Design of Low-Voltage, Low-Power Operational Amplifier Cells", Kluwer Academic Publishers, pp.154）。図４の演算増幅回路は、入力増幅段４０１と、出力段４０２とで構成される。入力増幅段４０１は、第１極性（ＮＭＯＳ構成）の入力差動対を有する第１のフォールデッドカスコード型演算増幅回路と、第２極性（ＰＭＯＳ構成）の入力差動対を有する第２のフォールデッドカスコード型演算増幅回路とを有する。第１のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源１０２に接続された第１極性の入力差動対１０１と、第１極性の電流折り返し回路１０３と、第１極性の折り返し用バイアス電流源１０４と、第２極性の電流ミラー１０５とで構成される。第２のフォールデッドカスコード型演算増幅回路は、入力段バイアス電流源２０２に接続された第２極性の入力差動対２０１と、第２極性の電流折り返し回路２０３と、第２極性の折り返し用バイアス電流源２０４と、第１極性の電流ミラー２０５とで構成される。そして、第１のフォールデッドカスコード型演算増幅回路と第２のフォールデッドカスコード型演算増幅回路とは、第１及び第２のカップル回路３０１，３０２を介して接続されている。ＭＮ１〜ＭＮ９は第１極性のＭＯＳトランジスタ、ＭＰ１〜ＭＰ９は第２極性のＭＯＳトランジスタであり、Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧、Ｖｄｄ及びＶｓｓは電源電圧、Ｖｂｎ１及びＶｂｎ２は第１極性のＭＯＳトランジスタに与えられるバイアス電圧、Ｖｂｐ１及びＶｂｐ２は第２極性のＭＯＳトランジスタに与えられるバイアス電圧である。
【０００４】
図４の演算増幅回路によれば、入力信号の立ち上がり時には第１のフォールデッドカスコード型演算増幅回路が主に働き、入力信号の立ち下がり時には第２のフォールデッドカスコード型演算増幅回路が主に働くことで、立ち上がり、立ち下がり共に高速に動作する。また、折り返し用バイアス電流源１０４及び２０４のＭＯＳトランジスタが飽和領域動作するために必要なドレイン・ソース間電圧は小さく、したがって入力ダイナミックレンジはレール間電圧、すなわち両電源電圧Ｖｄｄ及びＶｓｓの差にほぼ匹敵する。
【０００５】
【発明が解決しようとする課題】
図４の演算増幅回路を低消費電力化するには、ＭＯＳトランジスタのアスペクト比を小さくする必要がある。ところが、ＭＯＳトランジスタのアスペクト比を小さくして低消費電力化すると、出力段４０２のトランスコンダクタンスが低下するため、演算増幅回路の駆動能力が低下してしまう。
【０００６】
本発明の目的は、回路規模を小さく保ったまま、静止消費電力をあまり増加させることなく演算増幅回路の駆動能力を向上させることにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力増幅段と、入力増幅段の出力に接続された出力段と、入力増幅段にバイアス電流を供給するための入力段バイアス電流源と、入力増幅段の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させるための駆動能力増幅部とを備えたゲインブースト演算増幅回路の構成を採用することとしたものである。
【０００８】
本発明による駆動能力増幅部は、入力増幅段の出力電圧の変動を例えばダイオード接続のＭＯＳトランジスタ（レベルシフタ）で検出し、検出した出力電圧の変動に基づき、新たに付加したカップル回路によって、バイアス電流が増加する方向に入力段バイアス電流源の制御電圧を変動させる構成である。
【０００９】
入力段バイアス電流源が飽和領域動作のＭＯＳトランジスタとすると電圧変動の２乗に比例してバイアス電流が増加するため、駆動能力の増幅効率が高い。また、付加するＭＯＳトランジスタの数は少なく、これらに必要な静止電流はこれらが飽和領域動作するための値があれば十分であるため、演算増幅回路全体の静止消費電流が大幅に増加することはなく、したがって実装面積及び静止消費電力の点でも有利である。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１１】
図１は、本発明に係るゲインブースト演算増幅回路の基本構成を示している。図１の演算増幅回路は、入力増幅段１と、入力増幅段１の出力に接続された出力段２と、入力増幅段１にバイアス電流を供給するための入力段バイアス電流源３と、入力増幅段１の出力変動に従って、バイアス電流が増加する方向に入力段バイアス電流源３の制御電圧を変動させるための駆動能力増幅部４とを備えた構成を採用したものである。Ｖｉｎ１及びＶｉｎ２は差動入力電圧、Ｖｏｕｔは演算増幅回路出力電圧である。
【００１２】
図２は、本発明に係るゲインブースト演算増幅回路の具体的な構成例を示している。図２の演算増幅回路は、レベルシフタ５０１と、掃き出し定電流源５０２と、引き込み定電流源５０３と、第３のカップル回路５０４とを、上記駆動能力増幅部４として図４の構成に付加したものである。
【００１３】
第１極性の入力差動対１０１にバイアス電流を供給するための入力段バイアス電流源１０２は第１極性のＭＯＳトランジスタＭＮ１２により、第２極性の入力差動対２０１にバイアス電流を供給するための入力段バイアス電流源２０２は第２極性のＭＯＳトランジスタＭＰ１２によりそれぞれ構成されている。
【００１４】
第１のカップル回路３０１は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ７と第２極性のＭＯＳトランジスタＭＰ７とで構成される。第２のカップル回路３０２は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ８と第２極性のＭＯＳトランジスタＭＰ８とで構成される。第３のカップル回路５０４は、互いのドレイン端子とソース端子とが接続された第１極性のＭＯＳトランジスタＭＮ１１と第２極性のＭＯＳトランジスタＭＰ１１とで構成され、第１のカップル回路３０１と並列に接続されている。
【００１５】
入力段バイアス電流源１０２を構成する第１極性のＭＯＳトランジスタＭＮ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＮ７のソース端子に、入力段バイアス電流源２０２を構成する第２極性のＭＯＳトランジスタＭＰ１２のゲート端子は第１のカップル回路３０１中の同一極性のＭＯＳトランジスタＭＰ７のソース端子にそれぞれ接続されている。
【００１６】
第２のカップル回路３０２中のＭＮ８のソース端子は第２のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の一方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第１極性のＭＯＳトランジスタＭＮ９のゲート端子に、第２のカップル回路３０２中のＭＰ８のソース端子は第１のフォールデッドカスコード型演算増幅回路の出力（入力増幅段４０１の他方の出力）を受け取るＭＯＳトランジスタ、すなわち出力段４０２中の第２極性のＭＯＳトランジスタＭＰ９のゲート端子にそれぞれ接続されている。
【００１７】
レベルシフタ５０１は、各々ダイオード接続された第１極性のＭＯＳトランジスタＭＮ１０と第２極性のＭＯＳトランジスタＭＰ１０とで構成される。ＭＮ１０のドレイン端子及びゲート端子は掃き出し定電流源５０２に、ＭＰ１０のドレイン端子及びゲート端子は引き込み定電流源５０３にそれぞれ接続されている。また、ＭＮ１０のソース端子は第２のカップル回路３０２中のＭＮ８のソース端子及び出力段４０２中のＭＮ９のゲート端子に、ＭＰ１０のソース端子は第２のカップル回路３０２中のＭＰ８のソース端子及び出力段４０２中のＭＰ９のゲート端子にそれぞれ接続されている。また、第３のカップル回路５０４中のＭＮ１１のゲート端子はレベルシフタ５０１中のＭＮ１０のドレイン端子及びゲート端子に、第３のカップル回路５０４中のＭＰ１１のゲート端子はレベルシフタ５０１中のＭＰ１０のドレイン端子及びゲート端子にそれぞれ接続されている。これにより、レベルシフタ５０１は、第１及び第２のフォールデッドカスコード型演算増幅回路の出力をそれぞれレベルシフトし、これらのレベルシフトの結果を第３のカップル回路５０４へ供給するようになっている。第３のカップル回路５０４は平衡状態においてＭＮ１１及びＭＰ１１がいずれもＯＦＦ状態となり、かつ出力変動状態においてＭＮ１１及びＭＰ１１のうちいずれかがＯＮ状態となるように、ＭＮ１０、ＭＰ１０、ＭＮ１１及びＭＰ１１のアスペクト比が調整されている。
【００１８】
以上のように構成された図２のゲインブースト演算増幅回路においてＶｉｎ１がｈｉｇｈ、Ｖｉｎ２がｌｏｗになるとき、入力増幅段４０１の両出力がいずれもｌｏｗとなり、第３のカップル回路５０４においてＭＰ１１は大電流を流すが、ＭＮ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＰ１１のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も同時に引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。またこのとき、電流ミラー１０５に流れる電流も増加するため、ＭＰ３のドレイン端子電圧は引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。
【００１９】
一方、Ｖｉｎ１がｌｏｗ、Ｖｉｎ２がｈｉｇｈになるときには、入力増幅段４０１の両出力がいずれもｈｉｇｈとなり、第３のカップル回路５０４においてＭＮ１１は大電流を流すが、ＭＰ１１はほとんど電流を流さずにＯＦＦ状態となり、ＭＮ１１のドレイン端子電圧が引き下げられる。したがって、入力段バイアス電流源２０２を構成するＭＰ１２のゲート端子電圧も同時に引き下げられ、同電流源２０２による入力段バイアス電流（ＭＰ１２のドレイン電流）が増加する。またこのとき、電流ミラー２０５に流れる電流も増加するため、ＭＮ３のドレイン端子電圧が引き上げられる。したがって、入力段バイアス電流源１０２を構成するＭＮ１２のゲート端子電圧も引き上げられ、同電流源１０２による入力段バイアス電流（ＭＮ１２のドレイン電流）が増加する。
【００２０】
以上のとおり、図２のゲインブースト演算増幅回路によれば、入力信号の立ち上がり時、立ち下がり時共に入力段バイアス電流が増加させられるので、演算増幅回路の駆動能力が向上する。
【００２１】
しかも、図２によれば、掃き出し定電流源５０２と等しい電流値を持つ掃き出し電流源６０１を第３のカップル回路５０４中のＭＮ１１のソース端子に、引き込み定電流源５０３と等しい電流値を持つ引き込み電流源６０２を第３のカップル回路５０４中のＭＰ１１のソース端子にそれぞれ接続することで、第１のカップル回路３０１に流れる電流と第２のカップル回路３０２に流れる電流とのバランスを取り、第１極性のＭＯＳトランジスタＭＮ３〜ＭＮ６による電流ミラー２０５と、第２極性のＭＯＳトランジスタＭＰ３〜ＭＰ６による電流ミラー１０５とのミラー精度の悪化を防ぎ、演算増幅回路の精度を向上させている。ただし、これらの電流源６０１及び６０２は省略が可能である。
【００２２】
図３に、図２に示した本発明のゲインブースト演算増幅回路と図４に示した従来の演算増幅回路とをそれぞれボルテージフォロワ構成としたときの入出力波形のシミュレーション結果を示す。入力波形に対して従来の演算増幅回路では出力波形の立ち上がり及び立ち下がりが遅い。これに対して、本発明のゲインブースト演算増幅回路の出力波形は立ち上がり、立ち下がり共に急峻であり、出力駆動能力が改善されていることが判る。
【００２３】
【発明の効果】
以上説明してきたとおり、本発明によれば、４個のＭＯＳトランジスタと２個ないし４個の定電流源とを付加し、入力段バイアス電流源を構成するＭＯＳトランジスタのゲート端子を接続し直すことで、静止消費電流をあまり増加させることなく、入力変動時の出力駆動能力の向上に大きな効果をもたらす。
【図面の簡単な説明】
【図１】本発明に係るゲインブースト演算増幅回路の基本構成を示すブロック図である。
【図２】本発明に係るゲインブースト演算増幅回路の具体的な構成例を示す回路図である。
【図３】本発明の効果を説明するための電圧波形図である。
【図４】従来の演算増幅回路の回路図である。
【符号の説明】
１ 入力増幅段
２ 出力段
３ 入力段バイアス電流源
４ 駆動能力増幅部
１０１ 第１極性の入力差動対
１０２ 第１極性の入力段バイアス電流源
１０３ 第１極性の電流折り返し回路
１０４ 第１極性の電流折り返し用バイアス電流源
１０５ 第２極性の電流ミラー
２０１ 第２極性の入力差動対
２０２ 第２極性の入力段バイアス電流源
２０３ 第２極性の電流折り返し回路
２０４ 第２極性の電流折り返し用バイアス電流源
２０５ 第１極性の電流ミラー
３０１ 第１のカップル回路
３０２ 第２のカップル回路
４０１ 入力増幅段
４０２ 出力段
５０１ レベルシフタ
５０２ 掃き出し定電流源
５０３ 引き込み定電流源
５０４ 第３のカップル回路
６０１ 掃き出し電流源
６０２ 引き込み電流源
ＭＮ１〜ＭＮ１２ 第１極性のＭＯＳトランジスタ
ＭＰ１〜ＭＰ１２ 第２極性のＭＯＳトランジスタ
Ｖｂｎ１，Ｖｂｎ２ バイアス電圧
Ｖｂｐ１，Ｖｂｐ２ バイアス電圧
Ｖｄｄ，Ｖｓｓ 電源電圧
Ｖｉｎ１，Ｖｉｎ２ 差動入力電圧
Ｖｏｕｔ 演算増幅回路出力電圧
Claims (2)
- 入力増幅段と、
前記入力増幅段の出力に接続された出力段と、
前記入力増幅段にバイアス電流を供給するための入力段バイアス電流源と、
前記入力増幅段の出力変動に従って、前記バイアス電流が増加する方向に前記入力段バイアス電流源の制御電圧を変動させるための駆動能力増幅部とを備えたＣＭＯＳ型のゲインブースト演算増幅回路であって、
前記入力増幅段は、第１極性の入力差動対を有する第１のフォールデッドカスコード型演算増幅回路と、第２極性の入力差動対を有する第２のフォールデッドカスコード型演算増幅回路とが、第１及び第２のカップル回路を介して接続された構成を有し、
前記入力段バイアス電流源は、前記第１極性の入力差動対にバイアス電流を供給するための第１極性のＭＯＳトランジスタと、前記第２極性の入力差動対にバイアス電流を供給するための第２極性のＭＯＳトランジスタとを有し、
前記第１及び第２のカップル回路の各々は、互いのドレイン端子とソース端子とが接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記入力段バイアス電流源を構成する各ＭＯＳトランジスタのゲート端子は、前記第１のカップル回路中の同一極性のＭＯＳトランジスタのソース端子にそれぞれ接続され、
前記第２のカップル回路中の各ＭＯＳトランジスタのソース端子は、前記入力増幅段の２出力にそれぞれ接続され、
前記駆動能力増幅部は、前記入力増幅段の出力変動に従って前記第１のカップル回路のドレイン端子・ソース端子間の電圧を低下させることで、前記バイアス電流が増加する方向に前記入力段バイアス電流源の各ＭＯＳトランジスタのゲート端子の電圧を変動させるように、前記入力増幅段の２出力に接続されたレベルシフタと、前記第１のカップル回路と並列に接続された第３のカップル回路とを備え、
前記レベルシフタは、各々ダイオード接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記ダイオード接続された第１極性のＭＯＳトランジスタのドレイン端子は掃き出し定電流源に、前記ダイオード接続された第１極性のＭＯＳトランジスタのソース端子は前記第２のカップル回路中の第１極性のＭＯＳトランジスタのソース端子に、前記ダイオード接続された第２極性のＭＯＳトランジスタのドレイン端子は引き込み定電流源に、前記ダイオード接続された第２極性のＭＯＳトランジスタのソース端子は前記第２のカップル回路中の第２極性のＭＯＳトランジスタのソース端子にそれぞれ接続され、
前記第３のカップル回路は、互いのドレイン端子とソース端子とが接続された第１極性及び第２極性のＭＯＳトランジスタを有し、
前記第３のカップル回路中の第１極性のＭＯＳトランジスタのゲート端子は前記ダイオード接続された第１極性のＭＯＳトランジスタのゲート端子に、前記第３のカップル回路中の第２極性のＭＯＳトランジスタのゲート端子は前記ダイオード接続された第２極性のＭＯＳトランジスタのゲート端子にそれぞれ接続されたことを特徴とするゲインブースト演算増幅回路。 - 請求項１記載のゲインブースト演算増幅回路において、
前記第３のカップル回路中の第１極性のＭＯＳトランジスタのソース端子に前記掃き出し定電流源と同一の電流を流すための掃き出し電流源と、
前記第３のカップル回路中の第２極性のＭＯＳトランジスタのソース端子に前記引き込み定電流源と同一の電流を流すための引き込み電流源とを更に備えたことを特徴とするゲインブースト演算増幅回路。
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