TWI792833B - 存取記憶體晶片的頁資料之裝置 - Google Patents

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Abstract

致能第一記憶體區塊及與第一記憶體區塊相鄰之第二記憶體區塊間之位元線感測放大器來鎖存加載至記憶體陣列之複數條位元線上以電壓形態表示之訊號/資料，以使複數個鎖存之資料傳播至第二記憶體區塊中之複數條位元線。電壓訊號從一個記憶體區塊以此方式依次傳播至後續之相鄰記憶體區塊，直至到達目標記憶體區塊位置為止。依此方式亦可將資料寫入儲存晶片中，做法是使電壓訊號從一記憶體區塊依次傳播至另一相鄰記憶體區塊，直到到達目標記憶體區塊位置為止，最後激活目標位置之字線以將資料寫入至目標位置之記憶體單元。

Description

存取記憶體晶片的頁資料之裝置
本發明關於記憶體管理，特別是關於一種利用低功率及寬資料存取之頁資料複製方式及借助記憶體區塊間之位元線感測放大器結構而用於增強記憶體模組中的預取功能。
動態隨機存取記憶體（dynamic random access memory，DRAM）等記憶體設計的重要考慮因素之一為最大化高頻寬之資料存取。然而，現有技術的資料存取方式可能會發生一些問題。例如，可能需要在預取數量及記憶庫面積大小之間進行權衡。此外，在不顯著增加記憶體單元陣列面積之情況下，DRAM晶片的傳統單元陣列架構可能已到達預取數量的限制。因此，需要一種新的資料存取架構及方法來解決這個問題。
本發明實施例提供一種記憶體之頁資料讀取方法，記憶體包含複數個記憶庫，每個記憶庫包含複數個記憶體區塊，每個記憶體區塊包含藉由字線耦接之複數個記憶體單元，每個記憶體單元分別耦接於不同位元線，不同位元線實質上垂直於字線，每條位元線通過位元線感測放大器(其電路主要部分與鎖存器相同)耦接於或選擇性耦接於相鄰記憶體區塊中之位元線，方法包含激活記憶庫之第一記憶體區塊中的字線，以將第一記憶體區塊之複數個記憶體單元中存在之複數個資料以第一電壓訊號型態分別加載至第一記憶體區塊之複數條位元線上，使用第一記憶體區塊及與第二記憶體區塊之間之複數個位元線感測放大器來鎖存加載至第一部分之該些位元線的該些資料，以使複數個該些資料以第二電壓訊號型態傳播至第二部分中之複數條位元線，第二記憶體區塊與第一記憶體區塊相鄰，使用第二記憶體區塊及第三記憶體區塊之間之複數個位元線感測放大器來鎖存傳播至第二記憶體區塊中之該些位元線的的該些資料，以使複數個該些資料以第三電壓訊號型態傳播至第三部分中之複數條位元線，第三記憶體區塊(不同於第一記憶體區塊)與第二記憶體區塊相鄰，繼續將複數個先前電壓訊號從一記憶體區塊依序傳播至一後續之相鄰記憶體區塊，直至到達記憶庫之末端之複數條位元線為止。
本發明實施例提供一種記憶體之頁資料寫入方法，記憶體包含複數個記憶庫，每個記憶庫包含複數個記憶體區塊，每個記憶體區塊包含藉由字線耦接之複數個記憶體單元，每個記憶體單元分別耦接於不同位元線，不同位元線實質上垂直於字線，每條位元線通過位元線感測放大器耦接於或選擇性耦接於相鄰部分中之位元線，方法包含將複數個資料以第一電壓訊號型態分別寫至複數條位元線上，使用第一記憶體區塊及與第二記憶體區塊之間之複數個位元線感測放大器來鎖存寫至該些位元線上之該些資料，用以使資料以複數個第二電壓型態傳播至第二記憶體區塊中之複數條位元線，第二記憶體區塊與第一記憶體區塊相鄰，使用第二記憶體區塊及第三記憶體區塊之間之複數個位元線感測放大器來鎖存傳播至第二記憶體區塊中之該些位元線的該些以第二電壓型態傳遞之資料，用以使此複數個資料以第三電壓型態傳播至第三記憶體區塊中之複數條位元線，第三記憶體區塊不同於第一記憶體區塊且與第二記憶體區塊相鄰，繼續將複數個先前電壓訊號從一記憶體區塊依序傳播至一後續之相鄰記憶體區塊，直至到達一目標記憶體區塊的複數條位元線為止，及在到達目標記憶體區塊之後，激活包含在目標記憶體區塊之記憶庫部分中的字線，以將傳播至目標記憶體區塊之複數個資料以電壓型態寫入至目標記憶體區塊之複數個記憶體單元。
本發明實施例提供一種記憶體晶片，包含複數個記憶庫，每個記憶庫包含複數個記憶體區塊，每個記憶體區塊包含藉由字線耦接之複數個具有1T1C架構之記憶體單元，一組記憶體單元分別耦接於第一位元線，第一位元線耦接於每個記憶體單元外部之第一位元線感測放大器，該記憶體區塊中之另一組記憶體單元分別耦接於第二位元線，該第二位元線耦接於每個記憶體單元外部之第二位元線感測放大器，第一位元線感測放大器耦接於第一相鄰記憶體區塊之記憶體單元的第一位元線或第二位元線，第二位元線感測放大器耦接於第二相鄰記憶體區塊之記憶體單元的第一位元線或第二位元線，此第二相鄰記憶體區塊不同於第一相鄰記憶體區塊而位於另一相鄰側。
本發明實施例提供另一種記憶體晶片，包含複數個記憶庫，每個記憶庫包含複數個記憶體區塊，每個記憶體區塊包含藉由字線耦接之複數個具有2T2C架構之記憶體單元，每個記憶體單元耦接於一對位元線，該對位元線被電鏈路連接合併或短路後成為一位元線，第一位元線感測放大器耦接於第一相鄰記憶體區塊之記憶體單元的位元線，第二位元線感測放大器耦接於第二相鄰記憶體區塊之記憶體單元的位元線，此第二相鄰記憶體區塊不同於第一相鄰記憶體區塊而位於另一相鄰側。
本發明實施例提供另一種記憶體晶片，包含複數個記憶體區塊及鎖存模組。每個記憶體區塊包含複數個記憶體單元，該些記憶體單元耦接於字線，每個記憶體單元分別耦接於實質上垂直於字線之不同位元線。鎖存模組分別耦接於記憶體部分中之每位元線與相鄰記憶體部分中之對應位元線之間。鎖存模組包含四個電晶體、記憶體區塊中之第一位元線、記憶體部分中之第二位元線及位元線感測放大器。每個電晶體具有第一端、第二端及一控制端。記憶體區塊中之第一位元線串接第一電晶體之第一端、第一電晶體之第二端、第一節點、第二電晶體之第一端、第二電晶體之第二端及相鄰記憶體區塊中之第一位元線。記憶體區塊中之第二位元線串接第三電晶體之第一端、第三電晶體之第二端、第二節點、第四電晶體之第一端、第四電晶體之第二端及相鄰記憶體區塊中之第二位元線。位元線感測放大器耦接於第一節點及第二節點。
第1圖是依據本發明實施例中用於增強記憶體模組100（例如DRAM等）中之資料存取（例如讀/寫/移動）的裝置的示意圖，其中裝置可包含至少一部分（例如一部分或全部）記憶體模組100。例如，裝置可包含記憶體模組100的部分記憶體架構。於另一實施例中，裝置可包含部分記憶體架構及相關聯之控制機制之組合。於另一實施例中，裝置可包含整個記憶體模組100。
如第1圖所示，記憶體模組100可包含記憶庫101及半導體晶片102，記憶庫101可包含字線解碼器110及記憶體單元陣列120，記憶體單元陣列120包含複數個記憶體單元，例如（M*N）個記憶體單元，M及N可分別由正整數表示，複數個記憶體單元分別耦接於記憶體單元陣列120的複數條位元線及複數條字線，例如耦接於（M*N）個記憶體單元之N條位元線{BL（1），BL（2），...，BL（N）}及M條字線{WL（1），WL（2），...，WL（M）}，但本發明不限於此。在一些實施例中，除了字線驅動器之外，字線解碼器110可至少部分實現於半導體晶片102中。舉例而言，可在半導體晶片102上實現字線解碼器110之字線解碼器前級電路，且可在記憶庫101上實現字線解碼器110的字線解碼器末級電路（可包含字線驅動器）。
記憶庫101可另包含複數個位元線感測放大器（bit-line sense amplifier，BLSA）以及複數條主資料線，該些BLSA分別通過複數條位元線耦接於記憶體單元陣列120，例如頁面緩衝器130可包含N個BLSA，複數條主資料線耦接於頁緩衝器130之N個BLSA，其中該些主資料線可用作記憶庫101之晶片外(off-chip)資料接口。舉例而言，半導體晶片102可通過直接面對面附接(direct face-to-face attachment)而電連接至記憶庫101，但本發明不限於此。此外，半導體晶片102可包含存取相關之外圍電路150，且存取相關之外圍電路150可包含存取電路152。舉例而言，半導體晶片102可包含位於存取電路152中之複數個次級放大器。
記憶體單元陣列120可儲存資料，且記憶體模組100可被安裝在主機系統中。主機系統之實施例可包含多功能行動電話、平板電腦以及桌上型電腦及膝上型電腦之類的個人電腦。複數條位元線，例如N條位元線{BL（1），BL（2），…，BL（N）}及複數條字線，例如M條字線{WL（1），WL（2），……，WL（M）}可存取控制記憶體單元陣列120。依據本實施例，複數個BLSA可分別感測從（M * N）個記憶體單元讀取之複數個位元線訊號，並將該些位元線訊號轉換為複數個放大訊號。
關於記憶體單元陣列120的存取控制的一些實施細節可描述如下。在一些實施例中，字線解碼器110可解碼存取控制訊號（例如行選擇訊號）以確定是否選擇（例如激活）與字線WL（m）相對應之一列記憶體單元（索引值“m”可表示間隔[1，M]之內的整數），其中字線解碼器110可對記憶體單元陣列120之存取控制提供列解碼器之功用。
關於第1圖中所示之架構，裝置可包含位於記憶體模組100中的記憶庫101，但本發明不限於此。例如，裝置可另包含半導體晶片102。依據一些實施例，除了記憶庫101之外，記憶體模組100可包含半導體晶片102的至少一部分（例如一部分或全部）。舉例而言，可將具有記憶體模組100之任何外部功能的一個或複數個其他電路整合入半導體晶片102中。
在一些實施例中，第1圖中所示之結構是可改變的。舉例而言，可依據預定位元線長度將記憶體單元陣列120劃分為複數個記憶體記憶細胞陣列陣列（cell array，CA）區塊，用以提高存取速度，且可將複數個BLSA（例如，頁面緩衝器130中之N個BLSA）劃分為對應耦接於該些單元陣列部分之複數個BLSA部分，用以執行相關之感測操作。
第2圖顯示本發明實施例中複數個記憶體記憶細胞陣列區塊與複數個位元線放大器(BLSA)區塊交替設置的示意圖。第2圖顯示本發明實施例中之架構的該些記憶體記憶細胞陣列區塊及該些位元線放大器區塊。另外，任意兩個記憶體記憶細胞陣列區塊可彼此相同或相似，且任意兩個位元線放大器區塊可彼此相同或相似。
第3圖顯示第1圖所示之記憶體模組100的1T1C（一電晶體及一電容）記憶體單元（例如以DRAM單元的形式）。記憶體單元可作為記憶體單元陣列120之複數個記憶體單元中的任意記憶體單元（例如，每個記憶體單元）的實施例。如第3圖所示，記憶體單元可包含開關及電容Cap，開關可例如為金屬氧化物半導體場效應電晶體（metal oxide semiconductor field effect transistor，MOSFET），記憶體單元可耦接於複數條字線中之某條字線（例如，字線WL（m））及複數條位元線中之某條位元線（例如，位元線BL（n））。電容Cap可儲存記憶體電荷，且電荷之不同狀態可表示一位元之資訊（例如0或1），但本發明不限於此。在一些實施例中，還可利用2T2C（二電晶體及二電容）記憶體單元來增加可靠性。本領域技術人員知道2T2C記憶體單元的一般結構及功能。
第4圖係為第1圖中記憶體模組100之BLSA之示意圖。如第4圖所示，BLSA可為位元線感測放大器及包含兩個交叉連接之反相器。具體而言，兩個交叉連接的反相器可各自耦接於複數條位元線之兩條位元線（標記為“BL_0”及“BL_1”）。兩條位元線可分別耦接於不同記憶體記憶細胞陣列區塊之不同記憶體單元（例如，二個記憶體記憶細胞陣列區塊，分別與某一位元線放大器區塊相鄰），且可用於該些位元對中之任一位元對的實施例。該些反向器中之每個反向器可由一組驅動訊號之二個驅動訊號SENf及SEN進行驅動。
位元線放大器可依據二個驅動訊號SENf及SEN進行操作，以分別獲得各自之位元資訊（電壓），其中記憶體模組100（例如，記憶庫101）可依據字線解碼器110之存取控制訊號選擇複數個記憶體單元中之一者。例如，在讀取階段之第一階段中，位元線放大器可通過BL_0獲得記憶體單元中之位元資訊，例如，藉由放大攜帶第一記憶體單元之位元資訊之訊號而獲得第一記憶體單元之位元資訊。
位元線放大器可由驅動訊號SENf及SEN控制。由於應用程序是針對一次移動一頁之資料而進行，其中一頁定義為記憶體在由同一條字線激活之所有記憶體單元中的資料，所以不需要行選擇線或資料線，因此節省了成本及晶片面積，且降低電路複雜性。通過順序激活相鄰的BLSA部分，將第一個BLSA中存在的資料複製至下一個順位之BLSA。在本實施例中，資料頁面可從源位置向垂直於字線之任一方向傳播至目標位置。
例如，藉由致能第一記憶體記憶細胞陣列區塊及與第一記憶體記憶細胞陣列區塊相鄰之第二記憶體記憶細胞陣列區塊之間之BLSA來鎖存加載至第一記憶體記憶細胞陣列區塊的複數條位元線上的複數個電壓，用以使複數個鎖存之電壓傳播至第二記憶體記憶細胞陣列區塊中之複數條位元線。使用第二記憶體記憶細胞陣列區塊及第三記憶體記憶細胞陣列區塊之間之複數個位元線感測放大器來鎖存傳播至第二記憶體記憶細胞陣列區塊中之該些位元線的複數個電壓，用以使複數個鎖存的電壓傳播至第三記憶體記憶細胞陣列區塊中之複數條位元線(該第三記憶體記憶細胞陣列區塊不同於第一記憶體記憶細胞陣列區塊且與第二記憶體記憶細胞陣列區塊相鄰)。使用實施例中之順序激活BLSA的方法，可將電壓從一個記憶體記憶細胞陣列區塊依次傳播至後續之相鄰記憶體記憶細胞陣列區塊，直至到達目標位置為止。
因此，讀取操作可激活源位置之字線，將來自源位置處之該些記憶體單元的複數個電壓加載至該些相應之位元線上，而這些位元線上之該些電壓可藉由激活相鄰之BLSA而進行鎖存。接著，無論目標位置是資料存取電路152或是另一記憶體記憶細胞陣列區塊(當移動資料時)，電壓可依次從一憶體記憶細胞陣列區塊傳播至另一相鄰憶體記憶細胞陣列區塊，直至到達目標位置為止。
第5A及5B圖顯示本發明實施例中的記憶體記憶細胞陣列區塊間(inter-sectional)之頁面資料複製方法。第5A圖是實施例中之記憶庫之一部分的功能圖。記憶細胞陣列區塊以虛線表示，編號為0-4。每個記憶細胞陣列區塊均包含一字線，在第5A圖中僅顯示一個記憶細胞陣列區塊之字線WL。在每個記憶細胞陣列區塊之間設有BLSA部分BLSA_0-BLSA_3，且每個BLSA通過位元線連接至相鄰的記憶細胞陣列區塊，顯示為BL_0-BL_3。
如第5B圖所示，在致能BLSA_0（即SENf–0v，SEN–VDD）之後，從被開啟字線(word line)之記憶體單元中讀出頁面資料並載入位元線BL_0，同時將頁面資料從記憶體記憶細胞陣列區塊0之位元線BL_0複製至記憶體記憶細胞陣列區塊1之位元線BL_1（在第5B圖中使用帶圓圈之數字1標識）。然後，在致能BLSA_1之後，頁面資料從記憶體記憶細胞陣列區塊1之位元線BL_1複製至記憶體記憶細胞陣列區塊2之位元線BL_2（在第5B圖中用帶圓圈之數字2標識）。接著，在致能BLSA_2之後，將頁面資料從記憶體記憶細胞陣列區塊2之位元線BL_2複製至記憶體記憶細胞陣列區塊3之位元線BL_3（在第5B圖中用帶圓圈的數字3標識）。最後，在致能BLSA_3之後，頁面資料從記憶體記憶細胞陣列區塊3之位元線BL_3複製至記憶體記憶細胞陣列區塊4之位元線BL_4（在第5B圖中用帶圓圈的數字4標識）。依此方式，記憶體記憶細胞陣列區塊0之頁面資料依序傳播至記憶體記憶細胞陣列區塊4。
第6A圖所示之傳統開放位元線陣列中，由於開放位元線結構不能一直複制資料，所揭露之資料複製方式無法持續傳遞至兩個記憶體記憶細胞陣列區塊以外（例如，從第6A圖中的記憶體記憶細胞陣列區塊2至記憶體記憶細胞陣列區塊3）。為了解決這個問題，第6B圖顯示一種開放位元線陣列之結構修改，形成連接每個記憶體單元中的第一位元線及第二位元線的電鏈路。舉例而言，電鏈路L1形成於記憶體記憶細胞陣列區塊1之位元線BL及位元線BLF之間，電鏈路L2形成於記憶體記憶細胞陣列區塊2之位元線BL及位元線BLF之間。由於資料一直存在於位元線BLF或BL上，第6B圖之修改確保無論資料是否存在於位元線BLF或BL上，記憶體中後續之BLSA可持續使用先前之BLSA的資料。在記憶體記憶細胞陣列區塊2中，記憶體記憶細胞陣列區塊2後續之BLSA可透過電鏈路L2持續使用記憶體記憶細胞陣列區塊2先前之BLSA的資料，因此解決第6A圖中的問題。
第7A圖顯示先前記憶體部分之開放位元線陣列中的資料複製，第7B圖顯示實施例記憶體部分之開放位元線陣列中的資料複製。與第6A圖的先前實施例相同，所揭露之傳統開放位元線陣列中，由於開放位元線結構不能一直複制資料，所揭露之資料複製方式無法持續傳遞至兩個記憶體記憶細胞陣列區塊以外（例如，從第7A圖中的記憶體記憶細胞陣列區塊2至記憶體記憶細胞陣列區塊3）。為了解決這個問題，第7B圖顯示開放位元線陣列的另一種可能之結構修改。如第7B圖所示，每個BLSA連接至複數個電晶體(第7B圖實施例中為四個電晶體)，每個電晶體具有第一端，第二端及控制端。第7B圖顯示記憶體部分中的第一位元線依序串接第一電晶體的第一端、第一電晶體的第二端、第一節點、第二電晶體的第一端、第二電晶體的第二端及相鄰記憶體部分中的第一位元線。舉例而言，記憶體記憶細胞陣列區塊2中的位元線BLF依序串接第一電晶體T1的第一端、第一電晶體T1的第二端、第一節點N1、第二電晶體T2的第一端、第二電晶體T2的第二端及記憶體記憶細胞陣列區塊3中的位元線BLF。第7B圖也顯示記憶體部分中的第二位元線依序串接第三電晶體的第一端、第三電晶體的第二端、第二節點、第四電晶體的第一端、第四電晶體的第二端及相鄰記憶體部分中的第二位元線，BLSA耦接於第一節點及第二節點。舉例而言，記憶體記憶細胞陣列區塊2中的位元線BL串接第三電晶體T3的第一端、第三電晶體T3的第二端、第二節點N2、第四電晶體T4的第一端、第四電晶體T4的第二端及記憶體記憶細胞陣列區塊3中的位元線BL。BLSA2耦接於第一節點N1及該第二節點N2。四個電晶體中的每個電晶體可被控制以將BLSA電連接至相鄰記憶體記憶細胞陣列區塊中之位元線BLF及BL，確保所需資料電壓之傳播。
第8圖顯示實施例開放位元線陣列中之資料複製的操作實施例，使頁面資料在記憶體記憶區塊間(inter-sectional)移動。在第8圖中，時間從圖形的頂部至底部增加，且隨著時間的推移，資料由左至右複製。在第8圖中，在資料複製的操作開始前，記憶體記憶細胞陣列區塊0至記憶體記憶細胞陣列區塊7被預充電（標記為“P”），在激活記憶體記憶細胞陣列區塊2之字線之後，從記憶體記憶細胞陣列區塊2之記憶體單元中讀取及放大資料並將資料（在附圖中標記為“A”）鎖存在適當之BLSA。如第8圖所示，接著可截止字線。當激活後續的BLSA時，資料“A”將從當前之BLSA複製至後續之BLSA。BLSA激活過程持續進行，將資料“A”從一BLSA傳播至下一BLSA，直至到達目標位置為止。
此頁面複製方式的一些好處包含：
可收集DRAM陣列提供之最大資料預取；
可省略使用資料線讀出放大器，以節省不必要之行選擇解碼器之功耗；
由於位元線BL及BLF固有之由一半電壓處轉態(因每次存讀資料前皆被預充電至一半電壓)方式而可節省功率；及
符合BL先於WL(BL-before-WL)之頁面資料寫入方式，以實現非常快速及低功耗之資料寫入。
第9圖說明了陣列資料存取方式於晶片外圍裝置上之應用，用以達成遠程、寬匯流排及高效能之資料移動方式。
除了第9圖顯示在BLSA上傳播的電壓值，第9圖在符號上與第8圖相似。由於BLSA會放大讀取值並將轉為數位訊號，且由於電路會將BLSA預充電至1/2VDD，因此傳播之電壓的最大幅度為1/2VDD。
與以VDD電壓擺幅將資料複製/移動至晶片邊緣區域之CMOS操作相比，本揭露之功能具有小功耗優勢。與傳統之小電壓擺幅介面相比，本發明實施例之小電壓擺幅訊號的類比式全差分放大接收器，故沒有一般類比式全差分放大接收器會消耗的DC電流，同時本發明實施例無需使用到全差分放大器所需之參考電壓(Vref或1/2 V IF)。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體模組 101:記憶庫 102:半導體晶片 110:字線解碼器 120:記憶體單元陣列 130:頁面緩衝器 150:外圍電路 152:存取電路 1至4:頁面資料複製 2T2C:二電晶體及二電容 A,P,Z:資料 BL,BL（1）至BL（N）,BL_0至BL_4,BLF:位元線 BLSA,BLSA_0至BLSA_3,BLSA0至BLSA3:位元線感測放大器 CA:記憶體記憶細胞陣列 Cap:電容 L1,L2:電鏈路 SEN,位元線感測放大器(BLSA)致能驅動訊號 tRCD:行(row)位址至列(column)位址輸入延遲時段 WL,WL（1）至WL（M）:字線
第1圖係為本發明實施例中用於增強記憶體模組中之資料存取的裝置之示意圖。 第2圖顯示本發明實施例中複數個記憶體區塊與複數個位元線感測放大器(BLSA)交替設置的示意圖。 第3圖係為第1圖中記憶體模組之1T1C記憶體單元之示意圖。 第4圖係為第1圖中記憶體模組之位元線感測放大器之示意圖。 第5A及5B圖顯示本發明實施例中的記憶體區塊間(inter-sectional)之頁面資料複製方法。 第6A圖係實施例在1T1C記憶體單元及開放位元線(open bit line)陣列架構中之記憶體區塊間之資料複製，第6B圖係實施例在2T2C記憶體單元陣列架構下在記憶體區塊間之資料複製。 第7A圖顯示在1T1C記憶體單元及開放位元線(open bit line)陣列架構中的資料複製，第7B圖顯示另一在1T1C記憶體單元及開放位元線陣列架構中的資料複製。 第8圖顯示實施例開放位元線陣列中之資料複製的操作實施例，使用頁面資料之記憶體區塊間(inter-sectional)移動。 第9圖顯示將陣列資料存取方式應用於外圍裝置之示意圖。
101:記憶庫
BL對:位元線對
BLSA:位元線感測放大器

Claims (19)

  1. 一種存取記憶體晶片的頁資料之裝置，該裝置包含： 複數個記憶庫，每個記憶庫包含複數個記憶體區塊，每個記憶體區塊包含複數個記憶體單元，其中以每複數個記憶體單元為一組，耦接於一字線，耦接於該一字線中的每個記憶體單元分別耦接於一位線，該位線藉由位於該位線末端的一第一鎖存模組耦接於一第一相鄰記憶體區塊的一第一位線；該位線藉由位於該位線另一末端的一第二鎖存模組耦接於一第二相鄰記憶體區塊的一第二位線，該第二相鄰記憶體區塊不同於該第一相鄰記憶體區塊；及一相鄰於兩記憶體區塊的鎖存模組及其控制單元，控制一記憶體區塊中位線上的信號在其相鄰的記憶體區塊間依序傳遞，直到到達該記憶庫的一末端的一位線為止。
  2. 如請求項1所述之裝置，其中，每個鎖存模組包含： 4個開關，每個開關具有一第一端、一第二端及一開關控制端；其中，一記憶體區塊中的該第一位線、該第一開關的該第一端、該第一開關的該第二端、一第一節點、該第二開關的該第一端、該第二開關的該第二端、及該相鄰記憶體區塊中的該第一位線依序串接；及該記憶體區塊中的該第二位線、該第三開關的該第一端、該第三開關的該第二端、一第二節點、該第四開關的該第一端，該第四開關的該第二端，及該相鄰記憶體區塊中的該第二位線依序串接；及 一鎖存電路，耦接於該第一節點及該第二節點。
  3. 如請求項2所述之裝置，另包含： 一選路(routing)控制單元，耦接於該4個開關電路的該開關控制端，用以進行傳播選路。
  4. 如請求項3所述之裝置，其中該選路控制單元用以編程一選路路徑，其中該第一鎖存模組的該第一開關及該第四開關固定導通，該第一鎖存模組的該第二開關及該第三開關固定截止；及該後續傳播鎖存模組，即該第二鎖存模組的該第二開關及該第三開關固定導通，該第二鎖存模組的該第一開關及該第四開關固定截止，一下一後續傳播鎖存模組，即一第三鎖存模組的該第一開關及該第四開關固定導通，該第三鎖存模組的該第二開關及該第三開關固定截止，及通過這種切換(toggling)方式連續應用於該多個後續傳播鎖存模組，直到到達該記憶庫的一邊緣的該最後鎖存模組為止。
  5. 如請求項4所述之裝置，其中，該固定導通開關係為一電性短路路徑；及該固定截止開關係為一電性開路路徑。
  6. 如請求項2所述之裝置，其中，每個開關由一N型金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、一P型MOSFET或一互補MOSFET組成，其中每個電晶體具有一第一端、一第二端，以及一開關控制端，其中該選路控制單元耦接於該開關控制端。
  7. 如請求項2所述之裝置，其中，該鎖存電路包含交叉耦接的2個反相器，其中該2個反相器中的每個反相器被驅動於耦接至一電源的一第一電晶體及耦接至一地端的一第二電晶體之間，以及其中，每個記憶體區塊的該傳播控制單元耦接於該電源電晶體及該接地電晶體，用以通過該多條位線進行該訊號傳播。
  8. 如請求項1所述之裝置，其中，每個鎖存模組包含： 4個開關，每個開關具有一第一端、一第二端及一開關控制端，其中一記憶體區塊中的該第一位線、該第一開關的該第一端、該第一開關的該第二端、一第一節點、該第二開關的該第一端、該第二開關的該第二端、及該相同記憶體區塊中的該第二位線依序串接；及該相鄰記憶體區塊中的該第一位線、該第三開關的該第一端、該第三開關的該第二端、一第二節點、該第四開關的該第一端，該第四開關的該第二端，及該相鄰記憶體區塊中的該第二位線依序串接；及 一鎖存電路，耦接於該第一節點及該第二節點。
  9. 如請求項8所述之裝置，另包含一選路控制單元，耦接於該4個開關電路的該開關控制端，用以進行傳播選路。
  10. 如請求項8所述之裝置，其中，該選路控制單元用以編程一選路路徑，其中該記憶庫中所有鎖存器模組的該第一開關及該第三開關固定導通，該記憶庫中所有鎖存器模組的該第二開關及該第四開關固定截止。
  11. 如請求項10所述之裝置，其中，該固定導通開關係為一電性短路路徑；及該固定截止開關係為一電性開路路徑。
  12. 如請求項8所述之裝置，其中，該選路控制單元用以編程一選路路徑，其中該記憶庫中所有鎖存器模組的該第一開關及該第三開關固定截止，該記憶庫中所有鎖存器模組的該第二開關及該第四開關固定導通。
  13. 如請求項12所述之裝置，其中該固定導通開關係為一電性短路路徑；及該固定截止開關係為一電性開路路徑。
  14. 如請求項8所述之裝置，其中該選路控制單元用以編程一選路路徑，其中該第一鎖存模組的該第一開關及該第四開關固定導通，該第一鎖存模組的該第二開關及該第三開關固定截止；及該後續傳播鎖存模組，即該第二鎖存模組的該第二開關及該第三開關固定導通，該第二鎖存模組的該第一開關及該第四開關固定截止；及該下一後續傳播鎖存模組，即該第三鎖存模組的該第一開關及該第四開關固定導通，該該第三鎖存模組的該第二開關及該第三開關固定截止；及通過這種切換方式連續應用於該多個後續傳播鎖存模組，直到到達該記憶庫的該邊緣的該最後鎖存模組為止。
  15. 如請求項14所述之裝置，其中，該固定導通開關係為一電性短路路徑；及該固定截止開關係為一電性開路路徑。
  16. 如請求項8所述之裝置，其中，該記憶庫中所有鎖存模組的該第一開關、該第二開關、該第三開關及該第四開關均固定導通，藉以構成具有一2T2C結構的每個記憶體單元。
  17. 如請求項16所述之裝置，其中，該固定導通開關係為一電性短路路徑；及該固定截止開關係為一電性開路路徑。
  18. 如請求項8所述之裝置，其中，每個開關由一N型MOSFET、一P型MOSFET或一互補MOSFET組成，其中每個電晶體具有一第一端、一第二端，以及一開關控制端，其中該選路控制單元耦接於該開關控制端。
  19. 如請求項8所述之裝置，其中，該鎖存電路包含交叉耦接的2個反相器，其中該2個反相器中的每個反相器被驅動於耦接至一電源的一第一電晶體及耦接至一地端的一第二電晶體之間，以及其中，每個記憶體區塊的該傳播控制單元耦接於該電源電晶體及該接地電晶體，用以通過該多條位線進行該訊號傳播。
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