JPH06337820A - マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 - Google Patents
マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法Info
- Publication number
- JPH06337820A JPH06337820A JP6109251A JP10925194A JPH06337820A JP H06337820 A JPH06337820 A JP H06337820A JP 6109251 A JP6109251 A JP 6109251A JP 10925194 A JP10925194 A JP 10925194A JP H06337820 A JPH06337820 A JP H06337820A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- peripheral
- pci
- parity error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3027—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 マルチプル・バス情報処理システムにおける
パリティ・エラーの検知及び回復機構を提供する。 【構成】 第1のシステム・バスによりシステムメモリ
へ接続された中央演算処理装置(CPU)と、前記CP
Uに接続された第2のシステム・バスと、前記第2のシ
ステム・バスを、少なくとも1つの周辺装置を接続して
いる周辺バスへ接続するホスト・ブリッジとを有する情
報処理システムにおいて、ホスト・ブリッジが周辺バス
上のトランザクションに関する情報を記憶するレジスタ
空間と、エラー捕捉論理を備える。エラー捕捉論理は周
辺バス上に生じるトランザクションをモニタしてパリテ
ィ・エラーの発生を検知し、第2のバスを介してCPU
への割込みルーチンを生成する。CPUは、レジスタ空
間を読取り必要な回復動作を実行する。
パリティ・エラーの検知及び回復機構を提供する。 【構成】 第1のシステム・バスによりシステムメモリ
へ接続された中央演算処理装置(CPU)と、前記CP
Uに接続された第2のシステム・バスと、前記第2のシ
ステム・バスを、少なくとも1つの周辺装置を接続して
いる周辺バスへ接続するホスト・ブリッジとを有する情
報処理システムにおいて、ホスト・ブリッジが周辺バス
上のトランザクションに関する情報を記憶するレジスタ
空間と、エラー捕捉論理を備える。エラー捕捉論理は周
辺バス上に生じるトランザクションをモニタしてパリテ
ィ・エラーの発生を検知し、第2のバスを介してCPU
への割込みルーチンを生成する。CPUは、レジスタ空
間を読取り必要な回復動作を実行する。
Description
【0001】
【産業上の利用分野】本発明は、広くはコンピュータ・
システムのためのエラー検知論理に関し、特に、マルチ
プル・バス・コンピュータ・システムにおいて周辺バス
を介して生じるエラーを検知しかつ捕捉するためのエラ
ー検知及び捕捉機構に関する。
システムのためのエラー検知論理に関し、特に、マルチ
プル・バス・コンピュータ・システムにおいて周辺バス
を介して生じるエラーを検知しかつ捕捉するためのエラ
ー検知及び捕捉機構に関する。
【0002】
【従来の技術】コンピュータ・システムは、通常、複数
のバスを含んでいる。システム内の各バスには装置が接
続されており、それらの装置はそのバスを介して互いに
ローカルに通信する。通常のコンピュータ・システムに
存在する異なる形式のバスの例としては、ホスト中央処
理ユニットが接続されるシステム・バスと1又は複数の
周辺バスが挙げられる。しかしながら、あるバスに接続
された装置が別のバスに接続された装置に情報を書込ん
だりあるいはその装置から情報を読出したりする必要が
ある場合には、異なるバスを介したシステムワイドな通
信が必要とされる。異なるバス上の装置間におけるシス
テムワイドな通信を可能にするために、あるバスの通信
プロトコルと別のバスの通信プロトコルを適合させるバ
ス・ツー・バス(bus-to-bus)ブリッジ(インターフェ
ース)が設けられる。
のバスを含んでいる。システム内の各バスには装置が接
続されており、それらの装置はそのバスを介して互いに
ローカルに通信する。通常のコンピュータ・システムに
存在する異なる形式のバスの例としては、ホスト中央処
理ユニットが接続されるシステム・バスと1又は複数の
周辺バスが挙げられる。しかしながら、あるバスに接続
された装置が別のバスに接続された装置に情報を書込ん
だりあるいはその装置から情報を読出したりする必要が
ある場合には、異なるバスを介したシステムワイドな通
信が必要とされる。異なるバス上の装置間におけるシス
テムワイドな通信を可能にするために、あるバスの通信
プロトコルと別のバスの通信プロトコルを適合させるバ
ス・ツー・バス(bus-to-bus)ブリッジ(インターフェ
ース)が設けられる。
【0003】周知のバス・ツー・バス・ブリッジは、例
えば以下の特許出願に記載されている。すなわち、米国
特許出願第815992号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第816184号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第816204号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第816203号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第816691号「BIDIRECTIONAL DATA STO
RAGE FACILITYFOR BUS INTERFACE UNIT」、米国特許出
願第816693号「BUS INTERFACE FOR CONTROLLING
SPEED OF BUS OPERATION」、米国特許出願第81611
6号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第816698号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
えば以下の特許出願に記載されている。すなわち、米国
特許出願第815992号「BUS CONTROL LOGIC FOR CO
MPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米国
特許出願第816184号「PARITY ERROR DETECTION A
ND RECOVERY」、米国特許出願第816204号「CHACH
E SNOOPING AND DATA INVALIDATION TECHNIQUE」、米国
特許出願第816203号「BUS INTERFACE LOGIC FOR
COMPUTER SYSTEM HAVING DUAL BUS ARCHITECTURE」、米
国特許出願第816691号「BIDIRECTIONAL DATA STO
RAGE FACILITYFOR BUS INTERFACE UNIT」、米国特許出
願第816693号「BUS INTERFACE FOR CONTROLLING
SPEED OF BUS OPERATION」、米国特許出願第81611
6号「ARBITRATION CONTROL LOGIC FOR COMPUTER SYSTE
M HAVING DUAL BUS ARCHITECTURE」、及び米国特許出願
第816698号「METHOD AND APPARATUS FOR DETERMI
NING ADDRESS LOCATION AT BUS TO BUS INTERFACE」等
である。これらの出願には、システム内の異なるバスに
接続された装置のシステムワイドな通信を可能にする機
構が記載されている。
【0004】マルチプル・バスのコンピュータシステム
内の各バス・ツー・バス・ブリッジは、そのシステム内
の2つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。広く受入れられつつあるこのよう
なバスの1つに、PCI(Peripheral Component Interc
onnect)バスがあり、このバスは比較的短時間に大量
(最高120メガバイト/秒)のデータ転送を実行する
ことができる。PCIバスがこのような高性能を得てい
る理由としては、1つにはCPUを接続できるシステム
バス等の他の高速バスへ直接連結可能である点が挙げら
れ、それによってPCIバスに接続された装置とそのシ
ステム・バスに接続された装置との間の速やかなデータ
転送が可能になる。実際に、あるグラフィクス制御装置
などのいくつかの高集積度の装置は、PCIバス等の高
性能バスを介してシステム・バスに直接連結される必要
がある。さらに、PCIバスのアーキテクチャは、これ
に接続される周辺装置を動作させるためのいずれの「グ
ルー・ロジック(glue logic)」も必要としない。他の
バスについてのグルー・ロジックは、通常、デコーダ、
バッファ又はラッチ等の付加的ハードウェア要素からな
り、それらは周辺装置とバスとの中間に設置されてい
る。
内の各バス・ツー・バス・ブリッジは、そのシステム内
の2つのバスを接続するために用いられる。様々な形式
のバスが、所与のコンピュータ・システムを構築するた
めに利用可能である。広く受入れられつつあるこのよう
なバスの1つに、PCI(Peripheral Component Interc
onnect)バスがあり、このバスは比較的短時間に大量
(最高120メガバイト/秒)のデータ転送を実行する
ことができる。PCIバスがこのような高性能を得てい
る理由としては、1つにはCPUを接続できるシステム
バス等の他の高速バスへ直接連結可能である点が挙げら
れ、それによってPCIバスに接続された装置とそのシ
ステム・バスに接続された装置との間の速やかなデータ
転送が可能になる。実際に、あるグラフィクス制御装置
などのいくつかの高集積度の装置は、PCIバス等の高
性能バスを介してシステム・バスに直接連結される必要
がある。さらに、PCIバスのアーキテクチャは、これ
に接続される周辺装置を動作させるためのいずれの「グ
ルー・ロジック(glue logic)」も必要としない。他の
バスについてのグルー・ロジックは、通常、デコーダ、
バッファ又はラッチ等の付加的ハードウェア要素からな
り、それらは周辺装置とバスとの中間に設置されてい
る。
【0005】従来のPCIバスは、33MHzの同期ク
ロック信号で動作し、PCIバス上を伝送されるデータ
のストリングは32ビット長である。32ビットのデー
タ・ストリングはダブル・ワード(DWORD)と呼ばれ、
それぞれ8ビットのデータからなる4バイトに分割され
ている。PCIバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ32ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、PCI
バス環境で必要な信号の数を低減させることになる。P
CIバスのアーキテクチャで必要な信号の数は45乃至
47であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、PCIバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにPC
Iアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
ロック信号で動作し、PCIバス上を伝送されるデータ
のストリングは32ビット長である。32ビットのデー
タ・ストリングはダブル・ワード(DWORD)と呼ばれ、
それぞれ8ビットのデータからなる4バイトに分割され
ている。PCIバスにより運ばれるアドレス情報及びデ
ータ情報は、同じ32ビット・バス上で多重化されてい
る。多重化することによりアドレス・ラインとデータ・
ラインとを別にする必要性がなくなる。すなわちこのこ
とは、他のバス・アーキテクチャに比べた場合、PCI
バス環境で必要な信号の数を低減させることになる。P
CIバスのアーキテクチャで必要な信号の数は45乃至
47であるが、非多重化バスでは通常この倍の数を必要
とする。従って、信号数が低減されるので、PCIバス
に接続される装置をサポートするために必要な接続ピン
の数もまた相当する数だけ低減される。このようにPC
Iアーキテクチャは、特に高い集積度のデスクトップ型
コンピュータ・システムに適している。
【0006】PCIバスの構造及び動作についてのさら
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
に詳細な記述については、例えば、「Peripheral Compo
nent Interconnect (PCI) Revision 2.0 Specificatio
n」,published April 30,1993、「Preliminary PCI Sys
tem Design Guide」, revision 0.6, published Novemb
er 1, 1992及び「Peripheral Component Interconnect
(PCI) Add-inn Board/Connector Addendum」, (Draft)
published 6 November, 1992、並びにPCI Special Inte
rest Groupによるものがある。
【0007】
【発明が解決しようとする課題】しかしながら、コンピ
ュータ・システム内においてPCIバスとホスト・シス
テム・バス等の他のバスとの間の通信プロトコルが異な
る場合、それらの他のバスへPCIバスをインターフェ
ースすることが問題となる。例えば、PCIバス仕様で
は、PCIバスについての通信パリティ・エラーを検知
してPCIバスを介して報告することは可能であるが、
これらのエラーから回復する手段はなく、またCPUに
よる管理のためにホスト・システム・バスを介してこれ
らのエラーを報告させる手段もない。
ュータ・システム内においてPCIバスとホスト・シス
テム・バス等の他のバスとの間の通信プロトコルが異な
る場合、それらの他のバスへPCIバスをインターフェ
ースすることが問題となる。例えば、PCIバス仕様で
は、PCIバスについての通信パリティ・エラーを検知
してPCIバスを介して報告することは可能であるが、
これらのエラーから回復する手段はなく、またCPUに
よる管理のためにホスト・システム・バスを介してこれ
らのエラーを報告させる手段もない。
【0008】以上により、本発明の目的は、マルチプル
・バス・コンピュータ・システムにおいてPCIバス等
の周辺バス上で生じるエラーを検知しかつ捕捉するため
の機構を提供することである。さらに本発明の目的は、
エラー状態からの処理及び回復において用いるための、
周辺バスとのインターフェースを行いかつ上記のような
エラーをホスト・システム・バスを介して報告させるよ
うな機構を提供することである。
・バス・コンピュータ・システムにおいてPCIバス等
の周辺バス上で生じるエラーを検知しかつ捕捉するため
の機構を提供することである。さらに本発明の目的は、
エラー状態からの処理及び回復において用いるための、
周辺バスとのインターフェースを行いかつ上記のような
エラーをホスト・システム・バスを介して報告させるよ
うな機構を提供することである。
【0009】
【課題を解決するための手段】本発明は、マルチプル・
バス・コンピュータ・システムにおいてPCIバスとシ
ステム・バスとのインターフェースを行うPCIホスト
・ブリッジを提供する。本発明によるPCIホスト・ブ
リッジは、(i)PCIバス・サイクル中に生じるパリテ
ィ・エラーの発生に対してPCIバス上のエラー信号ラ
インをモニターし、(ii)パリティ・エラーが発生するP
CIバス・サイクルに関する情報を捕捉し、そして(ii
i)捕捉された情報をシステム・バスに接続されたCPU
が利用できるようにするものである。
バス・コンピュータ・システムにおいてPCIバスとシ
ステム・バスとのインターフェースを行うPCIホスト
・ブリッジを提供する。本発明によるPCIホスト・ブ
リッジは、(i)PCIバス・サイクル中に生じるパリテ
ィ・エラーの発生に対してPCIバス上のエラー信号ラ
インをモニターし、(ii)パリティ・エラーが発生するP
CIバス・サイクルに関する情報を捕捉し、そして(ii
i)捕捉された情報をシステム・バスに接続されたCPU
が利用できるようにするものである。
【0010】PCIホスト・ブリッジは、PCIバスと
システム・バスとの中間に常駐する。PCIホスト・ブ
リッジは、PCIバス・サイクルの開始を検知すると、
引続いてPCIバス上に生じる読取り又は書込みトラン
ザクションをモニタし、そのサイクルに関する情報をホ
スト・ブリッジ・レジスタに記憶する。記憶された情報
には、制御とアドレスの情報、そのPCIバス・サイク
ルを開始した装置の調停識別ラベル、及びPCIを通し
て伝送されるデータが含まれる。PCIサイクルの間
に、もしPCI装置が特定のバス・サイクルに関するパ
リティ・エラーを検知すると、PCIホスト・ブリッジ
はその事象を知らされる。
システム・バスとの中間に常駐する。PCIホスト・ブ
リッジは、PCIバス・サイクルの開始を検知すると、
引続いてPCIバス上に生じる読取り又は書込みトラン
ザクションをモニタし、そのサイクルに関する情報をホ
スト・ブリッジ・レジスタに記憶する。記憶された情報
には、制御とアドレスの情報、そのPCIバス・サイク
ルを開始した装置の調停識別ラベル、及びPCIを通し
て伝送されるデータが含まれる。PCIサイクルの間
に、もしPCI装置が特定のバス・サイクルに関するパ
リティ・エラーを検知すると、PCIホスト・ブリッジ
はその事象を知らされる。
【0011】一旦PCIホスト・ブリッジによりエラー
が検知されると、ホスト・ブリッジ・レジスタに記憶さ
れた情報は、更新されないようになる。ホスト・ブリッ
ジは、CPUが応答する割込みルーチンをシステム・バ
スを介して発生する。誤ったトランザクションに関する
情報はホスト・ブリッジに記憶されているので、CPU
は、エラーの原因を調べることができ、また回復動作を
実行するために記憶された情報を用いることができる。
エラーの検知及び捕捉の機構を実現し、CPUのエラー
回復をサポートするために必要な論理は、PCIホスト
・ブリッジ上で実行されるアルゴリズムである。
が検知されると、ホスト・ブリッジ・レジスタに記憶さ
れた情報は、更新されないようになる。ホスト・ブリッ
ジは、CPUが応答する割込みルーチンをシステム・バ
スを介して発生する。誤ったトランザクションに関する
情報はホスト・ブリッジに記憶されているので、CPU
は、エラーの原因を調べることができ、また回復動作を
実行するために記憶された情報を用いることができる。
エラーの検知及び捕捉の機構を実現し、CPUのエラー
回復をサポートするために必要な論理は、PCIホスト
・ブリッジ上で実行されるアルゴリズムである。
【0012】
【実施例】図1乃至図3は、マルチバス情報処理システ
ム10であり、(i)システム・バス(S−バス)16
を介してシステム・バス装置14へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体12、及び(ii)主
PCIバス22を介してシステム・バス装置の1つであ
る主PCIホスト・ブリッジ20に接続される主PCI
装置18から構成されている。図1乃至図3に示された
プロセッサ、キャッシュ及びメモリの複合体12、シス
テム・バス装置14、主PCI装置18、及び他の構成
要素については、以下により詳細に記述する。
ム10であり、(i)システム・バス(S−バス)16
を介してシステム・バス装置14へ接続されるプロセッ
サ、キャッシュ及びメモリの複合体12、及び(ii)主
PCIバス22を介してシステム・バス装置の1つであ
る主PCIホスト・ブリッジ20に接続される主PCI
装置18から構成されている。図1乃至図3に示された
プロセッサ、キャッシュ及びメモリの複合体12、シス
テム・バス装置14、主PCI装置18、及び他の構成
要素については、以下により詳細に記述する。
【0013】プロセッサ、キャッシュ及びメモリの複合
体12は、中央演算処理装置(CPU)24、自己検査
回路26、デュアルバスメモリ制御装置28、CPUキ
ャッシュ30、及びベースシステムメモリ32からな
る。好適例におけるCPU24は、Intel,In
c.からi486TMの製品名で市販されている32ビッ
トマイクロプロセッサであるが、システム10は他の形
のCPU、特に他のx86形のマイクロプロセッサを用
いても実施可能である。自己検査回路26は、CPU2
4の起動時の組込み検査(built-in-self-test:BIS
T)機能を与える。自己検査回路はまた、各システム・
バス装置14内に組込み可能ないずれの自己検査機能を
も制御する。
体12は、中央演算処理装置(CPU)24、自己検査
回路26、デュアルバスメモリ制御装置28、CPUキ
ャッシュ30、及びベースシステムメモリ32からな
る。好適例におけるCPU24は、Intel,In
c.からi486TMの製品名で市販されている32ビッ
トマイクロプロセッサであるが、システム10は他の形
のCPU、特に他のx86形のマイクロプロセッサを用
いても実施可能である。自己検査回路26は、CPU2
4の起動時の組込み検査(built-in-self-test:BIS
T)機能を与える。自己検査回路はまた、各システム・
バス装置14内に組込み可能ないずれの自己検査機能を
も制御する。
【0014】CPU24は、CPUローカル・バス34
により自己検査回路26及びメモリ制御装置28へ接続
される。メモリ制御装置28は、ベースシステムメモリ
・バス36によりベースシステムメモリ32へ接続され
る。メモリ制御装置28は、ベースシステムメモリ・バ
スを介してベースシステムメモリ32に対する読取り及
び書込み動作を制御する。これらの動作は、CPUロー
カル・バス34を介してCPU24により開始される
か、又はシステム・バス16を介してシステム・バス装
置14により開始される。メモリ制御装置は2つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス36及びCPUローカル・バス34を介す
る動作は同時に管理可能である。CPUローカル・バス
34、ベースシステムメモリ・バス36及びシステム・
バスは32ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス(図1乃至
図3中の「D」、「A」及び「C」)からなる。
により自己検査回路26及びメモリ制御装置28へ接続
される。メモリ制御装置28は、ベースシステムメモリ
・バス36によりベースシステムメモリ32へ接続され
る。メモリ制御装置28は、ベースシステムメモリ・バ
スを介してベースシステムメモリ32に対する読取り及
び書込み動作を制御する。これらの動作は、CPUロー
カル・バス34を介してCPU24により開始される
か、又はシステム・バス16を介してシステム・バス装
置14により開始される。メモリ制御装置は2つのバス
上の動作を管理することができるので、ベースシステム
メモリ・バス36及びCPUローカル・バス34を介す
る動作は同時に管理可能である。CPUローカル・バス
34、ベースシステムメモリ・バス36及びシステム・
バスは32ビット・バスであり、それぞれのバスは、こ
のようなバスにおいて通常そうであるように、データ情
報パス、アドレス情報パス及び制御情報パス(図1乃至
図3中の「D」、「A」及び「C」)からなる。
【0015】ベースシステムメモリ32はシステムワイ
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。CPUキャッシュ30
は、ベースシステムメモリ32又はシステム10の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたI/O装置に設置
することができる。CPUキャッシュ30は、ランダム
アクセスメモリ(RAM、図示せず)を有しており、C
PU24により頻繁にアクセスされるベースシステムメ
モリ32のアドレス場所を一時的に記憶するために用い
られる。CPU24は、CPUキャッシュ30内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ32内に記憶された情報へのアクセスはメモリ制御
装置28により処理されなければならない。
ドな記憶能力を提供し、非インターリーブなメモリ・カ
ード又はインターリーブなメモリ・カードのいずれによ
っても構成することができる。CPUキャッシュ30
は、ベースシステムメモリ32又はシステム10の外に
設置された拡張メモリのいずれかに入っている情報を短
期間記憶することができる。このような拡張メモリは、
例えば、システムの周辺に接続されたI/O装置に設置
することができる。CPUキャッシュ30は、ランダム
アクセスメモリ(RAM、図示せず)を有しており、C
PU24により頻繁にアクセスされるベースシステムメ
モリ32のアドレス場所を一時的に記憶するために用い
られる。CPU24は、CPUキャッシュ30内に記憶
された情報に直接アクセスする。一方ベースシステムメ
モリ32内に記憶された情報へのアクセスはメモリ制御
装置28により処理されなければならない。
【0016】ベースシステムメモリ32への全てのアク
セスは、ベースシステムメモリ・バス36を介してメモ
リ制御装置28により制御される。メモリ制御装置はベ
ースシステムメモリ32へのシステムメモリ・サイクル
を開始する。このサイクルの間、CPU24又はシステ
ム・バス装置14の中の1つのいずれかが、メモリ制御
装置28を介してベースシステムメモリへのアクセスを
行う。CPU又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているCPU(ローカル・バス)動作がI/
Oサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置14によるアクセスのためにシステ
ム・バス16上へ情報を伝送する。もしそのI/Oサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのI/O動作が主PCI装置
18を目的とする場合、PCIホスト・ブリッジ20が
デコード命令によりメモリ制御装置に対して応答し、適
切な主PCI装置に対してI/Oサイクルを送る。
セスは、ベースシステムメモリ・バス36を介してメモ
リ制御装置28により制御される。メモリ制御装置はベ
ースシステムメモリ32へのシステムメモリ・サイクル
を開始する。このサイクルの間、CPU24又はシステ
ム・バス装置14の中の1つのいずれかが、メモリ制御
装置28を介してベースシステムメモリへのアクセスを
行う。CPU又はローカル・バスにより開始されたメモ
リ・サイクルの間、メモリ制御装置はシステム・バス上
に情報を送らない。しかしながら、メモリ制御装置が、
現在管理しているCPU(ローカル・バス)動作がI/
Oサイクルであると判断した場合、メモリ制御装置は、
システム・バス装置14によるアクセスのためにシステ
ム・バス16上へ情報を伝送する。もしそのI/Oサイ
クルがシステム・バス装置を目的とする場合、適切なシ
ステム・バス装置がデコード命令によりメモリ制御装置
に対して応答する。もしそのI/O動作が主PCI装置
18を目的とする場合、PCIホスト・ブリッジ20が
デコード命令によりメモリ制御装置に対して応答し、適
切な主PCI装置に対してI/Oサイクルを送る。
【0017】システム・クロック・モジュール38は、
システム・バス装置14のために1つのクロックを与
え、CPU24に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は33MHzで動作する。CPU24に与えられる2つ
の信号は、それぞれ33MHz及び66MHzで動作す
る。CPU24は、内部では66MHzで動作するがC
PUローカル・バス34を介しては33MHzで通信す
るために、2つのクロック信号を必要とする。
システム・バス装置14のために1つのクロックを与
え、CPU24に対して一対のクロック信号を与える。
好適例では、システム・バスに与えられるクロック信号
は33MHzで動作する。CPU24に与えられる2つ
の信号は、それぞれ33MHz及び66MHzで動作す
る。CPU24は、内部では66MHzで動作するがC
PUローカル・バス34を介しては33MHzで通信す
るために、2つのクロック信号を必要とする。
【0018】プロセッサ、キャッシュ及びメモリの複合
体12とシステム・バス装置との間の通信は、メモリ制
御装置28により32ビットのシステム・バス16を介
して管理される。図1乃至図3の好適例に示すように、
システム・バスには、直接メモリアクセス(DMA)制
御装置40、システム調停制御ポイント(SACP)4
2、入出力(I/O)制御装置44、PCMCIA制御
装置46、及びパワー管理制御装置48もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置48にパワー管理マイクロ制御
装置50を任意に接続してもよい。システム・バス16
上のDMA制御装置40とI/O制御装置44との中間
にバッファ52が設けられている。しかしながら、図1
乃至図3のように、図示のもの以外の他のシステム・バ
ス装置14をシステム・バス16に接続できるように考
慮されている。
体12とシステム・バス装置との間の通信は、メモリ制
御装置28により32ビットのシステム・バス16を介
して管理される。図1乃至図3の好適例に示すように、
システム・バスには、直接メモリアクセス(DMA)制
御装置40、システム調停制御ポイント(SACP)4
2、入出力(I/O)制御装置44、PCMCIA制御
装置46、及びパワー管理制御装置48もまた接続され
ている。さらに細かいパワー管理制御が望ましい場合
は、パワー管理制御装置48にパワー管理マイクロ制御
装置50を任意に接続してもよい。システム・バス16
上のDMA制御装置40とI/O制御装置44との中間
にバッファ52が設けられている。しかしながら、図1
乃至図3のように、図示のもの以外の他のシステム・バ
ス装置14をシステム・バス16に接続できるように考
慮されている。
【0019】PCMCIA制御装置46は、PCMCI
Aカード・スロット54に直接接続される。周辺I/O
装置56は、バッファ58によりPCMCIAカード・
スロット54へ接続される。アドレス・ラッチ57は、
バッファ58と周辺I/O装置56との中間に設けられ
る。周辺I/O装置56はI/O制御装置44により制
御される。I/O制御装置には、日時クロック60及び
RAMモジュール62が取付けられる。I/O制御装置
44は、マウス・ポート64、シリアル・ポート66、
パラレル・ポート68及びキーボード・ポート70を含
む様々なポートをサポートする。
Aカード・スロット54に直接接続される。周辺I/O
装置56は、バッファ58によりPCMCIAカード・
スロット54へ接続される。アドレス・ラッチ57は、
バッファ58と周辺I/O装置56との中間に設けられ
る。周辺I/O装置56はI/O制御装置44により制
御される。I/O制御装置には、日時クロック60及び
RAMモジュール62が取付けられる。I/O制御装置
44は、マウス・ポート64、シリアル・ポート66、
パラレル・ポート68及びキーボード・ポート70を含
む様々なポートをサポートする。
【0020】システム・バス16上のシステム・バス装
置14をサポートする以外に、システム10はまた、第
2の高速高バンド幅のバスをもサポートする。それは好
適例では主PCIバス22である。システム10内の主
PCI装置18は、主PCIバス22を介して互いに通
信する。主PCI装置は、CPU、キャッシュ及びメモ
リの複合体12並びにシステム・バス16上に常駐する
他のシステム・バス装置14とPCIホスト・ブリッジ
20により通信する。PCIホスト・ブリッジ20自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてPCIホスト・ブリッジ20は、システム
・バス16と主PCIバス22との間のインターフェー
スの役割をし、これら2つのバス間及びこれら2つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
置14をサポートする以外に、システム10はまた、第
2の高速高バンド幅のバスをもサポートする。それは好
適例では主PCIバス22である。システム10内の主
PCI装置18は、主PCIバス22を介して互いに通
信する。主PCI装置は、CPU、キャッシュ及びメモ
リの複合体12並びにシステム・バス16上に常駐する
他のシステム・バス装置14とPCIホスト・ブリッジ
20により通信する。PCIホスト・ブリッジ20自身
は、システム・バス上に常駐するシステム・バス装置で
ある。そしてPCIホスト・ブリッジ20は、システム
・バス16と主PCIバス22との間のインターフェー
スの役割をし、これら2つのバス間及びこれら2つのバ
スに接続される周辺装置間の通信に対して効果的手段を
提供する。
【0021】PCIホスト・ブリッジ20は、待ち時間
の短い相互接続機構を可能にし、これを介してCPU2
4又は他のシステム・バス装置14が主PCI装置18
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ20はまた、主PCI装置又はこれに接
続された装置がベースシステムメモリ32に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ20は、システム・バス16と
主PCIバス22との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
の短い相互接続機構を可能にし、これを介してCPU2
4又は他のシステム・バス装置14が主PCI装置18
又はこれに接続された装置に直接アクセスすることがで
きる。ブリッジ20はまた、主PCI装置又はこれに接
続された装置がベースシステムメモリ32に対して速や
かにかつ直接アクセスできる高性能パスを提供する。さ
らに、ホスト・ブリッジ20は、システム・バス16と
主PCIバス22との間のインターフェースを可能にす
るために必要な全てのハードウェアを設けており、それ
によってこれらのバス間でデータを転送することができ
る。
【0022】主PCIバス22は、PCI互換の様々な
装置をサポートすることができる。図1乃至図3のよう
に、これらの装置には、グラフィクス制御装置72、シ
リアルSCSI(small computer systems interface)
制御装置74、PCMCIA制御装置76、標準I/O
バス(例えば、ISA又はマイクロチャネル(MC−
A))ブリッジ78(ここでは拡張ブリッジとも称す
る)、及びPCI2次ブリッジ80が含まれる。しかし
ながらPCIバスに接続される図1乃至図3に示された
装置は、PCIバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
装置をサポートすることができる。図1乃至図3のよう
に、これらの装置には、グラフィクス制御装置72、シ
リアルSCSI(small computer systems interface)
制御装置74、PCMCIA制御装置76、標準I/O
バス(例えば、ISA又はマイクロチャネル(MC−
A))ブリッジ78(ここでは拡張ブリッジとも称す
る)、及びPCI2次ブリッジ80が含まれる。しかし
ながらPCIバスに接続される図1乃至図3に示された
装置は、PCIバスを実現するシステムの一例にすぎ
ず、従って開示された構成の例であり、いずれにせよ本
発明を限定しようとするものではない。
【0023】グラフィクス制御装置72は、通常、VR
AM82の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてP
CIバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。SCSI制御装置74は、SCSIバスに接続さ
れたSCSI装置84と主PCIバス22との間のイン
ターフェースとして働き、そしてPCIバス・アーキテ
クチャによりサポート可能ないずれのSCSI装置をも
制御することができる。PCMCIA制御装置76は、
カード・スロット88に接続されかつこれを制御する。
AM82の形でメモリ機能を備えることによりこの中に
ビデオ・フレームをバッファすることができ、そしてP
CIバス・アーキテクチャによりサポート可能な周知の
グラフィクス制御チップのいずれをも制御することがで
きる。SCSI制御装置74は、SCSIバスに接続さ
れたSCSI装置84と主PCIバス22との間のイン
ターフェースとして働き、そしてPCIバス・アーキテ
クチャによりサポート可能ないずれのSCSI装置をも
制御することができる。PCMCIA制御装置76は、
カード・スロット88に接続されかつこれを制御する。
【0024】標準バス・ブリッジ78は、標準バス(例
えば、MC−AバスやISAバス)92に接続されたI
/O装置と主PCIバス22との間のインターフェース
として働く。2次PCI装置94は、2次PCIバス9
6を介してPCI2次ブリッジ80へ接続されている。
そして、オプションの2次PCI装置94を何台でも2
次PCIバス96に接続することが可能である。PCI
2次ブリッジ80は、2次PCIバス96に接続された
2次PCI装置94と主PCIバス22との間のインタ
ーフェースとして働く。
えば、MC−AバスやISAバス)92に接続されたI
/O装置と主PCIバス22との間のインターフェース
として働く。2次PCI装置94は、2次PCIバス9
6を介してPCI2次ブリッジ80へ接続されている。
そして、オプションの2次PCI装置94を何台でも2
次PCIバス96に接続することが可能である。PCI
2次ブリッジ80は、2次PCIバス96に接続された
2次PCI装置94と主PCIバス22との間のインタ
ーフェースとして働く。
【0025】データは、システムのPCIバス上に常駐
するPCI装置間でそれらのPCIバス(例えば、主P
CIバス22及び2次PCIバス96)を介して通信さ
れる。データ・トランザクションは、バス上でマスタと
して働くPCI装置により開始され、バス上でスレーブ
(目標)として働くPCI装置に対して行われる読取り
又は書込み動作を含む。PCIバス22上のパリティに
より、PCIバス上のマスタPCI装置がバス上の目標
PCI装置を無事にアドレス指定できたか否か、及び2
つの装置間でデータが正しく転送されたか否かをトラン
ザクション毎に判断する機構が与えられる。
するPCI装置間でそれらのPCIバス(例えば、主P
CIバス22及び2次PCIバス96)を介して通信さ
れる。データ・トランザクションは、バス上でマスタと
して働くPCI装置により開始され、バス上でスレーブ
(目標)として働くPCI装置に対して行われる読取り
又は書込み動作を含む。PCIバス22上のパリティに
より、PCIバス上のマスタPCI装置がバス上の目標
PCI装置を無事にアドレス指定できたか否か、及び2
つの装置間でデータが正しく転送されたか否かをトラン
ザクション毎に判断する機構が与えられる。
【0026】パリティを生成することは、任意ではな
い。すなわち、これは全てのPCI互換の装置装置によ
り実行されなければならない。特定のPCIトランザク
ションにおける目標装置は、パリティを検査しかつアド
レス・パリティ・エラーを報告する。よって、アドレス
・パリティ・エラーは、PCIトランザクションにおけ
るスレーブPCI装置により検知され報告されることに
なる。データ・パリティ・エラーについては、マスタP
CI装置が特定の読取りトランザクションについてデー
タ・パリティ・エラーを検知しかつ報告する一方、スレ
ーブ(目標)PCI装置は特定の書込みトランザクショ
ンについてデータ・パリティ・エラーを検知しかつ報告
する。しかしながら、マスタPCI装置は、マスタ又は
スレーブのいずれがエラーを発生してもそのエラーを検
知することができる。PCIバス22は、PCI装置が
これらのデータ・パリティ・エラーをバスを介して報告
するために用いるPERR#ラインを設けている。ホス
ト・ブリッジ20は、PCIバス上でスレーブ又はマス
タのいずれとしても働くことができ、よってPERR#
信号を発生することもできる。
い。すなわち、これは全てのPCI互換の装置装置によ
り実行されなければならない。特定のPCIトランザク
ションにおける目標装置は、パリティを検査しかつアド
レス・パリティ・エラーを報告する。よって、アドレス
・パリティ・エラーは、PCIトランザクションにおけ
るスレーブPCI装置により検知され報告されることに
なる。データ・パリティ・エラーについては、マスタP
CI装置が特定の読取りトランザクションについてデー
タ・パリティ・エラーを検知しかつ報告する一方、スレ
ーブ(目標)PCI装置は特定の書込みトランザクショ
ンについてデータ・パリティ・エラーを検知しかつ報告
する。しかしながら、マスタPCI装置は、マスタ又は
スレーブのいずれがエラーを発生してもそのエラーを検
知することができる。PCIバス22は、PCI装置が
これらのデータ・パリティ・エラーをバスを介して報告
するために用いるPERR#ラインを設けている。ホス
ト・ブリッジ20は、PCIバス上でスレーブ又はマス
タのいずれとしても働くことができ、よってPERR#
信号を発生することもできる。
【0027】本発明は、システム・バス16上のCPU
24による回復動作をサポートするためにPCIバス上
のPERR#信号を検知しかつ用いる機構を提供する。
制御とアドレスの情報、PCIバス・サイクルを開始し
た装置の調停識別ラベル、及びそのサイクル中にPCI
バスを通って伝送されるデータは、一時的にPCIホス
ト・ブリッジ20に記憶される。PCIバスを介してア
クティブPERR#信号が検知されると、ホスト・ブリ
ッジ20(又は、PCI2次ブリッジ80のようなシス
テム内の他のいずれかのPCIブリッジ)は、CPUが
応答すべき割込みルーチンをシステム・バス16を介し
て発生する。誤ったトランザクションに関する情報はホ
スト・ブリッジに記憶され(捕捉され)ているので、C
PUはそのエラーの原因を調べることができ、また回復
動作を実行するためにその記憶された情報を利用するこ
とができる。
24による回復動作をサポートするためにPCIバス上
のPERR#信号を検知しかつ用いる機構を提供する。
制御とアドレスの情報、PCIバス・サイクルを開始し
た装置の調停識別ラベル、及びそのサイクル中にPCI
バスを通って伝送されるデータは、一時的にPCIホス
ト・ブリッジ20に記憶される。PCIバスを介してア
クティブPERR#信号が検知されると、ホスト・ブリ
ッジ20(又は、PCI2次ブリッジ80のようなシス
テム内の他のいずれかのPCIブリッジ)は、CPUが
応答すべき割込みルーチンをシステム・バス16を介し
て発生する。誤ったトランザクションに関する情報はホ
スト・ブリッジに記憶され(捕捉され)ているので、C
PUはそのエラーの原因を調べることができ、また回復
動作を実行するためにその記憶された情報を利用するこ
とができる。
【0028】PCIバス・アーキテクチャにおいては、
各PCI装置(図1乃至図3のPCIホスト・ブリッジ
20も含む)は、レジスタ空間の256バイトからなる
コンフィギュレーション空間を備えている。各周辺装置
及びブリッジのコンフィギュレーション空間は、通常の
通信中に用いられるアドレス・マップを作成するために
システムのコンフィギュレーション・ソフトウェア全体
により利用されるデータを格納している。従って、CP
U24が最初にコンフィギュレーション・ソフトウェア
を実行するとき、CPU24は、システムを構成してア
ドレス・マップを作成するために各装置又はブリッジの
コンフィギュレーション空間に対してアクセスし、読取
り又は書込みを行う。PCIブリッジにおけるコンフィ
ギュレーション空間についての詳細は、別の特許出願
「METHOD AND APPARATUS FOR INITIALIZING MULTIPLE B
US NETWORKS IN AN INFORMATION HANDLING SYSTEM」に
開示されている。
各PCI装置(図1乃至図3のPCIホスト・ブリッジ
20も含む)は、レジスタ空間の256バイトからなる
コンフィギュレーション空間を備えている。各周辺装置
及びブリッジのコンフィギュレーション空間は、通常の
通信中に用いられるアドレス・マップを作成するために
システムのコンフィギュレーション・ソフトウェア全体
により利用されるデータを格納している。従って、CP
U24が最初にコンフィギュレーション・ソフトウェア
を実行するとき、CPU24は、システムを構成してア
ドレス・マップを作成するために各装置又はブリッジの
コンフィギュレーション空間に対してアクセスし、読取
り又は書込みを行う。PCIブリッジにおけるコンフィ
ギュレーション空間についての詳細は、別の特許出願
「METHOD AND APPARATUS FOR INITIALIZING MULTIPLE B
US NETWORKS IN AN INFORMATION HANDLING SYSTEM」に
開示されている。
【0029】システム内の各PCI装置は、PCIホス
ト・ブリッジ20も含めて、上記のコンフィギュレーシ
ョン空間を備えている。図4に示すように、このコンフ
ィギュレーション空間は、PCIベース・コンフィギュ
レーション・レジスタ100及びPCI装置固有コンフ
ィギュレーション・レジスタ102を含む。PCIベー
ス・コンフィギュレーション・レジスタ100について
は、システム内の各PCI装置は必ず含んでいなければ
ならない。PCI装置固有コンフィギュレーション・レ
ジスタ102については、システム内の各PCI装置は
任意に含んでいてもよい。
ト・ブリッジ20も含めて、上記のコンフィギュレーシ
ョン空間を備えている。図4に示すように、このコンフ
ィギュレーション空間は、PCIベース・コンフィギュ
レーション・レジスタ100及びPCI装置固有コンフ
ィギュレーション・レジスタ102を含む。PCIベー
ス・コンフィギュレーション・レジスタ100について
は、システム内の各PCI装置は必ず含んでいなければ
ならない。PCI装置固有コンフィギュレーション・レ
ジスタ102については、システム内の各PCI装置は
任意に含んでいてもよい。
【0030】PCIベース・コンフィギュレーション・
レジスタ100及びPCI装置固有コンフィギュレーシ
ョン・レジスタ102内の個々のレジスタは、本発明の
エラー検知及び捕捉機構をサポートするために用いられ
る。システム内の各PCI装置は、ベース・コンフィギ
ュレーション・レジスタ100内のアドレス「04h」
に状態レジスタ104を有する。この状態レジスタ10
4は、16ビット・レジスタである。このレジスタのビ
ット「15」は、この状態レジスタが常駐するPCI装
置を含むPCIバス・トランザクションにおいてエラー
が検知されるとき、このPCI装置によりセットされ
る。さらにエラーを検知した装置は、そのレジスタのビ
ット「15」をセットすると同時にPERR#ラインを
アクティブにする。
レジスタ100及びPCI装置固有コンフィギュレーシ
ョン・レジスタ102内の個々のレジスタは、本発明の
エラー検知及び捕捉機構をサポートするために用いられ
る。システム内の各PCI装置は、ベース・コンフィギ
ュレーション・レジスタ100内のアドレス「04h」
に状態レジスタ104を有する。この状態レジスタ10
4は、16ビット・レジスタである。このレジスタのビ
ット「15」は、この状態レジスタが常駐するPCI装
置を含むPCIバス・トランザクションにおいてエラー
が検知されるとき、このPCI装置によりセットされ
る。さらにエラーを検知した装置は、そのレジスタのビ
ット「15」をセットすると同時にPERR#ラインを
アクティブにする。
【0031】エラー検知及び捕捉機構をサポートするP
CI装置固有コンフィギュレーション・レジスタ102
内の個々のレジスタは、故障アドレス・レジスタ106
(アドレス「54h」)、故障データ・レジスタ(アド
レス「58h」)、並びにエラー状態レジスタ110及
び調停識別ラベル・レジスタ112(それぞれアドレス
「5Ch」)である。これらのレジスタは、PCIホス
ト・ブリッジ20においてのみ上記のように専用のもの
となっている。故障アドレス・レジスタ及び故障データ
・レジスタは32ビット・レジスタであり、エラー状態
レジスタは8ビット・レジスタであり、そして調停識別
ラベル・レジスタは24ビットレジスタである。
CI装置固有コンフィギュレーション・レジスタ102
内の個々のレジスタは、故障アドレス・レジスタ106
(アドレス「54h」)、故障データ・レジスタ(アド
レス「58h」)、並びにエラー状態レジスタ110及
び調停識別ラベル・レジスタ112(それぞれアドレス
「5Ch」)である。これらのレジスタは、PCIホス
ト・ブリッジ20においてのみ上記のように専用のもの
となっている。故障アドレス・レジスタ及び故障データ
・レジスタは32ビット・レジスタであり、エラー状態
レジスタは8ビット・レジスタであり、そして調停識別
ラベル・レジスタは24ビットレジスタである。
【0032】これらのレジスタは、PCIホスト・ブリ
ッジ20内に、制御とアドレスの情報、PCIバス・サ
イクルを開始する装置の調停識別ラベル、及びサイクル
中PCIバスを通って伝送されるデータを記憶するため
に用いられる。図5乃至図8は、それぞれ、故障アドレ
ス・レジスタ106、故障データ・レジスタ108、エ
ラー状態レジスタ110、及び調停識別ラベル・レジス
タ112である。図5は、故障アドレス・レジスタ10
6の32ビットのアドレス・フィールドを示しており、
その内容は、特定のPCIバス・サイクルのマスタによ
り生成される目標PCI装置のアドレスを識別する。図
6は、故障データ・レジスタ108の32ビットのデー
タ・フィールドを示し、この中にはPCIサイクル中に
伝送されるデータが格納される。
ッジ20内に、制御とアドレスの情報、PCIバス・サ
イクルを開始する装置の調停識別ラベル、及びサイクル
中PCIバスを通って伝送されるデータを記憶するため
に用いられる。図5乃至図8は、それぞれ、故障アドレ
ス・レジスタ106、故障データ・レジスタ108、エ
ラー状態レジスタ110、及び調停識別ラベル・レジス
タ112である。図5は、故障アドレス・レジスタ10
6の32ビットのアドレス・フィールドを示しており、
その内容は、特定のPCIバス・サイクルのマスタによ
り生成される目標PCI装置のアドレスを識別する。図
6は、故障データ・レジスタ108の32ビットのデー
タ・フィールドを示し、この中にはPCIサイクル中に
伝送されるデータが格納される。
【0033】図7は、8ビットのエラー状態レジスタ1
10のうちの6ビット(「0」乃至「5」)を示し、こ
の中にはPCIバス・サイクルに関する制御情報が格納
される。ビット「0」乃至「3」はコマンド情報を含
み、ビット「4」及び「5」は、パリティ・エラーが検
知されたPCIバス・サイクルが、システム・バス16
を介して開始されたかあるいはPCIバス22を介して
開始されたかを示す。図8は、24ビットの調停識別ラ
ベル・レジスタ112を示し、この中にはPCIサイク
ルを開始した装置の調停識別ラベルが格納される。
10のうちの6ビット(「0」乃至「5」)を示し、こ
の中にはPCIバス・サイクルに関する制御情報が格納
される。ビット「0」乃至「3」はコマンド情報を含
み、ビット「4」及び「5」は、パリティ・エラーが検
知されたPCIバス・サイクルが、システム・バス16
を介して開始されたかあるいはPCIバス22を介して
開始されたかを示す。図8は、24ビットの調停識別ラ
ベル・レジスタ112を示し、この中にはPCIサイク
ルを開始した装置の調停識別ラベルが格納される。
【0034】PCIバス22とシステム・バス16との
中間に常駐するPCIホスト・ブリッジは、PCIバス
上の稼働状態をモニタする。PCIバス・サイクル又は
トランザクションの開始が検知されると、PCIホスト
・ブリッジ20は、引続いてPCIバスを介して生じる
読取り又は書込みトランザクションを、PERR#ライ
ンも含めてモニタする。トランザクションに関する情報
は、PCIホスト・ブリッジの故障アドレス・レジスタ
106、故障データ・レジスタ108、エラー状態レジ
スタ110及び調停識別ラベルレジスタ112に記憶さ
れる。もしPCIサイクル中に、PCI装置が特定のバ
ス・トランザクションに関するエラーを検知してPCI
バス上のPEER#ラインをアクティブにすれば、PC
Iホスト・ブリッジ22はその事象を知らされる。エラ
ーを検知したPCI装置は、PERR#ラインをアクテ
ィブにすると同時にその状態レジスタ104のビット
「15」をセットする。もしホスト・ブリッジ20がP
CIトランザクションに含まれておりかつパリティ・エ
ラーを検知したならば、ホスト・ブリッジ20は自身の
状態レジスタ104のビット「15」をセットし、PE
RR#ラインをアクティブにする。
中間に常駐するPCIホスト・ブリッジは、PCIバス
上の稼働状態をモニタする。PCIバス・サイクル又は
トランザクションの開始が検知されると、PCIホスト
・ブリッジ20は、引続いてPCIバスを介して生じる
読取り又は書込みトランザクションを、PERR#ライ
ンも含めてモニタする。トランザクションに関する情報
は、PCIホスト・ブリッジの故障アドレス・レジスタ
106、故障データ・レジスタ108、エラー状態レジ
スタ110及び調停識別ラベルレジスタ112に記憶さ
れる。もしPCIサイクル中に、PCI装置が特定のバ
ス・トランザクションに関するエラーを検知してPCI
バス上のPEER#ラインをアクティブにすれば、PC
Iホスト・ブリッジ22はその事象を知らされる。エラ
ーを検知したPCI装置は、PERR#ラインをアクテ
ィブにすると同時にその状態レジスタ104のビット
「15」をセットする。もしホスト・ブリッジ20がP
CIトランザクションに含まれておりかつパリティ・エ
ラーを検知したならば、ホスト・ブリッジ20は自身の
状態レジスタ104のビット「15」をセットし、PE
RR#ラインをアクティブにする。
【0035】PEER#ラインがアクティブになること
により、故障アドレス・レジスタ106、故障データ・
レジスタ108、エラー状態レジスタ110及び調停識
別ラベル・レジスタ112に記憶された情報の更新が禁
止される。これらのレジスタに捕捉された内容は、可能
な回復動作のためにシステム・バスを介してCPU24
により利用される。
により、故障アドレス・レジスタ106、故障データ・
レジスタ108、エラー状態レジスタ110及び調停識
別ラベル・レジスタ112に記憶された情報の更新が禁
止される。これらのレジスタに捕捉された内容は、可能
な回復動作のためにシステム・バスを介してCPU24
により利用される。
【0036】CPU24によるエラー回復をサポートす
るべく上記のエラー検知及び捕捉機構を実行するために
必要な論理は、PCIホスト・ブリッジ20上で実行さ
れるアルゴリズムであり、その動作は図9の状態図に示
されている。このアルゴリズムの状態図は、3つの状態
を表している。すなわち、状態(0)、状態(1)、及
び状態(2)である。状態(0)は、PCIホスト・ブ
リッジ20がPCIバス上で始まるNEW_CYCLE
を待つIDLE状態である。もし、NEW_CYCLE
が検知されなければ、ホスト・ブリッジはIDLE状態
のままであり、NEW_CYCLEの開始を待ってバス
の稼働状態をモニタし続ける
るべく上記のエラー検知及び捕捉機構を実行するために
必要な論理は、PCIホスト・ブリッジ20上で実行さ
れるアルゴリズムであり、その動作は図9の状態図に示
されている。このアルゴリズムの状態図は、3つの状態
を表している。すなわち、状態(0)、状態(1)、及
び状態(2)である。状態(0)は、PCIホスト・ブ
リッジ20がPCIバス上で始まるNEW_CYCLE
を待つIDLE状態である。もし、NEW_CYCLE
が検知されなければ、ホスト・ブリッジはIDLE状態
のままであり、NEW_CYCLEの開始を待ってバス
の稼働状態をモニタし続ける
【0037】しかし、PCIバスの読取り又は書込みサ
イクルの開始を示すNEW_CYCLEが検知されたな
らば、PCIホスト・ブリッジのアルゴリズムは状態
(1)となる。状態(1)にある間、その転送に関する
全ての情報(制御、アドレス、及びデータ情報、並びに
転送を開始したPCI装置の調停識別ラベル)は、装置
固有コンフィギュレーション・レジスタ102内のレジ
スタ・アドレス「54h」、「58h」及び「5ch」
に捕捉され記憶される。そのサイクルの間にエラーが検
知されない限り、ホスト・ブリッジは状態(1)のまま
である。PCIサイクルが全て完了したとき、エラーが
検知されていなければ、ホスト・ブリッジは再び状態
(0)に入る。次のPCIサイクルが検知されると、再
びその転送に関する全ての情報が捕捉され、レジスタ・
アドレス「54h」、「58h」及び「5ch」内にあ
る前のPCIサイクルに対応する情報の上に上書きされ
る。
イクルの開始を示すNEW_CYCLEが検知されたな
らば、PCIホスト・ブリッジのアルゴリズムは状態
(1)となる。状態(1)にある間、その転送に関する
全ての情報(制御、アドレス、及びデータ情報、並びに
転送を開始したPCI装置の調停識別ラベル)は、装置
固有コンフィギュレーション・レジスタ102内のレジ
スタ・アドレス「54h」、「58h」及び「5ch」
に捕捉され記憶される。そのサイクルの間にエラーが検
知されない限り、ホスト・ブリッジは状態(1)のまま
である。PCIサイクルが全て完了したとき、エラーが
検知されていなければ、ホスト・ブリッジは再び状態
(0)に入る。次のPCIサイクルが検知されると、再
びその転送に関する全ての情報が捕捉され、レジスタ・
アドレス「54h」、「58h」及び「5ch」内にあ
る前のPCIサイクルに対応する情報の上に上書きされ
る。
【0038】状態(1)にある間に、PCI装置が、ト
ランザクションに関するエラーの発生を示すべくPCI
バス上のPERR#ラインをアクティブにしたならば、
ホスト・ブリッジは状態(2)に入る。ホスト・ブリッ
ジは、(i)PERR#信号に応答してレジスタ・アドレ
ス「54h」、「58h」及び「5ch」内にある情報
をロックし、(ii)システム・バス16を介してエラー
制御プログラムHBFFCソフトウェア割込みルーチン
を生成する。
ランザクションに関するエラーの発生を示すべくPCI
バス上のPERR#ラインをアクティブにしたならば、
ホスト・ブリッジは状態(2)に入る。ホスト・ブリッ
ジは、(i)PERR#信号に応答してレジスタ・アドレ
ス「54h」、「58h」及び「5ch」内にある情報
をロックし、(ii)システム・バス16を介してエラー
制御プログラムHBFFCソフトウェア割込みルーチン
を生成する。
【0039】CPU24は、HBFFC割込みに応答し
て、報告されたエラーを調べるためにPCIバスへアク
セス要求しそしてそれを許可される。CPU24はPC
Iバスの制御を獲得してから、先ず、そのエラーが検知
されたサイクルを開始したマスタPCI装置のベース・
コンフィギュレーション・レジスタ100内の状態レジ
スタのビット「15」を調べる。マスタPCI装置は、
マスタ又はスレーブのいずれがエラーを発生してもその
エラーを検知することができるので、エラーが検知され
るとマスタは常にそのビット「15」をセットすること
になる。
て、報告されたエラーを調べるためにPCIバスへアク
セス要求しそしてそれを許可される。CPU24はPC
Iバスの制御を獲得してから、先ず、そのエラーが検知
されたサイクルを開始したマスタPCI装置のベース・
コンフィギュレーション・レジスタ100内の状態レジ
スタのビット「15」を調べる。マスタPCI装置は、
マスタ又はスレーブのいずれがエラーを発生してもその
エラーを検知することができるので、エラーが検知され
るとマスタは常にそのビット「15」をセットすること
になる。
【0040】しかしながら、いくつかのPCI装置には
エラー訂正機能が組込まれており、その場合特定のPC
Iトランザクションにおけるマスタ装置は、エラーが検
知されるとサイクルを再試行する。例えば、もしマスタ
PCI装置が書込み動作を開始し、そして目標スレーブ
装置がエラーを発生した場合、マスタ装置はこのエラー
を検知し、転送の再試行を開始することができる。この
ような場合において、もしマスタPCI装置がそのサイ
クルの再試行に成功したならば、このマスタはその上程
レジスタのビット「15」をクリアする。実際に、もし
エラーが検知されかつ再試行サイクルが十分速やかに完
了したならば、マスタPCI装置はそのビット「15」
をセットすることもなくまた当然それをクリアする必要
もない場合もある。マスタPCI装置は、通常、ナノ秒
の単位でPCIトランザクションを再試行し、そしてC
PUは、通常、PCIバスの制御を獲得するためにマイ
クロ秒の単位の時間がかかる。従って、そのサイクルを
開始したマスタPCI装置が自分自身で回復動作を行っ
たか否かを判断するためにCPUがそのマスタPCI装
置内の状態レジスタのビット「15」を調べる時点まで
には、その回復が完了しているか又は回復は行われない
かのいずれかである。レジスタ・アドレス「54h」、
「58h」及び「5ch」は、CPUが適切な処理を行
うまでは更新されない。
エラー訂正機能が組込まれており、その場合特定のPC
Iトランザクションにおけるマスタ装置は、エラーが検
知されるとサイクルを再試行する。例えば、もしマスタ
PCI装置が書込み動作を開始し、そして目標スレーブ
装置がエラーを発生した場合、マスタ装置はこのエラー
を検知し、転送の再試行を開始することができる。この
ような場合において、もしマスタPCI装置がそのサイ
クルの再試行に成功したならば、このマスタはその上程
レジスタのビット「15」をクリアする。実際に、もし
エラーが検知されかつ再試行サイクルが十分速やかに完
了したならば、マスタPCI装置はそのビット「15」
をセットすることもなくまた当然それをクリアする必要
もない場合もある。マスタPCI装置は、通常、ナノ秒
の単位でPCIトランザクションを再試行し、そしてC
PUは、通常、PCIバスの制御を獲得するためにマイ
クロ秒の単位の時間がかかる。従って、そのサイクルを
開始したマスタPCI装置が自分自身で回復動作を行っ
たか否かを判断するためにCPUがそのマスタPCI装
置内の状態レジスタのビット「15」を調べる時点まで
には、その回復が完了しているか又は回復は行われない
かのいずれかである。レジスタ・アドレス「54h」、
「58h」及び「5ch」は、CPUが適切な処理を行
うまでは更新されない。
【0041】PERR#ラインがアクティブにされて
も、マスタPCI装置の状態レジスタのビット「15」
が、CPUによる読取りの時点までにセットされていな
ければ、CPUはそのマスタが回復されたと判断し、そ
してもし目標PCI装置のビット「15」がセットされ
ていれば(ERROR_CHECKED)それをクリア
する。その後、ホスト・ブリッジはIDLE状態に入
り、次のPCIサイクルの開始を待つ。
も、マスタPCI装置の状態レジスタのビット「15」
が、CPUによる読取りの時点までにセットされていな
ければ、CPUはそのマスタが回復されたと判断し、そ
してもし目標PCI装置のビット「15」がセットされ
ていれば(ERROR_CHECKED)それをクリア
する。その後、ホスト・ブリッジはIDLE状態に入
り、次のPCIサイクルの開始を待つ。
【0042】しかしながら、もし転送を開始したマスタ
PCI装置の状態レジスタのビット「15」がセットさ
れていれば、CPUはそのエラーがマスタPCI装置に
より訂正不能であるか又は訂正されなかったと判断し、
そしてCPU自身がPCIバス上の転送の再試行を行う
等のなんらかの訂正処理を行わなければならないと判断
する。そしてCPUは、ホスト・ブリッジの装置固有コ
ンフィギュレーション・レジスタ102のレジスタ・ア
ドレス「54h」、「58h」及び「5ch」(これら
はホスト・ブリッジが状態(2)に入ったときにロック
されており、よって更新されていない)の内容を読取る
ことにより、転送を再試行するために必要な故障PCI
転送に関する全ての情報を得る。CPUは、マスタPC
I装置の状態レジスタのビット「15」をクリアし、そ
してPCIスレーブ装置のビット「15」がセット(E
RROR_CHECKED)されている場合にはそれも
クリアする。そしてホスト・ブリッジはIDLE状態に
入り、次のPCIサイクルの開始を待つ。
PCI装置の状態レジスタのビット「15」がセットさ
れていれば、CPUはそのエラーがマスタPCI装置に
より訂正不能であるか又は訂正されなかったと判断し、
そしてCPU自身がPCIバス上の転送の再試行を行う
等のなんらかの訂正処理を行わなければならないと判断
する。そしてCPUは、ホスト・ブリッジの装置固有コ
ンフィギュレーション・レジスタ102のレジスタ・ア
ドレス「54h」、「58h」及び「5ch」(これら
はホスト・ブリッジが状態(2)に入ったときにロック
されており、よって更新されていない)の内容を読取る
ことにより、転送を再試行するために必要な故障PCI
転送に関する全ての情報を得る。CPUは、マスタPC
I装置の状態レジスタのビット「15」をクリアし、そ
してPCIスレーブ装置のビット「15」がセット(E
RROR_CHECKED)されている場合にはそれも
クリアする。そしてホスト・ブリッジはIDLE状態に
入り、次のPCIサイクルの開始を待つ。
【0043】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0044】(1)中央演算処理装置(CPU)と、前
記CPUがシステムメモリに対してデータの読取り及び
書込みを行うために該CPUを該システムメモリへ接続
する第1のシステム・バスと、前記CPUに接続される
第2のシステム・バスと、前記第2のシステム・バス
を、少なくとも1つの周辺装置を接続している周辺バス
へ接続し、かつ該周辺バス上で生じるトランザクション
に関する情報を記憶するためのレジスタ空間を設けたホ
スト・ブリッジと、前記周辺バス上で生じる前記トラン
ザクションをモニタし、該トランザクションにおいて生
じるパリティ・エラーを検知し、かつ前記第2のシステ
ム・バスを介して前記CPUに対して割込みルーチンを
発生することにより該CPUが前記レジスタ空間を読取
って必要な回復動作を実行するための前記ホスト・ブリ
ッジに備えられた論理とを有する情報処理システム。 (2)前記少なくとも1つの周辺装置のそれぞれが状態
レジスタを設けており、パリティ・エラーが検知された
トランザクションを開始したマスタ周辺装置内の該状態
レジスタの状態ビットがアクティブにされ、かつ該状態
ビットがアクティブの場合にのみ前記CPUが前記レジ
スタ空間を読取る上記(1)に記載の情報処理システ
ム。 (3)前記周辺バスがPCI(Peripheral Component In
terconnect)アーキテクチャを構成する上記(1)に記
載の情報処理システム。 (4)前記少なくとも1つの周辺装置によってアクティ
ブにされた前記周辺バス上のエラー状態ラインをモニタ
ーすることにより前記パリティ・エラーを検知する上記
(3)に記載の情報処理システム。 (5)前記周辺バス上で生じるトランザクションに関す
る前記情報が、制御及びアドレスの情報、該トランザク
ションを開始した周辺装置の調停識別ラベル、並びに該
トランザクション中に該周辺バスを通って伝送されるデ
ータを含む上記(3)に記載の情報処理システム。 (6)前記周辺バス及び前記第2のシステム・バスが、
少なくとも32ビットのデータ幅を有する上記(3)に
記載の情報処理システム。 (7)(i)第1のシステム・バスによりシステムメモリ
に接続される中央演算処理装置(CPU)と、(ii)前
記CPUに接続される第2のシステム・バスと、(iii)
前記第2のシステム・バスを、少なくとも1つの周辺装
置を接続している周辺バスへ接続するホスト・ブリッジ
とを有するコンピュータ・システムにおいて用いられる
パリティ・エラー検知及び回復機構であって、前記周辺
バス上で生じるトランザクションに関する情報を記憶す
るための前記ホスト・ブリッジ内のレジスタ空間と、前
記周辺バス上で生じる前記トランザクションをモニタ
し、該トランザクションにおいて生じるパリティ・エラ
ーを検知し、かつ前記第2のシステム・バスを介して前
記CPUに対して割込みルーチンを発生することにより
該CPUが前記レジスタ空間を読取って必要な回復動作
を実行するための前記ホスト・ブリッジに備えられた論
理とを有するパリティ・エラー検知及び回復機構。 (8)前記少なくとも1つの周辺装置のそれぞれが状態
レジスタを設けており、パリティ・エラーが検知された
トランザクションを開始したマスタ周辺装置内の該状態
レジスタの状態ビットがアクティブにされ、かつ該状態
ビットがアクティブの場合にのみ前記CPUが前記レジ
スタ空間を読取る上記(7)に記載のパリティ・エラー
検知及び回復機構。 (9)前記周辺バスがPCI(Peripheral Component In
terconnect)アーキテクチャを構成する上記(7)に記
載のパリティ・エラー検知及び回復機構。 (10)前記少なくとも1つの周辺装置によってアクテ
ィブにされた前記周辺バス上のエラー状態ラインをモニ
ターすることにより前記パリティ・エラーを検知する上
記(9)に記載のパリティ・エラー検知及び回復機構。 (11)前記周辺バス上で生じるトランザクションに関
する前記情報が、制御及びアドレスの情報、該トランザ
クションを開始した周辺装置の調停識別ラベル、並びに
該トランザクション中に該周辺バスを通って伝送される
データを含む上記(9)に記載のパリティ・エラー検知
及び回復機構。 (12)前記周辺バス及び前記第2のシステム・バス
が、少なくとも32ビットのデータ幅を有する上記
(9)に記載のパリティ・エラー検知及び回復機構。 (13)(i)第1のシステム・バスによりシステムメモ
リに接続される中央演算処理装置(CPU)と、(ii)
前記CPUに接続される第2のシステム・バスと、(ii
i)前記第2のシステム・バスを、少なくとも1つの周辺
装置を接続している周辺バスへ接続するホスト・ブリッ
ジとを有するコンピュータ・システムにおいてパリティ
・エラーを検知しかつ回復させる方法であって、前記周
辺バス上で生じるトランザクションに関する情報を前記
ホスト・ブリッジ内のレジスタ・空間に記憶するステッ
プと、前記周辺バス上で生じる前記トランザクションを
モニタするステップと、前記トランザクションにおいて
生じるパリティ・エラーを検知するステップと、前記第
2のシステム・バスを介して前記CPUに対して割込み
ルーチンを発生するステップと、前記CPUが回復動作
を容易にするために前記レジスタ空間を読取るステップ
とを有するパリティ・エラーを検知しかつ回復させる方
法。 (14)(i)パリティ・エラーが検知されたトランザク
ションを開始したマスタ周辺装置内の状態ビットをアク
ティブにするステップと、(ii)前記割込みルーチンの発
生に応答して前記CPUが前記状態ビットの状態を調べ
るステップと、(iii)前記状態ビットがアクティブであ
る場合にのみ前記CPUが前記レジスタ空間を読取るス
テップとをさらに有する上記(13)に記載のパリティ
・エラーを検知しかつ回復させる方法。 (15)前記周辺バスがPCI(Peripheral Component
Interconnect)アーキテクチャを構成する上記(13)
に記載のパリティ・エラーを検知しかつ回復させる方
法。 (16)前記少なくとも1つの周辺装置によってアクテ
ィブにされた前記周辺バス上のエラー状態ラインをモニ
ターすることにより前記パリティ・エラーを検知する上
記(15)に記載のパリティ・エラーを検知しかつ回復
させる方法。 (17)前記周辺バス上で生じるトランザクションに関
する前記情報が、制御及びアドレスの情報、該トランザ
クションを開始した周辺装置の調停識別ラベル、並びに
該トランザクション中に該周辺バスを通って伝送される
データを含む上記(15)に記載のパリティ・エラーを
検知しかつ回復させる方法。 (18)前記周辺バス及び前記第2のシステム・バス
が、少なくとも32ビットのデータ幅を有する上記(1
3)に記載のパリティ・エラーを検知しかつ回復させる
方法。
記CPUがシステムメモリに対してデータの読取り及び
書込みを行うために該CPUを該システムメモリへ接続
する第1のシステム・バスと、前記CPUに接続される
第2のシステム・バスと、前記第2のシステム・バス
を、少なくとも1つの周辺装置を接続している周辺バス
へ接続し、かつ該周辺バス上で生じるトランザクション
に関する情報を記憶するためのレジスタ空間を設けたホ
スト・ブリッジと、前記周辺バス上で生じる前記トラン
ザクションをモニタし、該トランザクションにおいて生
じるパリティ・エラーを検知し、かつ前記第2のシステ
ム・バスを介して前記CPUに対して割込みルーチンを
発生することにより該CPUが前記レジスタ空間を読取
って必要な回復動作を実行するための前記ホスト・ブリ
ッジに備えられた論理とを有する情報処理システム。 (2)前記少なくとも1つの周辺装置のそれぞれが状態
レジスタを設けており、パリティ・エラーが検知された
トランザクションを開始したマスタ周辺装置内の該状態
レジスタの状態ビットがアクティブにされ、かつ該状態
ビットがアクティブの場合にのみ前記CPUが前記レジ
スタ空間を読取る上記(1)に記載の情報処理システ
ム。 (3)前記周辺バスがPCI(Peripheral Component In
terconnect)アーキテクチャを構成する上記(1)に記
載の情報処理システム。 (4)前記少なくとも1つの周辺装置によってアクティ
ブにされた前記周辺バス上のエラー状態ラインをモニタ
ーすることにより前記パリティ・エラーを検知する上記
(3)に記載の情報処理システム。 (5)前記周辺バス上で生じるトランザクションに関す
る前記情報が、制御及びアドレスの情報、該トランザク
ションを開始した周辺装置の調停識別ラベル、並びに該
トランザクション中に該周辺バスを通って伝送されるデ
ータを含む上記(3)に記載の情報処理システム。 (6)前記周辺バス及び前記第2のシステム・バスが、
少なくとも32ビットのデータ幅を有する上記(3)に
記載の情報処理システム。 (7)(i)第1のシステム・バスによりシステムメモリ
に接続される中央演算処理装置(CPU)と、(ii)前
記CPUに接続される第2のシステム・バスと、(iii)
前記第2のシステム・バスを、少なくとも1つの周辺装
置を接続している周辺バスへ接続するホスト・ブリッジ
とを有するコンピュータ・システムにおいて用いられる
パリティ・エラー検知及び回復機構であって、前記周辺
バス上で生じるトランザクションに関する情報を記憶す
るための前記ホスト・ブリッジ内のレジスタ空間と、前
記周辺バス上で生じる前記トランザクションをモニタ
し、該トランザクションにおいて生じるパリティ・エラ
ーを検知し、かつ前記第2のシステム・バスを介して前
記CPUに対して割込みルーチンを発生することにより
該CPUが前記レジスタ空間を読取って必要な回復動作
を実行するための前記ホスト・ブリッジに備えられた論
理とを有するパリティ・エラー検知及び回復機構。 (8)前記少なくとも1つの周辺装置のそれぞれが状態
レジスタを設けており、パリティ・エラーが検知された
トランザクションを開始したマスタ周辺装置内の該状態
レジスタの状態ビットがアクティブにされ、かつ該状態
ビットがアクティブの場合にのみ前記CPUが前記レジ
スタ空間を読取る上記(7)に記載のパリティ・エラー
検知及び回復機構。 (9)前記周辺バスがPCI(Peripheral Component In
terconnect)アーキテクチャを構成する上記(7)に記
載のパリティ・エラー検知及び回復機構。 (10)前記少なくとも1つの周辺装置によってアクテ
ィブにされた前記周辺バス上のエラー状態ラインをモニ
ターすることにより前記パリティ・エラーを検知する上
記(9)に記載のパリティ・エラー検知及び回復機構。 (11)前記周辺バス上で生じるトランザクションに関
する前記情報が、制御及びアドレスの情報、該トランザ
クションを開始した周辺装置の調停識別ラベル、並びに
該トランザクション中に該周辺バスを通って伝送される
データを含む上記(9)に記載のパリティ・エラー検知
及び回復機構。 (12)前記周辺バス及び前記第2のシステム・バス
が、少なくとも32ビットのデータ幅を有する上記
(9)に記載のパリティ・エラー検知及び回復機構。 (13)(i)第1のシステム・バスによりシステムメモ
リに接続される中央演算処理装置(CPU)と、(ii)
前記CPUに接続される第2のシステム・バスと、(ii
i)前記第2のシステム・バスを、少なくとも1つの周辺
装置を接続している周辺バスへ接続するホスト・ブリッ
ジとを有するコンピュータ・システムにおいてパリティ
・エラーを検知しかつ回復させる方法であって、前記周
辺バス上で生じるトランザクションに関する情報を前記
ホスト・ブリッジ内のレジスタ・空間に記憶するステッ
プと、前記周辺バス上で生じる前記トランザクションを
モニタするステップと、前記トランザクションにおいて
生じるパリティ・エラーを検知するステップと、前記第
2のシステム・バスを介して前記CPUに対して割込み
ルーチンを発生するステップと、前記CPUが回復動作
を容易にするために前記レジスタ空間を読取るステップ
とを有するパリティ・エラーを検知しかつ回復させる方
法。 (14)(i)パリティ・エラーが検知されたトランザク
ションを開始したマスタ周辺装置内の状態ビットをアク
ティブにするステップと、(ii)前記割込みルーチンの発
生に応答して前記CPUが前記状態ビットの状態を調べ
るステップと、(iii)前記状態ビットがアクティブであ
る場合にのみ前記CPUが前記レジスタ空間を読取るス
テップとをさらに有する上記(13)に記載のパリティ
・エラーを検知しかつ回復させる方法。 (15)前記周辺バスがPCI(Peripheral Component
Interconnect)アーキテクチャを構成する上記(13)
に記載のパリティ・エラーを検知しかつ回復させる方
法。 (16)前記少なくとも1つの周辺装置によってアクテ
ィブにされた前記周辺バス上のエラー状態ラインをモニ
ターすることにより前記パリティ・エラーを検知する上
記(15)に記載のパリティ・エラーを検知しかつ回復
させる方法。 (17)前記周辺バス上で生じるトランザクションに関
する前記情報が、制御及びアドレスの情報、該トランザ
クションを開始した周辺装置の調停識別ラベル、並びに
該トランザクション中に該周辺バスを通って伝送される
データを含む上記(15)に記載のパリティ・エラーを
検知しかつ回復させる方法。 (18)前記周辺バス及び前記第2のシステム・バス
が、少なくとも32ビットのデータ幅を有する上記(1
3)に記載のパリティ・エラーを検知しかつ回復させる
方法。
【0045】
【発明の効果】本発明により、マルチプル・バス・コン
ピュータ・システムにおいて周辺バス上に発生するエラ
ーを検知しかつ捕捉するためのエラー検知及び捕捉機構
が提供される。
ピュータ・システムにおいて周辺バス上に発生するエラ
ーを検知しかつ捕捉するためのエラー検知及び捕捉機構
が提供される。
【図1】図2及び図3とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図2】図1及び図3とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図3】図1及び図2とともに、本発明により構築され
た情報処理システムを示すブロック図である。
た情報処理システムを示すブロック図である。
【図4】図3の各PCI装置のコンフィギュレーション
・レジスタにより設けられるコンフィギュレーション空
間のマップである。
・レジスタにより設けられるコンフィギュレーション空
間のマップである。
【図5】図1のPCIホスト・ブリッジの故障アドレス
・レジスタのフィールドのマップである。
・レジスタのフィールドのマップである。
【図6】図1のPCIホスト・ブリッジの故障データ・
レジスタのフィールドのマップである。
レジスタのフィールドのマップである。
【図7】図1のPCIホスト・ブリッジのエラー状態レ
ジスタのフィールドのマップである。
ジスタのフィールドのマップである。
【図8】図1のPCIホスト・ブリッジの調停識別ラベ
ル・レジスタのフィールドのマップである。
ル・レジスタのフィールドのマップである。
【図9】本発明によるエラー検知及び捕捉機構を設ける
ために必要な図1のPCIホスト・ブリッジ上で実行さ
れる論理の状態図を表したものである。
ために必要な図1のPCIホスト・ブリッジ上で実行さ
れる論理の状態図を表したものである。
14 システム・バス装置 16 システム・バス 18 主PCI装置 20 PCIホスト・ブリッジ 22 主PCIバス 24 CPU 28 デュアルバス・メモリ制御装置 32 ベースシステムメモリ 40 DMA制御装置 42 システム調停制御ポイント(SACP) 44 I/O制御装置 46 PCMCIA制御装置 48 パワー管理制御装置 56 周辺I/O装置 78 標準バス・ブリッジ 80 PCI2次ブリッジ 90 標準I/O装置 94 2次PCI装置 100 PCIベースコンフィギュレーション・レジス
タ 102 PCI装置固有コンフィギュレーション・レジ
スタ 104 状態レジスタ 106 故障アドレス・レジスタ 108 故障データ・レジスタ 110 エラー状態レジスタ 112 調停識別ラベル・レジスタ
タ 102 PCI装置固有コンフィギュレーション・レジ
スタ 104 状態レジスタ 106 故障アドレス・レジスタ 108 故障データ・レジスタ 110 エラー状態レジスタ 112 調停識別ラベル・レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック・モーリス・ブランド アメリカ合衆国33445 フロリダ州、デル レイ・ビーチ、パーム・リッジ・ブールバ ード 4535 (72)発明者 ベチャラ・ファウド・ボウリー アメリカ合衆国33434 フロリダ州、ボ カ・ラトン、ノースウェスト・トゥエンテ ィエイス・アベニュー 3008 (72)発明者 ロバート・トーマス・ジャクソン アメリカ合衆国33437 フロリダ州、ボイ ントン・ビーチ、デスカルテス・サークル 5752
Claims (18)
- 【請求項1】中央演算処理装置(CPU)と、 前記CPUがシステムメモリに対してデータの読取り及
び書込みを行うために該CPUを該システムメモリへ接
続する第1のシステム・バスと、 前記CPUに接続される第2のシステム・バスと、 前記第2のシステム・バスを、少なくとも1つの周辺装
置を接続している周辺バスへ接続し、かつ該周辺バス上
で生じるトランザクションに関する情報を記憶するため
のレジスタ空間を設けたホスト・ブリッジと、 前記周辺バス上で生じる前記トランザクションをモニタ
し、該トランザクションにおいて生じるパリティ・エラ
ーを検知し、かつ前記第2のシステム・バスを介して前
記CPUに対して割込みルーチンを発生することにより
該CPUが前記レジスタ空間を読取って必要な回復動作
を実行するための前記ホスト・ブリッジに備えられた論
理とを有する情報処理システム。 - 【請求項2】前記少なくとも1つの周辺装置のそれぞれ
が状態レジスタを設けており、パリティ・エラーが検知
されたトランザクションを開始したマスタ周辺装置内の
該状態レジスタの状態ビットがアクティブにされ、かつ
該状態ビットがアクティブの場合にのみ前記CPUが前
記レジスタ空間を読取る請求項1に記載の情報処理シス
テム。 - 【請求項3】前記周辺バスがPCI(Peripheral Compon
ent Interconnect)アーキテクチャを構成する請求項1
に記載の情報処理システム。 - 【請求項4】前記少なくとも1つの周辺装置によってア
クティブにされた前記周辺バス上のエラー状態ラインを
モニターすることにより前記パリティ・エラーを検知す
る請求項3に記載の情報処理システム。 - 【請求項5】前記周辺バス上で生じるトランザクション
に関する前記情報が、制御及びアドレスの情報、該トラ
ンザクションを開始した周辺装置の調停識別ラベル、並
びに該トランザクション中に該周辺バスを通って伝送さ
れるデータを含む請求項3に記載の情報処理システム。 - 【請求項6】前記周辺バス及び前記第2のシステム・バ
スが、少なくとも32ビットのデータ幅を有する請求項
3に記載の情報処理システム。 - 【請求項7】(i)第1のシステム・バスによりシステム
メモリに接続される中央演算処理装置(CPU)と、(i
i)前記CPUに接続される第2のシステム・バスと、
(iii)前記第2のシステム・バスを、少なくとも1つの
周辺装置を接続している周辺バスへ接続するホスト・ブ
リッジとを有するコンピュータ・システムにおいて用い
られるパリティ・エラー検知及び回復機構であって、 前記周辺バス上で生じるトランザクションに関する情報
を記憶するための前記ホスト・ブリッジ内のレジスタ空
間と、 前記周辺バス上で生じる前記トランザクションをモニタ
し、該トランザクションにおいて生じるパリティ・エラ
ーを検知し、かつ前記第2のシステム・バスを介して前
記CPUに対して割込みルーチンを発生することにより
該CPUが前記レジスタ空間を読取って必要な回復動作
を実行するための前記ホスト・ブリッジに備えられた論
理とを有するパリティ・エラー検知及び回復機構。 - 【請求項8】前記少なくとも1つの周辺装置のそれぞれ
が状態レジスタを設けており、パリティ・エラーが検知
されたトランザクションを開始したマスタ周辺装置内の
該状態レジスタの状態ビットがアクティブにされ、かつ
該状態ビットがアクティブの場合にのみ前記CPUが前
記レジスタ空間を読取る請求項7に記載のパリティ・エ
ラー検知及び回復機構。 - 【請求項9】前記周辺バスがPCI(Peripheral Compon
ent Interconnect)アーキテクチャを構成する請求項7
に記載のパリティ・エラー検知及び回復機構。 - 【請求項10】前記少なくとも1つの周辺装置によって
アクティブにされた前記周辺バス上のエラー状態ライン
をモニターすることにより前記パリティ・エラーを検知
する請求項9に記載のパリティ・エラー検知及び回復機
構。 - 【請求項11】前記周辺バス上で生じるトランザクショ
ンに関する前記情報が、制御及びアドレスの情報、該ト
ランザクションを開始した周辺装置の調停識別ラベル、
並びに該トランザクション中に該周辺バスを通って伝送
されるデータを含む請求項9に記載のパリティ・エラー
検知及び回復機構。 - 【請求項12】前記周辺バス及び前記第2のシステム・
バスが、少なくとも32ビットのデータ幅を有する請求
項9に記載のパリティ・エラー検知及び回復機構。 - 【請求項13】(i)第1のシステム・バスによりシステ
ムメモリに接続される中央演算処理装置(CPU)と、
(ii)前記CPUに接続される第2のシステム・バス
と、(iii)前記第2のシステム・バスを、少なくとも1
つの周辺装置を接続している周辺バスへ接続するホスト
・ブリッジとを有するコンピュータ・システムにおいて
パリティ・エラーを検知しかつ回復させる方法であっ
て、 前記周辺バス上で生じるトランザクションに関する情報
を前記ホスト・ブリッジ内のレジスタ空間に記憶するス
テップと、 前記周辺バス上で生じる前記トランザクションをモニタ
するステップと、 前記トランザクションにおいて生じるパリティ・エラー
を検知するステップと、 前記第2のシステム・バスを介して前記CPUに対して
割込みルーチンを発生するステップと、 前記CPUが回復動作を容易にするために前記レジスタ
空間を読取るステップとを有するパリティ・エラーを検
知しかつ回復させる方法。 - 【請求項14】(i)パリティ・エラーが検知されたトラ
ンザクションを開始したマスタ周辺装置内の状態ビット
をアクティブにするステップと、(ii)前記割込みルーチ
ンの発生に応答して前記CPUが前記状態ビットの状態
を調べるステップと、(iii)前記状態ビットがアクティ
ブである場合にのみ前記CPUが前記レジスタ空間を読
取るステップとをさらに有する請求項13に記載のパリ
ティ・エラーを検知しかつ回復させる方法。 - 【請求項15】前記周辺バスがPCI(Peripheral Comp
onent Interconnect)アーキテクチャを構成する請求項
13に記載のパリティ・エラーを検知しかつ回復させる
方法。 - 【請求項16】前記少なくとも1つの周辺装置によって
アクティブにされた前記周辺バス上のエラー状態ライン
をモニターすることにより前記パリティ・エラーを検知
する請求項15に記載のパリティ・エラーを検知しかつ
回復させる方法。 - 【請求項17】前記周辺バス上で生じるトランザクショ
ンに関する前記情報が、制御及びアドレスの情報、該ト
ランザクションを開始した周辺装置の調停識別ラベル、
並びに該トランザクション中に該周辺バスを通って伝送
されるデータを含む請求項15に記載のパリティ・エラ
ーを検知しかつ回復させる方法。 - 【請求項18】前記周辺バス及び前記第2のシステム・
バスが、少なくとも32ビットのデータ幅を有する請求
項13に記載のパリティ・エラーを検知しかつ回復させ
る方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/069,230 US5499346A (en) | 1993-05-28 | 1993-05-28 | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
US069230 | 1993-05-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06337820A true JPH06337820A (ja) | 1994-12-06 |
JP2579435B2 JP2579435B2 (ja) | 1997-02-05 |
Family
ID=22087571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6109251A Expired - Lifetime JP2579435B2 (ja) | 1993-05-28 | 1994-05-24 | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5499346A (ja) |
EP (1) | EP0628910A1 (ja) |
JP (1) | JP2579435B2 (ja) |
Families Citing this family (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717873A (en) * | 1993-09-30 | 1998-02-10 | Intel Corporation | Deadlock avoidance mechanism and method for multiple bus topology |
US5805834A (en) * | 1994-03-30 | 1998-09-08 | Zilog, Inc. | Hot reconfigurable parallel bus bridging circuit |
US5548730A (en) * | 1994-09-20 | 1996-08-20 | Intel Corporation | Intelligent bus bridge for input/output subsystems in a computer system |
US5619728A (en) * | 1994-10-20 | 1997-04-08 | Dell Usa, L.P. | Decoupled DMA transfer list storage technique for a peripheral resource controller |
CA2160500C (en) * | 1994-11-30 | 1999-11-09 | Amy Kulik | Pci/isa bridge having an arrangement for responding to pci bridge address parity errors for internal pci slaves in the pci/isa bridge |
US5822550A (en) * | 1994-12-22 | 1998-10-13 | Texas Instruments Incorporated | Split data path fast at-bus on chip circuits systems and methods |
US5606672A (en) * | 1995-01-27 | 1997-02-25 | Intel Corporation | Method and apparatus for multiplexing signals from a bus bridge to an ISA bus interface and an ATA bus interface |
US5832241A (en) * | 1995-02-23 | 1998-11-03 | Intel Corporation | Data consistency across a bus transactions that impose ordering constraints |
JPH10502477A (ja) * | 1995-03-07 | 1998-03-03 | チャールズ,ポール | コンピュータを拡張するシステム及び方法 |
USRE39052E1 (en) * | 1995-03-07 | 2006-03-28 | Tao Logic Systems Llc | System and method for expansion of a computer |
US5799207A (en) * | 1995-03-28 | 1998-08-25 | Industrial Technology Research Institute | Non-blocking peripheral access architecture having a register configure to indicate a path selection for data transfer between a master, memory, and an I/O device |
US5603051A (en) * | 1995-06-06 | 1997-02-11 | Hewlett-Packard Company | Input/output processor with a local memory providing shared resources for a plurality of input/output interfaces on an I/O bus |
US5692219A (en) * | 1995-06-07 | 1997-11-25 | Dell Usa, Lp | System and method for disabling or re-enabling PCI-compliant devices in a computer system by masking the idsel signal with a disable or re-enable signal |
US5761443A (en) * | 1995-06-07 | 1998-06-02 | Advanced Micro Systems, Inc. | Computer system employing a bus conversion bridge for interfacing a master device residing on a multiplexed peripheral bus to a slave device residing on a split-address, split-data multiplexed peripheral bus |
US5812799A (en) * | 1995-06-07 | 1998-09-22 | Microunity Systems Engineering, Inc. | Non-blocking load buffer and a multiple-priority memory system for real-time multiprocessing |
US5978860A (en) * | 1995-06-07 | 1999-11-02 | Dell Usa, L.P. | System and method for disabling and re-enabling at least one peripheral device in a computer system by masking a device-configuration-space-access-signal with a disable or re-enable signal |
EP0764907A1 (en) * | 1995-09-22 | 1997-03-26 | International Business Machines Corporation | Method and system for error recovery in a data processing system |
US5721839A (en) * | 1995-10-13 | 1998-02-24 | Compaq Computer Corporation | Apparatus and method for synchronously providing a fullness indication of a dual ported buffer situated between two asynchronous buses |
US5850530A (en) * | 1995-12-18 | 1998-12-15 | International Business Machines Corporation | Method and apparatus for improving bus efficiency by enabling arbitration based upon availability of completion data |
US6134622A (en) * | 1995-12-27 | 2000-10-17 | Intel Corporation | Dual mode bus bridge for computer system |
US5828865A (en) * | 1995-12-27 | 1998-10-27 | Intel Corporation | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus |
US6148356A (en) * | 1995-12-27 | 2000-11-14 | Intel Corporation | Scalable computer system |
US5771387A (en) * | 1996-03-21 | 1998-06-23 | Intel Corporation | Method and apparatus for interrupting a processor by a PCI peripheral across an hierarchy of PCI buses |
US5793987A (en) * | 1996-04-18 | 1998-08-11 | Cisco Systems, Inc. | Hot plug port adapter with separate PCI local bus and auxiliary bus |
US5712967A (en) * | 1996-04-22 | 1998-01-27 | Advanced Micro Devices, Inc. | Method and system for graceful recovery from a fault in peripheral devices using a variety of bus structures |
US6000043A (en) * | 1996-06-28 | 1999-12-07 | Intel Corporation | Method and apparatus for management of peripheral devices coupled to a bus |
US5802269A (en) * | 1996-06-28 | 1998-09-01 | Intel Corporation | Method and apparatus for power management of distributed direct memory access (DDMA) devices |
US5805835A (en) * | 1996-07-15 | 1998-09-08 | Micron Electronics, Inc. | Parallel architecture computer system and method |
US6519555B1 (en) | 1996-09-30 | 2003-02-11 | International Business Machines Corporation | Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system |
US5867645A (en) * | 1996-09-30 | 1999-02-02 | Compaq Computer Corp. | Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system |
US5941963A (en) * | 1997-02-14 | 1999-08-24 | Paul Charles | System and method for interconnection of computer peripherals via multiple interfaces |
US5964883A (en) * | 1996-11-20 | 1999-10-12 | Advanced Micro Devices | Arrangement and method for handling bus clock speed variations |
US5944808A (en) * | 1997-01-31 | 1999-08-31 | Sun Microsystems, Inc. | Partial parity correction logic |
KR100213187B1 (ko) | 1997-03-20 | 1999-08-02 | 윤종용 | 에러 마스터 검출장치 |
US6502208B1 (en) | 1997-03-31 | 2002-12-31 | International Business Machines Corporation | Method and system for check stop error handling |
US6557121B1 (en) | 1997-03-31 | 2003-04-29 | International Business Machines Corporation | Method and system for fault isolation for PCI bus errors |
US5951686A (en) * | 1997-03-31 | 1999-09-14 | International Business Machines Corporation | Method and system for reboot recovery |
US6119246A (en) * | 1997-03-31 | 2000-09-12 | International Business Machines Corporation | Error collection coordination for software-readable and non-software readable fault isolation registers in a computer system |
US6065139A (en) * | 1997-03-31 | 2000-05-16 | International Business Machines Corporation | Method and system for surveillance of computer system operations |
US5887198A (en) * | 1997-04-07 | 1999-03-23 | The United States Of America As Represented By The Secretary Of The Navy | Programmable stand-alone drive apparatus for interfacing a host computer with PCMCIA memory cards having multiple formats |
KR19990011955A (ko) * | 1997-07-25 | 1999-02-18 | 윤종용 | Pci 브리지 |
US5961625A (en) * | 1997-07-31 | 1999-10-05 | Advanced Micro Devices, Inc. | Bus bridge state monitoring in a bus bridge verification system |
US5996050A (en) * | 1997-07-31 | 1999-11-30 | Advanced Micro Devices, Inc. | Cache coherency detection in a bus bridge verification system |
US5996034A (en) * | 1997-10-14 | 1999-11-30 | Advanced Micro Devices, Inc. | Bus bridge verification system including device independent bus monitors |
US6134684A (en) * | 1998-02-25 | 2000-10-17 | International Business Machines Corporation | Method and system for error detection in test units utilizing pseudo-random data |
US6145029A (en) * | 1998-03-13 | 2000-11-07 | Compaq Computer Corporation | Computer system with enhanced docking support |
US6199134B1 (en) * | 1998-03-13 | 2001-03-06 | Compaq Computer Corporation | Computer system with bridge logic that asserts a system management interrupt signal when an address is made to a trapped address and which also completes the cycle to the target address |
US6182174B1 (en) * | 1998-04-13 | 2001-01-30 | International Business Machines Corporation | Memory card interface method using multiplexed storage protect key to indicate command acceptance |
US6223299B1 (en) * | 1998-05-04 | 2001-04-24 | International Business Machines Corporation | Enhanced error handling for I/O load/store operations to a PCI device via bad parity or zero byte enables |
US6256753B1 (en) * | 1998-06-30 | 2001-07-03 | Sun Microsystems, Inc. | Bus error handling in a computer system |
US6189117B1 (en) | 1998-08-18 | 2001-02-13 | International Business Machines Corporation | Error handling between a processor and a system managed by the processor |
US6240476B1 (en) * | 1998-08-21 | 2001-05-29 | International Business Machines Corporation | Dynamic allocation of bus master control lines to peripheral devices |
US6119191A (en) * | 1998-09-01 | 2000-09-12 | International Business Machines Corporation | Performing PCI access cycles through PCI bridge hub routing |
US6311255B1 (en) | 1999-04-29 | 2001-10-30 | International Business Machines Corporation | System and method for selectively restricting access to memory for bus attached unit IDs |
US6523140B1 (en) * | 1999-10-07 | 2003-02-18 | International Business Machines Corporation | Computer system error recovery and fault isolation |
US6708240B1 (en) * | 2000-03-31 | 2004-03-16 | Intel Corporation | Managing resources in a bus bridge |
KR100345309B1 (ko) * | 2000-06-24 | 2002-07-25 | 주식회사 큐리텔 | 칩외부 접속 및 에러복구 가능한 메모리/주변장치의제어장치 및 그 방법 |
JP3990631B2 (ja) * | 2000-10-31 | 2007-10-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アドバンスド・マイクロコントローラ・バス・アーキテクチャ(amba)の拡張 |
US6751756B1 (en) * | 2000-12-01 | 2004-06-15 | Unisys Corporation | First level cache parity error inject |
US6950893B2 (en) * | 2001-03-22 | 2005-09-27 | I-Bus Corporation | Hybrid switching architecture |
US6918062B2 (en) * | 2001-09-28 | 2005-07-12 | Intel Corporation | System and method to implement a cost-effective remote system management mechanism using a serial communication controller and interrupts |
US7111103B2 (en) * | 2002-03-22 | 2006-09-19 | Intel Corporation | Method and apparatus for system management applications using a local controller |
US6792478B2 (en) | 2002-03-29 | 2004-09-14 | Intel Corporation | System and method to configure input/output (IO) devices to use selected pairs of port addresses |
US6898651B2 (en) * | 2002-05-10 | 2005-05-24 | Intel Corporation | Method, apparatus, and system for generating serial interrupt requests (IRQ) with power savings |
US20040008192A1 (en) * | 2002-07-10 | 2004-01-15 | Waterman John Karl | Parity checking system and method for a display system |
US6928508B2 (en) * | 2002-09-12 | 2005-08-09 | Sun Microsystems, Inc. | Method of accessing a remote device from a host by mapping an address of the device to a memory address of the host |
US20040059862A1 (en) * | 2002-09-24 | 2004-03-25 | I-Bus Corporation | Method and apparatus for providing redundant bus control |
US7251755B2 (en) * | 2004-02-13 | 2007-07-31 | Intel Corporation | Apparatus and method for maintaining data integrity following parity error detection |
JP4728896B2 (ja) * | 2006-07-13 | 2011-07-20 | エヌイーシーコンピュータテクノ株式会社 | コンピュータシステム |
US20090083585A1 (en) * | 2007-09-21 | 2009-03-26 | Inventec Corporation | Method of pressure testing for peripheral component interconnect (pci) bus stage |
US10289592B1 (en) * | 2017-11-09 | 2019-05-14 | Funai Electric Co., Ltd. | Location-based address adapter and system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617442A (en) * | 1979-07-21 | 1981-02-19 | Nippon Telegr & Teleph Corp <Ntt> | Parity error processing system |
JPS59133623A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | バス情報履歴格納方式 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4388684A (en) * | 1981-03-27 | 1983-06-14 | Honeywell Information Systems Inc. | Apparatus for deferring error detection of multibyte parity encoded data received from a plurality of input/output data sources |
US5155735A (en) * | 1988-03-31 | 1992-10-13 | Wang Laboratories, Inc. | Parity checking apparatus with bus for connecting parity devices and non-parity devices |
GB2251361B (en) * | 1990-12-28 | 1995-03-15 | Apple Computer | Arbiter for bus coupler |
US5257391A (en) * | 1991-08-16 | 1993-10-26 | Ncr Corporation | Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals |
US5313627A (en) * | 1992-01-02 | 1994-05-17 | International Business Machines Corp. | Parity error detection and recovery |
-
1993
- 1993-05-28 US US08/069,230 patent/US5499346A/en not_active Expired - Fee Related
-
1994
- 1994-05-24 JP JP6109251A patent/JP2579435B2/ja not_active Expired - Lifetime
- 1994-05-25 EP EP94303784A patent/EP0628910A1/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617442A (en) * | 1979-07-21 | 1981-02-19 | Nippon Telegr & Teleph Corp <Ntt> | Parity error processing system |
JPS59133623A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | バス情報履歴格納方式 |
Also Published As
Publication number | Publication date |
---|---|
JP2579435B2 (ja) | 1997-02-05 |
US5499346A (en) | 1996-03-12 |
EP0628910A1 (en) | 1994-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2579435B2 (ja) | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 | |
US5446910A (en) | Interrupt controller with automatic distribution of interrupts for a multiple processor computer system | |
US5802269A (en) | Method and apparatus for power management of distributed direct memory access (DDMA) devices | |
US5729767A (en) | System and method for accessing peripheral devices on a non-functional controller | |
US5313627A (en) | Parity error detection and recovery | |
AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
US5790895A (en) | Modem sharing | |
US7447934B2 (en) | System and method for using hot plug configuration for PCI error recovery | |
CN1139036C (zh) | 防止对先前的故障设备完成加载或存储操作的方法及装置 | |
EP0795157B1 (en) | Bridge between two buses | |
US20020194548A1 (en) | Methods and apparatus for computer bus error termination | |
JPH0734179B2 (ja) | 複数の異種データ処理チヤンネルを有する自動飛行制御装置 | |
AU2270992A (en) | Multiprocessor distributed initialization and self-test system | |
US6532545B1 (en) | Apparatus for swapping, adding or removing a processor in an operating computer system | |
JPH07311716A (ja) | コンピュータシステム、コンピュータシステムに周辺装置をインタフェースさせるための並列ポート回路、およびその動作方法 | |
EP0868692B1 (en) | Processor independent error checking arrangement | |
US6532546B2 (en) | Computer system for dynamically scaling busses during operation | |
US6108732A (en) | Method for swapping, adding or removing a processor in an operating computer system | |
US6732298B1 (en) | Nonmaskable interrupt workaround for a single exception interrupt handler processor | |
US8108586B2 (en) | Multi-core data processor | |
EP0764907A1 (en) | Method and system for error recovery in a data processing system | |
JP4218538B2 (ja) | コンピュータシステム、バスコントローラ及びそれらに用いるバス障害処理方法 | |
US5673419A (en) | Parity bit emulator with write parity bit checking | |
US5404559A (en) | Apparatus for asserting an end of cycle signal to a processor bus in a computer system if a special cycle is detected on the processor bus without taking action on the special cycle | |
US6154789A (en) | Peripheral controller comprising first messaging unit for communication with first OS driver and second messaging unit for communication with second OS driver for mass-storage peripheral |