JPS6321217B2 - - Google Patents
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- JPS6321217B2 JPS6321217B2 JP58119374A JP11937483A JPS6321217B2 JP S6321217 B2 JPS6321217 B2 JP S6321217B2 JP 58119374 A JP58119374 A JP 58119374A JP 11937483 A JP11937483 A JP 11937483A JP S6321217 B2 JPS6321217 B2 JP S6321217B2
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- JP
- Japan
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- bus
- unit
- main processor
- process control
- cards
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- 238000004886 process control Methods 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 37
- 230000005856 abnormality Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１つのメインプロセツサカードによ
り複数のプロセス入出力カードを制御してプロセ
ス制御を行なうプロセス制御装置の改良に関す
る。
り複数のプロセス入出力カードを制御してプロセ
ス制御を行なうプロセス制御装置の改良に関す
る。
プロセスからのデータを入力し、このデータに
基づいた処理結果のデータをプロセスに出力する
複数のプロセス入出力カードと、これらカードを
制御するメインプロセツサカードとで構成された
プロセス制御ユニツトを、プロセス制御対象の増
加およびその処理能力により複数設けたプロセス
制御装置がある。このようなプロセス制御装置で
は、メインプロセツサカードの故障時のバツクア
ツプを行なうために、メインプロセツサカードを
２重化にすることが多い。第１図は、メインプロ
セツサカードを２重化したプロセス制御装置にお
けるプロセス制御ユニツト１の構成図である。第
１図において２，３がメインプロセツサカードで
あり、４―１〜４―ｎがプロセス入出力カードで
ある。そして、これらカード２，３，４―１〜４
―ｎは内部バス５を介して相互に接続されてい
る。なお、６は故障時におけるメインプロセツサ
カード２，３間の異常検知信号である。
基づいた処理結果のデータをプロセスに出力する
複数のプロセス入出力カードと、これらカードを
制御するメインプロセツサカードとで構成された
プロセス制御ユニツトを、プロセス制御対象の増
加およびその処理能力により複数設けたプロセス
制御装置がある。このようなプロセス制御装置で
は、メインプロセツサカードの故障時のバツクア
ツプを行なうために、メインプロセツサカードを
２重化にすることが多い。第１図は、メインプロ
セツサカードを２重化したプロセス制御装置にお
けるプロセス制御ユニツト１の構成図である。第
１図において２，３がメインプロセツサカードで
あり、４―１〜４―ｎがプロセス入出力カードで
ある。そして、これらカード２，３，４―１〜４
―ｎは内部バス５を介して相互に接続されてい
る。なお、６は故障時におけるメインプロセツサ
カード２，３間の異常検知信号である。
そこで、メインプロセツサカード２，３のいず
れか一方は、バツクアツプのために待期状態にあ
り、動作状態にあるメインプロセツサカード２，
３が何らかの原因で故障するまで動作しないこと
になる。したがつて、第１図に示すようなバツク
アツプ方式を用いると、待期中のメインプロセツ
サカード２，３が有効に活用されず、その上待期
しているメインプロセツサカード２，３が正常に
動作するかの点検が十分にできなかつた。さら
に、以上のことから経済的なメリツトもない。
れか一方は、バツクアツプのために待期状態にあ
り、動作状態にあるメインプロセツサカード２，
３が何らかの原因で故障するまで動作しないこと
になる。したがつて、第１図に示すようなバツク
アツプ方式を用いると、待期中のメインプロセツ
サカード２，３が有効に活用されず、その上待期
しているメインプロセツサカード２，３が正常に
動作するかの点検が十分にできなかつた。さら
に、以上のことから経済的なメリツトもない。
本発明は上記実情に基づいてなされたもので、
その目的とするところは、バツクアツプのための
メイン制御ユニツトを無くし得、かつ経済性に優
れたプロセス制御装置を提供することにある。
その目的とするところは、バツクアツプのための
メイン制御ユニツトを無くし得、かつ経済性に優
れたプロセス制御装置を提供することにある。
本発明は、プロセスとの間でデータを入出力す
る複数のプロセス入出力カードと、これらカード
を制御する制御演算部およびこの制御演算部の異
常を検出する異常検出部を有するメインプロセツ
サカードと、前記異常検出部からの異常検出信号
により開となるユニツト間バスゲート回路とを内
部バスで接続したプロセス制御ユニツトを複数設
け、これらユニツトを対をなすように前記ユニツ
ト間バスゲート回路をユニツト接続バスで接続
し、いずれか一方のユニツトのメインプロセツサ
カードが異常となつた場合、前記ユニツト間バス
ゲート回路を開とし、他方のユニツトのメインプ
ロセツサカードにより前記ユニツト接続バスを通
して異常側のユニツトにおけるプロセス入出力カ
ードを制御するプロセス制御装置である。
る複数のプロセス入出力カードと、これらカード
を制御する制御演算部およびこの制御演算部の異
常を検出する異常検出部を有するメインプロセツ
サカードと、前記異常検出部からの異常検出信号
により開となるユニツト間バスゲート回路とを内
部バスで接続したプロセス制御ユニツトを複数設
け、これらユニツトを対をなすように前記ユニツ
ト間バスゲート回路をユニツト接続バスで接続
し、いずれか一方のユニツトのメインプロセツサ
カードが異常となつた場合、前記ユニツト間バス
ゲート回路を開とし、他方のユニツトのメインプ
ロセツサカードにより前記ユニツト接続バスを通
して異常側のユニツトにおけるプロセス入出力カ
ードを制御するプロセス制御装置である。
以下、本発明の一実施例について第２図および
第３図を参照して説明する。第２図は本発明に係
るプロセス制御装置の構成図である。第２図にお
いてプロセス制御ユニツト１０，２０は、関連あ
る複数のプロセスを制御するもので、同図に示す
如くメインプロセツサカード１１，２１およびプ
ロセス入出力カード１２―１〜１２―Ｎ，２２―
１〜２２―Ｎにユニツト間バスゲート回路１３，
２３を付加し、これらを内部バスＢ１０，Ｂ２０
に接続して構成したものである。なお、メインプ
ロセツサカード１１，２１は、それぞれのプロセ
ス入出力カード１２―１〜１２―Ｎ，２２―１〜
２２―Ｎを制御するものであり、プロセス入出力
カード１２―１〜１２―Ｎ，２２―１〜２２―Ｎ
は、プロセスからのデータを入力するとともに、
このデータに基づきメインプロセツサカード１
１，２１の制御演算結果としての制御データをプ
ロセスに出力するものである。
第３図を参照して説明する。第２図は本発明に係
るプロセス制御装置の構成図である。第２図にお
いてプロセス制御ユニツト１０，２０は、関連あ
る複数のプロセスを制御するもので、同図に示す
如くメインプロセツサカード１１，２１およびプ
ロセス入出力カード１２―１〜１２―Ｎ，２２―
１〜２２―Ｎにユニツト間バスゲート回路１３，
２３を付加し、これらを内部バスＢ１０，Ｂ２０
に接続して構成したものである。なお、メインプ
ロセツサカード１１，２１は、それぞれのプロセ
ス入出力カード１２―１〜１２―Ｎ，２２―１〜
２２―Ｎを制御するものであり、プロセス入出力
カード１２―１〜１２―Ｎ，２２―１〜２２―Ｎ
は、プロセスからのデータを入力するとともに、
このデータに基づきメインプロセツサカード１
１，２１の制御演算結果としての制御データをプ
ロセスに出力するものである。
さらに、前記プロセス制御ユニツト１０，２０
には、ユニツト間バスゲート回路１３，２３間に
ユニツト接続バスBSが接続され、メインプロセ
ツサカード１１、ユニツト間バスゲート回路１３
とメインプロセツサカード２１、ユニツト間バス
ゲート回路２３との間には、異常検出信号が送ら
れる異常検出ラインＬを接続してある。
には、ユニツト間バスゲート回路１３，２３間に
ユニツト接続バスBSが接続され、メインプロセ
ツサカード１１、ユニツト間バスゲート回路１３
とメインプロセツサカード２１、ユニツト間バス
ゲート回路２３との間には、異常検出信号が送ら
れる異常検出ラインＬを接続してある。
ここで、メインプロセツサカード１１，２１お
よびユニツト間バスゲート回路１３，２３の具体
的な構成について第３図を参照して説明する。な
お、メインプロセツサカード１１，２１は同一構
成なので、その説明は同時に行なう。このメイン
プロセツサカード１１，２１には、プロセス入出
力カード１２―１〜１２―Ｎ，２２―１〜２２―
Ｎを制御する制御演算部の機能としてマイクロプ
ロセツサＰ１，Ｐ２、メモリＭ１，Ｍ２、メイン
プロセツサバスゲート（以下メインゲートと略
す）GM１，GM２およびバスコントロールゲー
トGB１，GB２が設けられている。そこで、こ
れらカード１１，２１がプロセス制御ユニツト１
０，２０におけるマザーボード（不図示）に取付
けられることにより、前記内部バスＢ１０，Ｂ２
０のうちアドレスデータバスBA１，BA２には、
メインゲートGM１，GM２を介してマイクロプ
ロセツサＰ１，Ｐ２に、またバスコントロールバ
スBC１，BC２にはバスコントロールゲートGB
１，GB２を介して前記マイクロプロセツサＰ
１，Ｐ２に接続されるように構成されている。そ
して、メモリＭ１，Ｍ２がカードバスBK１，
BK２を介してマイクロプロセツサＰ１，Ｐ２に
接続されている。なお、このメモリＭ１，Ｍ２に
は接続された側のプロセス制御ユニツト１０，２
０のプロセス制御演算プログラムおよび制御パラ
メータ等を所定のエリアに格納するとともにバツ
クアツプする相手側のプロセス制御ユニツト１
０，２０のプロセス制御演算プログラムを所定エ
リアに格納している。また、異常検出回路Ｈ１，
Ｈ２には、マイクロプロセツサＰ１，Ｐ２および
メモリＭ１，Ｍ２からの信号をみて異常が起きた
時に異常検出信号をメインバスゲートGM１，
GM２およびバスコントロールゲートGB１，GB
２へ出力するとともにインバータＩ１，Ｉ２を介
してユニツト間バスゲート回路１３，２３とこの
ユニツト間バスゲート回路１３，２３を通つて相
手側のマイクロプロセツサＰ２，Ｐ１へ出力する
ものである。なお、マイクロプロセツサＰ２，Ｐ
１は、異常検出信号を受けると、相手側のプロセ
ス制御演算プログラムに基づいて相手側のプロセ
ス入出力カードを同時に制御する機能をもつてい
る。
よびユニツト間バスゲート回路１３，２３の具体
的な構成について第３図を参照して説明する。な
お、メインプロセツサカード１１，２１は同一構
成なので、その説明は同時に行なう。このメイン
プロセツサカード１１，２１には、プロセス入出
力カード１２―１〜１２―Ｎ，２２―１〜２２―
Ｎを制御する制御演算部の機能としてマイクロプ
ロセツサＰ１，Ｐ２、メモリＭ１，Ｍ２、メイン
プロセツサバスゲート（以下メインゲートと略
す）GM１，GM２およびバスコントロールゲー
トGB１，GB２が設けられている。そこで、こ
れらカード１１，２１がプロセス制御ユニツト１
０，２０におけるマザーボード（不図示）に取付
けられることにより、前記内部バスＢ１０，Ｂ２
０のうちアドレスデータバスBA１，BA２には、
メインゲートGM１，GM２を介してマイクロプ
ロセツサＰ１，Ｐ２に、またバスコントロールバ
スBC１，BC２にはバスコントロールゲートGB
１，GB２を介して前記マイクロプロセツサＰ
１，Ｐ２に接続されるように構成されている。そ
して、メモリＭ１，Ｍ２がカードバスBK１，
BK２を介してマイクロプロセツサＰ１，Ｐ２に
接続されている。なお、このメモリＭ１，Ｍ２に
は接続された側のプロセス制御ユニツト１０，２
０のプロセス制御演算プログラムおよび制御パラ
メータ等を所定のエリアに格納するとともにバツ
クアツプする相手側のプロセス制御ユニツト１
０，２０のプロセス制御演算プログラムを所定エ
リアに格納している。また、異常検出回路Ｈ１，
Ｈ２には、マイクロプロセツサＰ１，Ｐ２および
メモリＭ１，Ｍ２からの信号をみて異常が起きた
時に異常検出信号をメインバスゲートGM１，
GM２およびバスコントロールゲートGB１，GB
２へ出力するとともにインバータＩ１，Ｉ２を介
してユニツト間バスゲート回路１３，２３とこの
ユニツト間バスゲート回路１３，２３を通つて相
手側のマイクロプロセツサＰ２，Ｐ１へ出力する
ものである。なお、マイクロプロセツサＰ２，Ｐ
１は、異常検出信号を受けると、相手側のプロセ
ス制御演算プログラムに基づいて相手側のプロセ
ス入出力カードを同時に制御する機能をもつてい
る。
ユニツト間バスゲート回路１３，２３は、プロ
セス制御ユニツト１０，２０におけるアドレスデ
ータバスBA１，BA２間を結ぶユニツト接続バ
スBSに双方向のアドレスゲート１３ａ，２３ａ
と、バスコントロールBC１，BC２間を結ぶコン
トロール接続バスBCOにコントロール接続ゲー
ト１３ｂ，２３ｂを設けたものである。そこで、
これら、アドレスゲート１３ａ，２３ａおよびコ
ントロール接続ゲート１３ｂ，２３ｂは、ゲート
１３ｃ，２３ｃを介して異常検出信号が入力され
ることにより開となる機能を有している。
セス制御ユニツト１０，２０におけるアドレスデ
ータバスBA１，BA２間を結ぶユニツト接続バ
スBSに双方向のアドレスゲート１３ａ，２３ａ
と、バスコントロールBC１，BC２間を結ぶコン
トロール接続バスBCOにコントロール接続ゲー
ト１３ｂ，２３ｂを設けたものである。そこで、
これら、アドレスゲート１３ａ，２３ａおよびコ
ントロール接続ゲート１３ｂ，２３ｂは、ゲート
１３ｃ，２３ｃを介して異常検出信号が入力され
ることにより開となる機能を有している。
次に上記の如く構成された装置の動作について
説明する。各プロセス制御ユニツト１０，２０に
おけるメインプロセツサカード１１，２１が正常
状態にあると、メインプロセツサカード１１はプ
ロセス制御ユニツト１０のプロセス制御演算プロ
グラムに基づいてアドレスデータ信号およびバス
コントロール信号を出力してアドレスデータバス
BA１、バスコントロールバスBC１にのせ、そ
のプロセス入出力カード１２―１〜１２―Ｎをア
クセスする。一方、プロセス制御ユニツト２０に
おいても同様に、メインプロセツサカード２１は
そのプロセス入出力カード２２―１〜２２―Ｎを
アクセスする。これにより、各プロセスの制御が
行なわれる。
説明する。各プロセス制御ユニツト１０，２０に
おけるメインプロセツサカード１１，２１が正常
状態にあると、メインプロセツサカード１１はプ
ロセス制御ユニツト１０のプロセス制御演算プロ
グラムに基づいてアドレスデータ信号およびバス
コントロール信号を出力してアドレスデータバス
BA１、バスコントロールバスBC１にのせ、そ
のプロセス入出力カード１２―１〜１２―Ｎをア
クセスする。一方、プロセス制御ユニツト２０に
おいても同様に、メインプロセツサカード２１は
そのプロセス入出力カード２２―１〜２２―Ｎを
アクセスする。これにより、各プロセスの制御が
行なわれる。
ここで、いずれかのメインプロセツサカード１
１，２１、例えばメインプロセツサカード１１の
マイクロプロセツサＰ１が何らかの原因で故障し
たとする。そうすると、異常検出回路Ｈ１は、こ
れを検出して異常検出信号をメインゲートGM１
およびバスコントロールゲートGB１へ出力する
とともに、ユニツト間バスゲート回路１３，２３
と相手側のマイクロプロセツサＰ２へ出力する。
これにより、メインゲートGM１およびバスコン
トロールゲートGB１は閉となり、プロセス入出
力カード１２―１〜１２―Ｎのアクセスは禁止さ
れる。これと同時に、ユニツト間バスゲート回路
１３のアドレスゲート１３ａ、コントロール接続
ゲート１３ｂおよびユニツト間バスゲート回路２
３のアドレスゲート２３ａ、コントロール接続ゲ
ート２３ｂはそれぞれ開となる。しかして、異常
検出信号を受けたマイクロプロセツサＰ２は、自
身のプロセス入出力カード２２―１〜２２―Ｎを
制御すると同時に、プロセス制御ユニツト１０の
プロセス制御演算プログラムに基づいてアドレス
データ信号およびバスコントロール信号を接続バ
スBSおよびコントロール接続バスBCOを介して
プロセス制御ユニツト１０のアドレスデータバス
BA１およびバスコントロールバスBC１にのせ
る。この結果、プロセス入出力カード１２―１〜
１２―Ｎはメインプロセツサカード２１により制
御される。
１，２１、例えばメインプロセツサカード１１の
マイクロプロセツサＰ１が何らかの原因で故障し
たとする。そうすると、異常検出回路Ｈ１は、こ
れを検出して異常検出信号をメインゲートGM１
およびバスコントロールゲートGB１へ出力する
とともに、ユニツト間バスゲート回路１３，２３
と相手側のマイクロプロセツサＰ２へ出力する。
これにより、メインゲートGM１およびバスコン
トロールゲートGB１は閉となり、プロセス入出
力カード１２―１〜１２―Ｎのアクセスは禁止さ
れる。これと同時に、ユニツト間バスゲート回路
１３のアドレスゲート１３ａ、コントロール接続
ゲート１３ｂおよびユニツト間バスゲート回路２
３のアドレスゲート２３ａ、コントロール接続ゲ
ート２３ｂはそれぞれ開となる。しかして、異常
検出信号を受けたマイクロプロセツサＰ２は、自
身のプロセス入出力カード２２―１〜２２―Ｎを
制御すると同時に、プロセス制御ユニツト１０の
プロセス制御演算プログラムに基づいてアドレス
データ信号およびバスコントロール信号を接続バ
スBSおよびコントロール接続バスBCOを介して
プロセス制御ユニツト１０のアドレスデータバス
BA１およびバスコントロールバスBC１にのせ
る。この結果、プロセス入出力カード１２―１〜
１２―Ｎはメインプロセツサカード２１により制
御される。
逆に、プロセス制御ユニツト２０のメインプロ
セツサカード２１が故障した場合は、上記した動
作と同様にして、プロセス入出力カード２２―１
〜２２―Ｎはプロセス制御ユニツト１０のメイン
プロセツサカード１１により制御される。
セツサカード２１が故障した場合は、上記した動
作と同様にして、プロセス入出力カード２２―１
〜２２―Ｎはプロセス制御ユニツト１０のメイン
プロセツサカード１１により制御される。
このように本装置においては、ユニツト間バス
ゲート回路１３，２３を各プロセス制御ユニツト
１０，２０に設け、いずれかのメインプロセツサ
カード１１，２１が故障した場合、ユニツト間バ
スゲート回路１３，２３を開とし、故障してない
メインプロセツサカード１１，２１により故障し
た側のプロセス入出力カード１２―１〜１２―
Ｎ，２２―１〜２２―Ｎを制御するので、別にバ
ツクアツプ用のメインプロセツサカードを設ける
ことなく故障したメインプロセツサカード１１，
２１をバツクアツプできる。これにより、従来の
ように待期中のメインプロセツサカードを点検す
ることがなくなる。
ゲート回路１３，２３を各プロセス制御ユニツト
１０，２０に設け、いずれかのメインプロセツサ
カード１１，２１が故障した場合、ユニツト間バ
スゲート回路１３，２３を開とし、故障してない
メインプロセツサカード１１，２１により故障し
た側のプロセス入出力カード１２―１〜１２―
Ｎ，２２―１〜２２―Ｎを制御するので、別にバ
ツクアツプ用のメインプロセツサカードを設ける
ことなく故障したメインプロセツサカード１１，
２１をバツクアツプできる。これにより、従来の
ように待期中のメインプロセツサカードを点検す
ることがなくなる。
また、本装置はユニツト間バスゲート回路１
３，２３を設けてメモリＭ１，Ｍ２に相手側のプ
ロセス制御演算プログラムを格納するだけなの
で、その回路構成が簡単でありコストパフオーマ
ンスに優れている。
３，２３を設けてメモリＭ１，Ｍ２に相手側のプ
ロセス制御演算プログラムを格納するだけなの
で、その回路構成が簡単でありコストパフオーマ
ンスに優れている。
なお、本発明は上記一実施例に限定されるもの
ではない。たとえば、第４図に示すような構成と
してもよい。このプロセス制御装置は、第２図お
よび第３図に示すプロセス制御装置におけるメイ
ンプロセツサカード１１，２１にインターフエイ
ス回路（不図示）を設け、このインターフエイス
回路に、各種制御カード３０…Ｍを接続したシリ
アル伝送路LSを接続したものである。そして、
メインプロセツサカード１１，２１は、メインプ
ロセツサカード１１，２１が故障した側のプロセ
ス入出力カード１２―１〜１２―Ｎ，２２―１〜
２２―Ｎへ各種制御カード３０…Ｍからプロセス
入出力カード１２―１〜１２―Ｎ，２２―１〜２
２―Ｎへの制御指令に従つて、データの受け渡し
中継を行なう機能を持つものである。これによ
り、例えばメインプロセツサカード１１が故障し
たとしても、各種制御カード３０…からプロセス
入出力カード１２―１〜１２―Ｎへのデータ受け
渡しは、メインプロセツサカード２１により行な
うことができる。
ではない。たとえば、第４図に示すような構成と
してもよい。このプロセス制御装置は、第２図お
よび第３図に示すプロセス制御装置におけるメイ
ンプロセツサカード１１，２１にインターフエイ
ス回路（不図示）を設け、このインターフエイス
回路に、各種制御カード３０…Ｍを接続したシリ
アル伝送路LSを接続したものである。そして、
メインプロセツサカード１１，２１は、メインプ
ロセツサカード１１，２１が故障した側のプロセ
ス入出力カード１２―１〜１２―Ｎ，２２―１〜
２２―Ｎへ各種制御カード３０…Ｍからプロセス
入出力カード１２―１〜１２―Ｎ，２２―１〜２
２―Ｎへの制御指令に従つて、データの受け渡し
中継を行なう機能を持つものである。これによ
り、例えばメインプロセツサカード１１が故障し
たとしても、各種制御カード３０…からプロセス
入出力カード１２―１〜１２―Ｎへのデータ受け
渡しは、メインプロセツサカード２１により行な
うことができる。
本発明によれば、メインプロセツサカードに相
手側のプロセス制御ユニツトのプロセス制御演算
プログラムを格納し、さらにバスゲート回路を設
けた接続バスでプロセス制御ユニツトの内部バス
間を接続し、メインプロセツサカードが故障した
場合、バスゲート回路を開として正常なメインプ
ロセツサカードで故障側のプロセス入出力カード
を制御するので、バツクアツプを行なうメイン制
御ユニツトを無くし得、かつ経済性に優れたプロ
セス制御装置を提供できる。
手側のプロセス制御ユニツトのプロセス制御演算
プログラムを格納し、さらにバスゲート回路を設
けた接続バスでプロセス制御ユニツトの内部バス
間を接続し、メインプロセツサカードが故障した
場合、バスゲート回路を開として正常なメインプ
ロセツサカードで故障側のプロセス入出力カード
を制御するので、バツクアツプを行なうメイン制
御ユニツトを無くし得、かつ経済性に優れたプロ
セス制御装置を提供できる。
第１図は従来におけるプロセス制御装置の構成
図、第２図は本発明に係るプロセス制御装置の一
実施例を示す構成図、第３図は本装置におけるメ
インプロセツサカードおよびバスゲート回路の具
体的な構成図、第４図は本装置における変形例を
示す構成図である。 １０，２０…プロセス制御ユニツト、１１，２
１…メインプロセツサカード、１２―１〜１２―
Ｎ，２２―１〜２２―Ｎ…プロセス入出力カー
ド、１３，２３…ユニツト間バスゲート回路、Ｐ
１，Ｐ２…マイクロプロセツサ、Ｍ１，Ｍ２…メ
モリ、GM１，GM２…メインプロセツサバスゲ
ート、GB１，GB２…バスコントロールゲート、
Ｉ１，Ｉ２…インバータ、１３ａ，２３ａ…アド
レスゲート、１３ｂ，２３ｂ…コントロール接続
ゲート、１３ｃ，２３ｃ…ゲート、BS…ユニツ
ト接続バス、Ｌ…異常検出ライン、BCO…コン
トロール接続バス、Ｂ１０，Ｂ２０…内部バス、
BA１，BA２…アドレスデータバス、BC１，
BC２…バスコントロールバス。
図、第２図は本発明に係るプロセス制御装置の一
実施例を示す構成図、第３図は本装置におけるメ
インプロセツサカードおよびバスゲート回路の具
体的な構成図、第４図は本装置における変形例を
示す構成図である。 １０，２０…プロセス制御ユニツト、１１，２
１…メインプロセツサカード、１２―１〜１２―
Ｎ，２２―１〜２２―Ｎ…プロセス入出力カー
ド、１３，２３…ユニツト間バスゲート回路、Ｐ
１，Ｐ２…マイクロプロセツサ、Ｍ１，Ｍ２…メ
モリ、GM１，GM２…メインプロセツサバスゲ
ート、GB１，GB２…バスコントロールゲート、
Ｉ１，Ｉ２…インバータ、１３ａ，２３ａ…アド
レスゲート、１３ｂ，２３ｂ…コントロール接続
ゲート、１３ｃ，２３ｃ…ゲート、BS…ユニツ
ト接続バス、Ｌ…異常検出ライン、BCO…コン
トロール接続バス、Ｂ１０，Ｂ２０…内部バス、
BA１，BA２…アドレスデータバス、BC１，
BC２…バスコントロールバス。
Claims (1)
- １ プロセスとのデータの入出力を行なう複数の
プロセス入出力カードと、これらプロセス入出力
カードと内部バスを介して接続され、プロセス制
御演算プログラムに基づいて前記プロセス入出力
カードを制御し、かつ前記プロセス入出力カード
とは別のプロセス入出力カードのプロセス制御演
算プログラムを有する制御演算部およびこの制御
演算部の異常を検出する異常検出部を持つメイン
プロセツサカードと、このメインプロセツサカー
ドと前記内部バスを介して接続され、前記異常検
出部からの異常検出信号により開となるユニツト
間バスゲート回路とから構成された複数のプロセ
ス制御ユニツトと；これらプロセス制御ユニツト
を対をなすように、そのプロセス制御ユニツトの
前記ユニツト間バスゲート回路間を接続するユニ
ツト接続バスとを具備し、一方の前記プロセス制
御ユニツトのメインプロセツサカードが故障した
場合、他方のプロセス制御ユニツトのメインプロ
セツサカードで前記ユニツト接続バスを通して前
記故障側のプロセス入出力カードを制御すること
を特徴とするプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119374A JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119374A JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6011940A JPS6011940A (ja) | 1985-01-22 |
| JPS6321217B2 true JPS6321217B2 (ja) | 1988-05-06 |
Family
ID=14759924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119374A Granted JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011940A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232501A (ja) * | 1985-08-05 | 1987-02-12 | Toyobo Co Ltd | プロセスコンピユ−タの相互バツクアツプ方法 |
| JP4967846B2 (ja) * | 2007-06-21 | 2012-07-04 | ムラテックオートメーション株式会社 | 搬送制御システム |
| CN103699003B (zh) * | 2013-11-27 | 2017-03-15 | 北京机械设备研究所 | 一种面向双余度电机的分布式冗余通用控制器 |
-
1983
- 1983-06-30 JP JP58119374A patent/JPS6011940A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6011940A (ja) | 1985-01-22 |
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