JPH0624226B2 - スタック形ｃｍｏｓ装置の製造方法 - Google Patents

スタック形ｃｍｏｓ装置の製造方法

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JPH0624226B2
JPH0624226B2 JP59123548A JP12354884A JPH0624226B2 JP H0624226 B2 JPH0624226 B2 JP H0624226B2 JP 59123548 A JP59123548 A JP 59123548A JP 12354884 A JP12354884 A JP 12354884A JP H0624226 B2 JPH0624226 B2 JP H0624226B2
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はCMOS集積回路、即ちｎチヤンネルとＰチヤンネ
ル両方の絶縁ゲート電界効果トランジスタを持つ集積回
路に関する。
＜従来技術＞ 実用可能なスタツク型CMOS集積回路即ち、ｎチヤンネル
とＰチヤンネル両方の装置を制御する為に一箇所に設け
た一つのゲートを容量的に接続して使うCMOS集積回路を
提供することが非常に待望されていることは当業者に知
られる通りである。このことは、必須の要件ではない
が、通常Ｎチヤンネル装置は基板内に形成され、Ｐチヤ
ンネル装置は、ポリシリコン層内に形成されることが多
い。
スタツク型CMOSは、非常に高密度の集積回路を実現でき
る可能性があり特に非常に高密度のメモリ回路を提供す
るという点での将来性が高い。しかしながら、既知のス
タツク型CMOS構成の製造方法では基板中の装置とセルフ
アラインするように基板上の装置を形成することができ
なかつた。これは、ゲートをおおうポリシリコン層内の
チヤンネル領域をパターン形成する為に使用されるマス
ク工程とは違う工程でこのチヤンネルのアドレスに使わ
れるゲートのパターン形成の為のマスクが提供されるた
めであつた。同じ工程で作れないということは、ゲート
とチヤンネルとの間で不整合を起こしやすいことを意味
しこれによつて装置の特性を低下させてしまうので微細
な幾何学的寸法を持つ装置を形成することを不可能にし
てしまうことを意味する。
＜発明が解決しようとする問題点＞ 以上の様に従来技術では、基板内の装置のチヤンネル領
域をパターン形成するマスクとゲートをパターン形成す
るマスクとは違うものを使つていたので基板内の装置の
チヤンネル領域はゲートにセルフアラインしていても、
基板上のポリシリコン装置のチヤンネルもゲートにセル
フアラインしたスタツク型CMOS回路はなかつた。故にゲ
ートとチヤンネルとの間が不整合であるため、装置の直
列抵抗が上がり特性を劣下させ結局装置の実効利用を不
可能にしていた。従つて実際に利用可能なCMOS装置は、
基板上の装置とその下の共通ゲートとをセルフアライン
で形成可能な構成で形成されることが必要である。
故に本発明の目的は基板をおおうポリシリコン内に作る
装置のチヤンネル領域が、その下のゲート電極にセルフ
アラインされるスタツク型CMOS集積回路構成を提供する
ことである。
さらに従来技術のスタツク型CMOS装置の他の問題点とし
ては、今まで形成可能であつたポリシリコンチヤンネル
装置の特性が非常に悪いということがあげられる。故に
基板上をおおうポリシリコン層内の装置も、比較的良好
な特性を保持できるようなCMOS装置の工程技術を提供す
ることが要求されている。
故に本発明の目的は、基板上のポリシリコン装置も良好
な装置特性を持つスタツク形CMOS集積回路を提供するこ
とである。
＜問題点を解決する為の手段＞ 上述の目的を達成する本発明のスタック形ＣＭＯＳ装置
は、第１の導電形の基板と、上記基板の表面の中の第２
の導電形の第１及び第２のソース／ドレイン領域であっ
て上記第１及び第２のソース／ドレイン領域の間に第１
のチャンネル領域が画定されている上記第１及び第２の
ソース／ドレイン領域と上記第１のチャンネル領域の上
の上記基板の表面上に形成された第１の絶縁層と、上記
第１のチャンネル領域上の上記第１の絶縁層の上に位置
し、基板に対しほぼ垂直な両側壁部を有するゲートと上
記ゲートの上記両側壁部にそれぞれ隣接して位置し、ド
ーパントを含む絶縁物残部と上記ゲートの上に位置する
第２のゲート絶縁層と、上記第２のゲート絶縁物層と上
記絶縁物残部の表面上に位置し、上記ゲートに隣接した
第２のチャンネル領域及び上記第２のチャンネル領域の
両側の第３及び第４のソース／ドレイン領域を含む薄い
ポリシリコン層とから構成される。
また、本発明のスタック形ＣＭＯＳ装置の製造方法にお
いては、基板に第１及び第２のソース／ドレイン領域を
形成し、上記第１及び第２のソース／ドレイン領域は、
それらの間に第１のチャンネル領域を画定する工程と、
上記第１のチャンネル領域の上方の上記基板上に第１の
ゲート絶縁層を形成１する工程と、上記第１のゲート絶
縁層上にゲートを形成し、上記ゲートは基板に対しほぼ
垂直な両側壁部を持つようにする工程と、ドーパントを
含む材料の層をデポジットし、上記材料の層に異方性エ
ッチングを行って上記ゲートの上記両側壁部に隣接して
上記ドーパントを含む材料を残し側壁部ドーパント材料
残部を作る工程と、上記ゲート上に第２のゲート絶縁層
を形成する工程と、薄いポリシリコン層を全体にデポジ
ットする工程と、上記ゲートをおおうマスクを形成し、
上記マスクは上記ゲートの幅より広い幅を持ち、また上
記薄いポリシリコン層内にドーパントを注入して上記薄
いポリシリコン層内に第３及び第４のソース／ドレイン
領域を形成する工程と、上記ドーパントを含む材料の層
の中のドーパントの一部を上記ドーパントを含む材料か
ら上記薄いポリシリコン層へ拡散させる工程とからな
る。
また、本発明の別のスタック形ＣＭＯＳ装置の製造方法
においては、上述の製造方法の全工程に加えて、薄いポ
リシリコン層の中にパッシベーションスピーシィの導入
を行い、上記薄いポリシリコン層のキャリアの移動度を
向上させる工程をさらに含む。
＜作 用＞ 上記の様な構成では、基板上の薄いポリシリコン層で形
成する装置のチヤンネル領域がゲートの頂面と整合して
いるため、従来装置の抵抗が高すぎる為不充分であつた
装置の特性が直列抵抗が下がることによつて向上され、
有効利用が可能となる。
また、本発明の製造工程では、ゲート壁部に沿つて第２
導電形のドーパントを多量に含む絶縁物を設けこの絶縁
物を拡散源として用いその上に形成する薄いポリシリコ
ン層の上記拡散源絶縁物に隣接する部分のみ第２導電形
不純物を拡散させ、これをポリシリコントランジスタの
延長領域とするので不純物を含まないゲート上に相当す
る部分のみ低濃度の不純物を含む。この部分がポリシリ
コン装置のチヤンネル領域となるのでポリシリコントラ
ンジスタのチヤンネル領域は自動的にゲートの頂面と整
合する。故に特にマスクを使わずにゲートに整合してチ
ヤンネル領域の形成が可能で工程は簡略化する。尚、既
に延長領域がゲートの頂面端部と整合しているのでソー
ス／ドレイン領域の注入におけるアライメントトレラン
スは、充分にとれるようになる。
＜実施例＞ 第１図は、本発明に従つた装置の製造工程の最初の段階
を示す。ここまでの製造工程は、まつたく従来通り行わ
れる。即ち、モート領域のパターン形成を行い、チヤン
ネルストツプ注入を行い、厚いフイールド酸化物を成長
させ窒化物のモート用マスクをとり除きモート表面がは
がされた後でゲート酸化物が成長され、第１のポリシリ
コン層がデポジツトされドーピングされてからパターン
形成されている。
第１のポリシリコン層はエツチングを行い、基板表面に
対しほぼ垂直に切りたつ側壁部を持つゲート１４を作り
だす必要がある。これは、通常いずれにしろ従来技術で
あるポリシリコンプラズマエツチング法によつて行われ
る。本発明の好ましい実施例では、第１のポリシリコン
層には約 500Åの厚さを持ち、シート抵抗が３０Ω／□
の値を示すまでドーピングの行われたPOCl3を用いる。
ソース及びドレイン領域１２の注入が次に行われる。こ
の注入は例えば１×１０16／cm2のヒ素を５０keVのエネ
ルギーによつて打ちこむものである。さらにこの注入領
域には、ドライブインが行われる。次に第１のポリ層１
４及び基板上に、これら全体をおおう酸化物２０が成長
させられる。この全体をおおう酸化物２０は好ましくは
５００から１０００Åの厚さまでゲートを形成する第１
のポリ層１４をおおつて成長させられる。
この酸化物層２０の厚みは、１０００℃のドライ酸素中
に２０分間さらすという条件による酸化物成長工程で作
ることができる。
この時点で、ボロンを多量に含む酸化物がデポジシヨン
又はスピンオンによつて形成される。これには、バイポ
ーラ技術において基礎拡散として従来から使用されてい
るような、適当なボロンケイ化物ガラスが使用される。
幅１ミクロンのＮ＋形ポリシリコンゲートを用いる本発
明の好ましい実施例では、ボロンケイ化物ガラス１６
は、少くとも５０００Åの厚さまでスピンオンによつて
形成される。ゲート１４の存在によつてボロンケイ化物
ガラス１６の厚さが非常に厚くなつている上記ゲート１
４付近にのみボロンケイ化物ガラス１６を残しゲート１
４の壁部にボロンケイ化物ガラスの残部１８を形成する
為にゲート付近以外の部分のボロンケイ化物ガラス層の
厚みに相当する分をとり除くエツチングがこのガラス層
に行われる。ボロンケイ化物ガラスをとり除くエツチン
グ工程は、典型的にゲート層１４の頂面をおおつていた
上記絶縁物層２０もとり除いてしまうので新たな２番目
のゲート酸化物２２がまた成長させられる。この第２の
ゲート酸化物層２２は比較的厚さが薄く例えば３００Å
である。この第２のゲート酸化物層２２はゲート上をお
おうポリシリコン層内に作るＰチヤンネルトランジスタ
の為のゲート酸化物として使われる。それから第１のポ
リシリコン層より薄い第２のポリシリコン層がデポジツ
トされ、これに基板上トランジスタを作る。
本発明の好ましい実施例において、第２のポリシリコン
層の厚さは２０００Å未満で体積当りのドーパント濃度
が少くとも1017／cm3に達するようにドーピングが行わ
れている。実施例では、ポリシリコン層のうち１５００
Åの厚さまでは低温CVDによつてデポジツトされ、Ｐチ
ヤンネル装置の閾値電圧にあわせて調整する為1017〜10
18／cm3の範囲でＰ形にドーピングされている。（しか
しながら、ポリシリコンチヤンネル領域２４のドーピン
グレベルは1019／cm3程度の濃度を持ち、これは明らか
に望ましくない値であるが1017／cm3以下又は1016／cm3
まで下げることができることに注意して欲しい。）ドー
ピングレベルが低すぎると装置の閾値が高くなりすぎて
しまう。チヤンネルのドーピングレベルが高すぎると今
度は２０００Å以上の厚さのポリシリコン層を使うと装
置の開閉特性が悪くなる「ソフトターンオン」が問題と
なる。
次にアニーリング処理工程が行なわれることによつて上
記ゲート１４の側壁部に沿つて残るボロンを大量に含む
ボロンケイ化物ガラス残部１８内から第２のポリシリコ
ン層内へとボロンが拡散してゆきＰ＋ソース／ドレイン
延張領域２０が形成される。本発明の好ましい実施例で
は、非常に高濃度にドーピングされたボロンケイ化物ガ
ラスが上記側壁部付近に残す残部１８に使用され、約９
００℃のアニーリングを１５分間行う。ボロンを大量に
含むゲート壁部付近のボロンケイ化物残部１８は絶縁物
を介しゲートに隣接し形成されているのでアニーリング
によつて残部１８内のボロンを薄いポリシリコン層内に
拡散させると不純物を含まないゲート１４の頂面に相当
する部分以外の残部１８と隣接する部分のみボロンが拡
散されこれがソース／ドレイン拡散領域となる。故に残
るドーピングレベルの低い部分はポリシリコントランジ
スタのチヤンネルとなり自動的にゲート頂面と整合して
形成される。ここで注意してもらいたいのは、ボロンが
典型的にはわずかに基板に対し水平方向に拡散しチヤン
ネル領域２４内に入りこむがこのようなボロンの侵入は
非常にわずかにおさえることができる点である。即ちポ
リシリコン内にボロンが拡散する距離をやや短くし、ソ
ース／ドレイン延長領域２６を形成したい深さまでボロ
ンが注入するようにするアニーリングを行う条件を制御
するだけでよい。
更に、第３図では、ちようど先に形成したボロンケイ化
物ガラス層の厚さに相当する分だけエツチングが行われ
た条件で残るゲート側壁部の当該絶縁物残部１８が図示
されていることに注意してほしい。即ち残部１８の表面
は、ｎ＋ポリゲート１４の表面とまつたく一致している
ものが図示されている。しかし実際は、例えば絶縁物の
厚さを１００％とすると、１１０％又は１２０％といつ
た誤差でオーバーエツチングが行われてしまう方が多
い。この場合残部１８の表面は第１のポリ層であるゲー
ト１４の表面よりわずかに低くなつてしまう。このこと
によつてチヤンネル領域２４はｎ＋ポリゲート１４の側
壁と頂面との辺部をおおつて曲がつてのびることにな
る。これによつてチヤンネル２４の長さがわずかに長く
なると、絶縁物残部１８内のドーパントが基板に対し水
平方向に拡散しチヤンネル領域２４内に入りこむことに
よつておこる、チヤンネル長の短縮という問題を低減す
ることが可能で適度な長さのチヤンネル長を保持するこ
とができる。
次に薄いポリシリコン層をおおつて薄い例えば３００Å
の保護酸化物層２７が好ましくは形成される。これによ
つて第４図に示す構成が完成する。
この時ソース／ドレイン延長領域２６が既に形成されて
いるのでソース／ドレイン領域の残り部分をパターン形
成する為のアライメントトレランスを充分に確保でき
る。即ち、第５図に示す様にＰチヤンネル装置のソース
／ドレイン領域のパターン形成には大きめのマスクを使
うことができる。第１のポリ層であるｎ＋ゲート１４の
幅をａとしこのマスク層とポリゲート１４をパターン形
成する為に使用されたマスク層とのアライメントトレラ
ンスをｂとした場合このマスクは、少くともａ＋２ｂで
表わされる幅を持つ必要がある。第５図に示す通り、こ
の図で示されるボロン注入領域は、必ず先に作つたソー
ス／ドレイン拡張領域まで達するように形成し、故にソ
ース／ドレイン拡張領域２６によつてＰ形チヤンネル領
域２４に接続するＰ＋ソース／ドレイン領域３０を持つ
操作可能なＰチヤンネルトランジスタを薄いポリシリコ
ン層内に形成することができる。
ソース／ドレイン注入は、好ましくは、９０keVのエネ
ルギーで１×1015／cm3の濃度の二フツ化ボロンの打ち
こみを行う。
この注入されたボロンのドライブインが行われた後好ま
しくは水素添加アニーニングを行う。これによつてポリ
シリコントランジスタ内のＰ形チヤンネル領域２４の特
性を非常に向上させる。水素添加アニーリングは、例え
ば圧力１トル、温度が３００℃の水素中でプラズマ放電
をおこしこの中に装置全体を６０分間さらすことによつ
て行なわれる。これによつて水素イオンを拡散しＰチヤ
ンネル領域２４の粒界付近でトラツプのパツシベーシヨ
ン（不動能化）を行う。この水素添加パツシベーシヨン
によつてポリシリコンチヤンネル領域２４内の有効移動
度がかなり向上され故に装置の直列抵抗を下げることが
できる。また、このパツシベーシヨンにより装置の漏出
電流も低減することができる。
この水素添加イニーリング工程の後では、できれば長時
間にわたる高熱処理工程を行うのは避けることが望まし
い。即ち、この後で装置が高温下におかれると、ドレイ
ンの粒界でトラツプされている水素原子の再結合が起こ
り水素分子となつてドレインの外へ拡散してしまう。し
かしながら、あまり長くない期間、徐々に熱を上げてゆ
くようにして高温処理を徐々に行い、急激に熱を上げる
ようにしなければ問題とはならない。例えば１時間、温
度も４５０℃なら問題を起こさない。しかしながら、例
えばCO2レーザーなどによるレーザー照写による加熱工
程を用いるか及び／又は多重層酸化物層に低温で溶ける
材料、例えばボロン リンケイ化物ガラス又はリードド
ープガラスあるいはPlQやポリイミドのような有機材料
等を使つて多重層絶縁物層のリフロー処理を行うことが
望ましい。
本発明の好ましい実施例では、多重層絶縁物層は、OCD
によつて提供され、この層はスピンオンによつて形成さ
れた後で低温でのベーキングを行い有機溶剤がとり除か
れる。
電極をシンタリングする為に高温にさらす時間は短くす
ることが望ましい。本実施例では、１％のケイ素がドー
ピングされたアルミニウムで形成した電極のシンタリン
グを４００℃の水素雰囲気中で１０分間行う。
当然、多重層絶縁物層を形成する前に第２のポリシリコ
ン層のパターン形成を行うが、これをソース／ドレイン
注入を行う前にするか後にするかは問題とならない。好
ましくは、Ｐ形不純物が誤つて基板の不要な箇所に導入
されることがない様に、ソース／ドレイン注入工程は第
２のポリ層のパターン形成を行う前に行う方が望まし
い。
これ以降の処理工程は、上記で説明したように高温処理
を行う時間を制限するという厳格な要求ではないが望ま
しいとされる制約を守るという点を除き、全く同様であ
る。即ち、以後の工程では、当業者に周知の通りの電極
のパターン形成、金属層のデポジシヨン及びパターン形
成、保護用オーバーコート層のデポジシヨン及びパター
ン形成といつた工程を続ける。
＜発明の効果＞ 以上の様な構成のCMOS回路は、共通ゲートを用いる２つ
の装置をスタツク型で形成する為領域利用の効率が向上
する。装置の構成自体が基板上装置のチヤンネルとゲー
トの頂面とが合致するように構成されている為製造工程
が簡略でかつ不整合による誤動作から完全に開放され
る。
以上の様な利点に加え従来技術の基板上装置は、基板上
のポリシリコントランジスタは装置の直列抵抗が高く特
性が劣悪でチヤンネルとゲートの不整合は致命的な問題
であつたが本発明では、チヤンネルとゲートとは必ず整
合しかつ水素添加によるチヤンネル領域のパツシベーシ
ヨンを行うので特性が向上し、信頼しうる装置を提供す
ることができる。
当業者であれば本発明は、根本的に全く新規な構成を提
供するものでありこの構成は、あらゆる種類の集積回路
構成に使用可能である。
装置をおおい薄いポリシリコン層に関するこの他の情報
は、米国特許第５０５，１５６号に開示されておりこれ
もこの中で参考として用いている。
【図面の簡単な説明】
第１図〜第４図は本発明の製造工程の各段階を示す図で
ある。 第５図は、製造工程の最終段階を示し本発明に従うスタ
ツク形CMOS装置の完成図である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】基板に第１及び第２のソース／ドレイン領
    域を形成し、上記第１及び第２のソース／ドレイン領域
    は、それらの間に第１のチャンネル領域を画定する工程
    と、 上記第１のチャンネル領域の上方の上記基板上に第１の
    ゲート絶縁層を形成する工程と、 上記第１のゲート絶縁層上にゲートを形成し、上記ゲー
    トは基板に対しほぼ垂直な両側壁部を持つようにする工
    程と、 ドーパントを含む材料の層をデポジットし、上記材料の
    層に異方性エッチングを行って上記ゲートの上記両側壁
    部に隣接して上記ドーパントを含む材料を残し側壁部ド
    ーパント材料残部を作る工程と、 上記ゲート上に第２のゲート絶縁層を形成する工程と、 薄いポリシリコン層を全体にデポジットする工程と、 上記ゲートをおおうマスクを形成し、上記マスクは上記
    ゲートの幅より広い幅を持ち、また上記薄いポリシリコ
    ン層内にドーパントを注入して上記薄いポリシリコン層
    内に第３及び第４のソース／ドレイン領域を形成する工
    程と、 上記ドーパントを含む材料の層の中のドーパントの一部
    を上記ドーパントを含む材料から上記薄いポリシリコン
    層へ拡散させる工程とからなるスタック形ＣＭＯＳ装置
    の製造方法。
  2. 【請求項２】基板に第１及び第２のソース／ドレイン領
    域を形成し、上記第１及び第２のソース／ドレイン領域
    は、それらの間に第１のチャンネル領域を画定する工程
    と、 上記第１のチャンネル領域の上方の上記基板上に第１の
    ゲート絶縁層を形成する工程と、 上記第１のゲート絶縁層上にゲートを形成し、上記ゲー
    トは基板に対しほぼ垂直な両側壁部を持つようにする工
    程と、 ドーパントを含む材料の層をデポジットし、上記材料の
    層に異方性エッチングを行って上記ゲートの上記両側壁
    部に隣接して上記ドーパントを含む材料を残し側壁部ド
    ーパント材料残部を作る工程と、 上記ゲート上に第２のゲート絶縁層を形成する工程と、 薄いポリシリコン層を全体にデポジットする工程と、 上記ゲートをおおうマスクを形成し、上記マスクは上記
    ゲートの幅より広い幅を持ち、また上記薄いポリシリコ
    ン層内にドーパントを注入して上記薄いポリシリコン層
    内に第３及び第４のソース／ドレイン領域を形成する工
    程と、 上記ドーパントを含む材料の層の中のドーパントの一部
    を上記ドーパントを含む材料から上記薄いポリシリコン
    層へ拡散させる工程と、 上記薄いポリシリコン層の中にパッシベーションスピー
    シィの導入を行い、上記薄いポリシリコン層のキャリア
    の移動度を向上させる工程とからなるスタック形ＣＭＯ
    Ｓ装置の製造方法。
  3. 【請求項３】パッシベーション工程が水素プラズマにさ
    らす工程を含む特許請求の範囲第２項の方法。
JP59123548A 1983-06-17 1984-06-15 スタック形ｃｍｏｓ装置の製造方法 Expired - Lifetime JPH0624226B2 (ja)

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US505155 1983-06-17
US06/505,155 US4502202A (en) 1983-06-17 1983-06-17 Method for fabricating overlaid device in stacked CMOS

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JPS6016458A JPS6016458A (ja) 1985-01-28
JPH0624226B2 true JPH0624226B2 (ja) 1994-03-30

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