JP2602132B2 - 薄膜電界効果素子およびその製造方法 - Google Patents
薄膜電界効果素子およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、チャネル層に薄膜多
結晶シリコン層を用いた薄膜電界効果トランジスタの電
界緩和に関する構造およびその製造方法に関するもので
ある。
結晶シリコン層を用いた薄膜電界効果トランジスタの電
界緩和に関する構造およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】絶縁性基板の上に半導体薄膜を形成し、
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものに、いわゆる薄膜トランジ
スタ（ＴＦＴ）がある。
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものに、いわゆる薄膜トランジ
スタ（ＴＦＴ）がある。
【０００３】図７は、従来の薄膜トランジスタの断面構
造図である。従来の薄膜トランジスタは、絶縁性基板あ
るいは絶縁層１の表面上に、多結晶シリコン層からなる
ゲート電極５が形成されている。さらに、絶縁性基板１
およびゲート電極５の表面上には酸化膜などからなるゲ
ート絶縁層７が形成されている。さらに、ゲート絶縁層
７の表面上には多結晶シリコンあるいは単結晶シリコン
からなる半導体層８が形成されている。半導体層８には
１対のソース・ドレイン領域１４、１４が形成されてお
り、さらにこのソース・ドレイン領域１４、１４の間に
チャネル領域１２が形成されている。半導体層８の表面
は層間絶縁層１５に覆われている。そして、層間絶縁層
１５中に形成されたコンタクトホールを通して配線層１
６が各々のソース・ドレイン領域１４、１４に接続され
ている。このようなチャネル領域１２の下にゲート電極
５が形成された形式のものをボトムゲート型薄膜トラン
ジスタと称する。図１６（ａ）は、このボトムゲート薄
膜トランジスタの等価回路図である。
造図である。従来の薄膜トランジスタは、絶縁性基板あ
るいは絶縁層１の表面上に、多結晶シリコン層からなる
ゲート電極５が形成されている。さらに、絶縁性基板１
およびゲート電極５の表面上には酸化膜などからなるゲ
ート絶縁層７が形成されている。さらに、ゲート絶縁層
７の表面上には多結晶シリコンあるいは単結晶シリコン
からなる半導体層８が形成されている。半導体層８には
１対のソース・ドレイン領域１４、１４が形成されてお
り、さらにこのソース・ドレイン領域１４、１４の間に
チャネル領域１２が形成されている。半導体層８の表面
は層間絶縁層１５に覆われている。そして、層間絶縁層
１５中に形成されたコンタクトホールを通して配線層１
６が各々のソース・ドレイン領域１４、１４に接続され
ている。このようなチャネル領域１２の下にゲート電極
５が形成された形式のものをボトムゲート型薄膜トラン
ジスタと称する。図１６（ａ）は、このボトムゲート薄
膜トランジスタの等価回路図である。
【０００４】次に、図７に示される薄膜トランジスタの
製造工程について説明する。図８ないし図１３は薄膜ト
ランジスタの製造工程（第１工程ないし第６工程）を順
に示す断面構造図である。
製造工程について説明する。図８ないし図１３は薄膜ト
ランジスタの製造工程（第１工程ないし第６工程）を順
に示す断面構造図である。
【０００５】まず、図８に示すように、絶縁層基板１の
表面上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法を用いて多結晶シリコン層２を形成
する。多結晶シリコン層２の表面上にフォトリソグラフ
ィ法およびエッチング法を用いてレジストパターン４を
形成する。そして、レジストパターン４をマスクとして
多結晶シリコン層２をエッチングし、ゲート電極５を形
成する。
表面上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法を用いて多結晶シリコン層２を形成
する。多結晶シリコン層２の表面上にフォトリソグラフ
ィ法およびエッチング法を用いてレジストパターン４を
形成する。そして、レジストパターン４をマスクとして
多結晶シリコン層２をエッチングし、ゲート電極５を形
成する。
【０００６】次に、図９に示すように、ウエハ全面にゲ
ート絶縁膜７および多結晶シリコンあるいは単結晶シリ
コンからなる半導体層８を形成する。さらに、半導体層
８の表面上にフォトリソグラフィ法を用いて活性領域の
形状を規定するレジストパターン２４を形成する。そし
て、このレジストパターン２４をマスクとして半導体層
８をパターニングする。そして、レジストパターン２４
を除去した後、半導体層８に第１導電型の不純物をドー
ズ量０〜５×１０13／ｃｍ2 でイオン注入する。
ート絶縁膜７および多結晶シリコンあるいは単結晶シリ
コンからなる半導体層８を形成する。さらに、半導体層
８の表面上にフォトリソグラフィ法を用いて活性領域の
形状を規定するレジストパターン２４を形成する。そし
て、このレジストパターン２４をマスクとして半導体層
８をパターニングする。そして、レジストパターン２４
を除去した後、半導体層８に第１導電型の不純物をドー
ズ量０〜５×１０13／ｃｍ2 でイオン注入する。
【０００７】さらに、図１０に示すように、半導体層８
のチャネル領域となるべき領域の表面上にフォトリソグ
ラフィ法を用いてレジストパターン２５を形成する。そ
して、レジストパターン２５をマスクとして半導体層８
中に第２導電型の不純物イオン３３をドーズ量５×１０
14〜１×１０16／ｃｍ2 でイオン注入する。これにより
半導体層８中に１対のソース・ドレイン領域１４、１４
が形成される。
のチャネル領域となるべき領域の表面上にフォトリソグ
ラフィ法を用いてレジストパターン２５を形成する。そ
して、レジストパターン２５をマスクとして半導体層８
中に第２導電型の不純物イオン３３をドーズ量５×１０
14〜１×１０16／ｃｍ2 でイオン注入する。これにより
半導体層８中に１対のソース・ドレイン領域１４、１４
が形成される。
【０００８】さらに、図１１に示すように、全面に層間
絶縁膜１５を形成する。そして、層間絶縁層１５の表面
上にコンタクトホールを形成するためのレジストパター
ン２６を形成する。そして、レジストパターン２６をマ
スクとして層間絶縁層１５をエッチングし、ソース・ド
レイン領域１４、１４に達するコンタクトホールを形成
する。
絶縁膜１５を形成する。そして、層間絶縁層１５の表面
上にコンタクトホールを形成するためのレジストパター
ン２６を形成する。そして、レジストパターン２６をマ
スクとして層間絶縁層１５をエッチングし、ソース・ド
レイン領域１４、１４に達するコンタクトホールを形成
する。
【０００９】さらに、図１２に示すように、レジストパ
ターン２６を除去した後、コンタクトホールの内部およ
び層間絶縁層１５の表面上に配線層１６を形成し、所定
の配線パターンにパターニングする。以上の工程によ
り、図１２（図７に対応）に示す薄膜トランジスタが完
成する。
ターン２６を除去した後、コンタクトホールの内部およ
び層間絶縁層１５の表面上に配線層１６を形成し、所定
の配線パターンにパターニングする。以上の工程によ
り、図１２（図７に対応）に示す薄膜トランジスタが完
成する。
【００１０】しかしながら、上記のような方法で製造さ
れるボトムゲート型薄膜トランジスタは、図１０に示し
たように、ソース・ドレイン領域はレジスト２５をマス
クとしたイオン注入により形成されている。したがっ
て、レジストパターン形成用のマスクの位置合せ誤差に
よりゲート電極５とソース・ドレイン領域形成用のレジ
ストパターン２５とが位置ずれを起こす問題があった。
図１３はマスクの位置合せ誤差が生じた場合のレジスト
パターン２５とソース・ドレイン領域１４、１４の位置
関係を示す断面構造図である。図示されたような位置ず
れが生じると、一方のソース・ドレイン領域１４がゲー
ト電極５から離れたいわゆるオフセット構造が構成され
る。このようなオフセット構造の薄膜トランジスタが形
成されると、トランジスタ特性が設定値よりも劣化して
しまうという問題が生じた。特に、装置の微細化が進
み、チャネル長が１μｍ以下になるに伴って、このマス
クずれの問題が顕著になってきた。
れるボトムゲート型薄膜トランジスタは、図１０に示し
たように、ソース・ドレイン領域はレジスト２５をマス
クとしたイオン注入により形成されている。したがっ
て、レジストパターン形成用のマスクの位置合せ誤差に
よりゲート電極５とソース・ドレイン領域形成用のレジ
ストパターン２５とが位置ずれを起こす問題があった。
図１３はマスクの位置合せ誤差が生じた場合のレジスト
パターン２５とソース・ドレイン領域１４、１４の位置
関係を示す断面構造図である。図示されたような位置ず
れが生じると、一方のソース・ドレイン領域１４がゲー
ト電極５から離れたいわゆるオフセット構造が構成され
る。このようなオフセット構造の薄膜トランジスタが形
成されると、トランジスタ特性が設定値よりも劣化して
しまうという問題が生じた。特に、装置の微細化が進
み、チャネル長が１μｍ以下になるに伴って、このマス
クずれの問題が顕著になってきた。
【００１１】このマスクの位置合せずれを回避するため
に、セルフアライン技術でゲート電極とソース・ドレイ
ン領域の位置合せを行なう方法を用いて形成される薄膜
トランジスタが考案された。図１４は、セルフアライン
技術により形成されるソース・ドレイン領域を有するボ
トムゲート型薄膜トランジスタの断面構造図である。図
示された薄膜トランジスタは、たとえばＳｙｍｐｏｓｉ
ｕｍ ｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ ｐ８，１９
８４に示されている。また、図１６（ｂ）は図１４に示
す薄膜トランジスタの等価回路図である。図１４および
図１６（ｂ）に示すように、この薄膜トランジスタは、
絶縁性基板１の表面上に位置する半導体層８中に形成さ
れた１対のソース・ドレイン領域１４、１４と、さらに
ゲート電極５の上部に位置する半導体層８に形成された
ソース・ドレイン領域１４を備えている。チャネル領域
１２、１２はゲート電極２の側壁上に位置する半導体層
８に形成されている。このように、この薄膜トランジス
タはゲート側壁に形成された２つのトランジスタを直列
に接続した形となっている。
に、セルフアライン技術でゲート電極とソース・ドレイ
ン領域の位置合せを行なう方法を用いて形成される薄膜
トランジスタが考案された。図１４は、セルフアライン
技術により形成されるソース・ドレイン領域を有するボ
トムゲート型薄膜トランジスタの断面構造図である。図
示された薄膜トランジスタは、たとえばＳｙｍｐｏｓｉ
ｕｍ ｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙ ｐ８，１９
８４に示されている。また、図１６（ｂ）は図１４に示
す薄膜トランジスタの等価回路図である。図１４および
図１６（ｂ）に示すように、この薄膜トランジスタは、
絶縁性基板１の表面上に位置する半導体層８中に形成さ
れた１対のソース・ドレイン領域１４、１４と、さらに
ゲート電極５の上部に位置する半導体層８に形成された
ソース・ドレイン領域１４を備えている。チャネル領域
１２、１２はゲート電極２の側壁上に位置する半導体層
８に形成されている。このように、この薄膜トランジス
タはゲート側壁に形成された２つのトランジスタを直列
に接続した形となっている。
【００１２】次に、図１４に示す薄膜トランジスタの製
造方法について説明する。なお、従来の第１の例におけ
る図８および図９に示す製造工程は図１４に示す薄膜ト
ランジスタの製造工程にも同様に用いることができる。
したがって、ここでは図８および図９に示す工程の説明
を省略する。さらに、図９に示す工程に引続いて、図１
５に示すように、不純物イオン３４を半導体層８に対し
て垂直方向にイオン注入する。このイオン注入によっ
て、半導体層８には絶縁性基板１の表面上に延びる領域
と、ゲート電極５の上部にある領域とに不純物が注入さ
れ、ソース・ドレイン領域１４、１４、１４が形成され
ると同時に、ゲート電極５の側壁上の領域には不純物が
注入されず、チャネル領域１２、１２が形成される。
造方法について説明する。なお、従来の第１の例におけ
る図８および図９に示す製造工程は図１４に示す薄膜ト
ランジスタの製造工程にも同様に用いることができる。
したがって、ここでは図８および図９に示す工程の説明
を省略する。さらに、図９に示す工程に引続いて、図１
５に示すように、不純物イオン３４を半導体層８に対し
て垂直方向にイオン注入する。このイオン注入によっ
て、半導体層８には絶縁性基板１の表面上に延びる領域
と、ゲート電極５の上部にある領域とに不純物が注入さ
れ、ソース・ドレイン領域１４、１４、１４が形成され
ると同時に、ゲート電極５の側壁上の領域には不純物が
注入されず、チャネル領域１２、１２が形成される。
【００１３】この後、従来の第１の例と同様に層間絶縁
層１５および配線層１６が形成される。
層１５および配線層１６が形成される。
【００１４】
【発明が解決しようとする課題】しかしながら、図１４
に示す従来のボトムゲート型薄膜トランジスタは、ソー
ス・ドレイン領域１４とゲート電極５との重なり領域が
半導体層８内に高電界を引き起し、リーク電流のレベル
を増加させる問題が生じた。また、チャネル領域１２、
１２がゲート電極５の側壁に沿って形成されるため、チ
ャネル長が短くなり、ソース・ドレイン領域１４、１４
間の耐圧が低下するなどの問題が生じた。
に示す従来のボトムゲート型薄膜トランジスタは、ソー
ス・ドレイン領域１４とゲート電極５との重なり領域が
半導体層８内に高電界を引き起し、リーク電流のレベル
を増加させる問題が生じた。また、チャネル領域１２、
１２がゲート電極５の側壁に沿って形成されるため、チ
ャネル長が短くなり、ソース・ドレイン領域１４、１４
間の耐圧が低下するなどの問題が生じた。
【００１５】したがって、この発明は上記のような問題
点を解消するためになされたもので、ソース・ドレイン
領域がセルフアライン技術で構成されるボトムゲート型
薄膜トランジスタにおいて、ドレイン近傍で発生する高
電界を緩和する構造を備えた薄膜トランジスタおよびそ
の製造方法を得ることを目的とする。
点を解消するためになされたもので、ソース・ドレイン
領域がセルフアライン技術で構成されるボトムゲート型
薄膜トランジスタにおいて、ドレイン近傍で発生する高
電界を緩和する構造を備えた薄膜トランジスタおよびそ
の製造方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】請求項１に従った薄膜電
界効果素子は、ゲート電極層と、第１の絶縁層と、第２
の絶縁層と、半導体層と、チャネル領域と、低濃度不純
物領域と、高濃度不純物領域と、側壁絶縁層とを備え
る。ゲート電極層は、絶縁性基層の表面上に形成されて
いる。第１の絶縁層は、ゲート電極層の上部表面上に形
成されている。第２の絶縁層は、ゲート電極層の表面上
と第１の絶縁層の表面上とに形成されている。半導体層
は、第２の絶縁層の表面上に形成されている。チャネル
領域は、ゲート電極層の側面上に位置する半導体層中に
形成されている。低濃度不純物領域は、チャネル領域に
隣接して半導体層中に形成されている。高濃度不純物領
域は、低濃度不純物領域に隣接して半導体層中に形成さ
れている。側壁絶縁層は、半導体層の段差側面に隣接し
て形成されている。低濃度不純物領域は、側壁絶縁層の
下部に位置する。
界効果素子は、ゲート電極層と、第１の絶縁層と、第２
の絶縁層と、半導体層と、チャネル領域と、低濃度不純
物領域と、高濃度不純物領域と、側壁絶縁層とを備え
る。ゲート電極層は、絶縁性基層の表面上に形成されて
いる。第１の絶縁層は、ゲート電極層の上部表面上に形
成されている。第２の絶縁層は、ゲート電極層の表面上
と第１の絶縁層の表面上とに形成されている。半導体層
は、第２の絶縁層の表面上に形成されている。チャネル
領域は、ゲート電極層の側面上に位置する半導体層中に
形成されている。低濃度不純物領域は、チャネル領域に
隣接して半導体層中に形成されている。高濃度不純物領
域は、低濃度不純物領域に隣接して半導体層中に形成さ
れている。側壁絶縁層は、半導体層の段差側面に隣接し
て形成されている。低濃度不純物領域は、側壁絶縁層の
下部に位置する。
【００１７】請求項２に従った薄膜電界効果素子の製造
方法は、以下の工程を備えている。まず、絶縁性基層の
表面上に導電層と絶縁層を形成し、パターニングするこ
とによってゲート電極層とそのゲート電極層の上部表面
上に第１の絶縁層とを形成する。次に、ゲート電極層の
表面上と第１の絶縁層の表面上とに第２の絶縁層を形成
する。そして、第２の絶縁層の表面上に半導体層を形成
する。さらに、半導体層の段差側面に隣接して側壁絶縁
層を形成する。その後、側壁絶縁層をマスクとして半導
体層中に不純物イオンを基層の表面に対して斜め方向に
イオン注入することによって、側壁絶縁層の下部に位置
する半導体層中に延びる低濃度不純物領域を形成する。
また、側壁絶縁層をマスクとして不純物イオンを基層の
表面にほぼ垂直にイオン注入することによって、半導体
層中に低濃度不純物領域に隣接する高濃度不純物領域を
形成する。
方法は、以下の工程を備えている。まず、絶縁性基層の
表面上に導電層と絶縁層を形成し、パターニングするこ
とによってゲート電極層とそのゲート電極層の上部表面
上に第１の絶縁層とを形成する。次に、ゲート電極層の
表面上と第１の絶縁層の表面上とに第２の絶縁層を形成
する。そして、第２の絶縁層の表面上に半導体層を形成
する。さらに、半導体層の段差側面に隣接して側壁絶縁
層を形成する。その後、側壁絶縁層をマスクとして半導
体層中に不純物イオンを基層の表面に対して斜め方向に
イオン注入することによって、側壁絶縁層の下部に位置
する半導体層中に延びる低濃度不純物領域を形成する。
また、側壁絶縁層をマスクとして不純物イオンを基層の
表面にほぼ垂直にイオン注入することによって、半導体
層中に低濃度不純物領域に隣接する高濃度不純物領域を
形成する。
【００１８】
【作用】請求項１に係る薄膜電界効果素子は、チャネル
領域の両端に低濃度不純物領域を形成することにより、
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のソース・ドレイン領域を構成したので、特
にドレイン領域近傍での電界集中を緩和し、リーク電流
の発生を低減している。
領域の両端に低濃度不純物領域を形成することにより、
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のソース・ドレイン領域を構成したので、特
にドレイン領域近傍での電界集中を緩和し、リーク電流
の発生を低減している。
【００１９】また、請求項２に係る薄膜電界効果素子の
製造方法は、ゲート電極の側壁上の半導体層側面に側壁
絶縁層を形成し、この側壁絶縁層をマスクとして斜めイ
オン注入法および垂直イオン注入法を用いて低濃度領域
と高濃度領域からなるＬＤＤ構造のソース・ドレイン領
域が自己整合的手法（セルフアライン手法）により形成
される。
製造方法は、ゲート電極の側壁上の半導体層側面に側壁
絶縁層を形成し、この側壁絶縁層をマスクとして斜めイ
オン注入法および垂直イオン注入法を用いて低濃度領域
と高濃度領域からなるＬＤＤ構造のソース・ドレイン領
域が自己整合的手法（セルフアライン手法）により形成
される。
【００２０】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００２１】図１は、この発明によるボトムゲート構造
の薄膜トランジスタの断面構造図である。図１に示すよ
うに、絶縁性基板または層間絶縁膜１（以下絶縁性基板
１と称す）の表面上には多結晶シリコンからなるゲート
電極５が形成されている。ゲート電極５の上面には同じ
形状を有する上部絶縁層６が形成されている。シリコン
酸化膜などからなるゲート絶縁膜７はゲート電極５の側
壁および上部絶縁層６の表面ならびに絶縁性基板１の表
面上に形成されている。さらに、ゲート絶縁膜７の表面
上には多結晶シリコンあるいは単結晶シリコンからなる
半導体層８が形成されている。半導体層８の中には３つ
のソース・ドレイン領域１１、１４、１４が形成されて
いる。各々のソース・ドレイン領域は、低濃度の不純物
領域１１ｂ、１４ｂと高濃度の不純物領域１１ａ、１４
ａからなるいわゆるＬＤＤ構造で構成されている。１つ
のソース・ドレイン領域１１はゲート電極５の上部に位
置する半導体層８の領域に形成され、２つのソース・ド
レイン領域１４、１４は絶縁性基板１の表面上に位置す
る半導体層８の領域に形成されている。そして、ソース
・ドレイン領域１１と他のソース・ドレイン領域１４と
の間にある半導体層８の領域にチャネル領域１２、１２
が形成されている。半導体層８の段差側壁には側壁絶縁
層９、９が形成されている。また、半導体層８などの上
面は厚い層間絶縁層１５に覆われている。そして、配線
層１６が層間絶縁層１５中に形成されたコンタクトホー
ルを通してソース・ドレイン領域１４、１４に接続され
ている。
の薄膜トランジスタの断面構造図である。図１に示すよ
うに、絶縁性基板または層間絶縁膜１（以下絶縁性基板
１と称す）の表面上には多結晶シリコンからなるゲート
電極５が形成されている。ゲート電極５の上面には同じ
形状を有する上部絶縁層６が形成されている。シリコン
酸化膜などからなるゲート絶縁膜７はゲート電極５の側
壁および上部絶縁層６の表面ならびに絶縁性基板１の表
面上に形成されている。さらに、ゲート絶縁膜７の表面
上には多結晶シリコンあるいは単結晶シリコンからなる
半導体層８が形成されている。半導体層８の中には３つ
のソース・ドレイン領域１１、１４、１４が形成されて
いる。各々のソース・ドレイン領域は、低濃度の不純物
領域１１ｂ、１４ｂと高濃度の不純物領域１１ａ、１４
ａからなるいわゆるＬＤＤ構造で構成されている。１つ
のソース・ドレイン領域１１はゲート電極５の上部に位
置する半導体層８の領域に形成され、２つのソース・ド
レイン領域１４、１４は絶縁性基板１の表面上に位置す
る半導体層８の領域に形成されている。そして、ソース
・ドレイン領域１１と他のソース・ドレイン領域１４と
の間にある半導体層８の領域にチャネル領域１２、１２
が形成されている。半導体層８の段差側壁には側壁絶縁
層９、９が形成されている。また、半導体層８などの上
面は厚い層間絶縁層１５に覆われている。そして、配線
層１６が層間絶縁層１５中に形成されたコンタクトホー
ルを通してソース・ドレイン領域１４、１４に接続され
ている。
【００２２】この薄膜トランジスタは、ゲート電極５の
上面に上部絶縁膜６を形成したことにより、ゲート電極
５の特に上面角部とソース・ドレイン領域１１との間に
介在する絶縁層の厚さが増大している。これによって、
ゲート電極５の角部に生じる電界集中が緩和され、ゲー
ト絶縁耐圧が増大する。また、ソース・ドレイン領域１
１、１４をＬＤＤ構造で構成したことにより、特にドレ
イン近傍で生じる電界集中を緩和し、リーク電流の発生
を低減する。
上面に上部絶縁膜６を形成したことにより、ゲート電極
５の特に上面角部とソース・ドレイン領域１１との間に
介在する絶縁層の厚さが増大している。これによって、
ゲート電極５の角部に生じる電界集中が緩和され、ゲー
ト絶縁耐圧が増大する。また、ソース・ドレイン領域１
１、１４をＬＤＤ構造で構成したことにより、特にドレ
イン近傍で生じる電界集中を緩和し、リーク電流の発生
を低減する。
【００２３】次に、製造プロセスについて説明する。図
２ないし図６は、図１に示す薄膜トランジスタの製造工
程（第１工程ないし第５工程）を順に示す製造工程断面
図である。
２ないし図６は、図１に示す薄膜トランジスタの製造工
程（第１工程ないし第５工程）を順に示す製造工程断面
図である。
【００２４】まず、図２に示すように、絶縁性基板１の
表面上にＣＶＤ法を用いて多結晶シリコン層を膜厚５０
０ｎｍ形成し、さらにその表面上に絶縁膜３を膜厚２０
０ｎｍ形成する。そして、フォトリソグラフィ法を用い
て絶縁層３の表面上にレジストパターン４を形成する。
そして、このレジストパターン４をマスクとして絶縁層
３および多結晶シリコン層２をパターニングする。これ
によりゲート電極５および上部絶縁膜６が形成される。
表面上にＣＶＤ法を用いて多結晶シリコン層を膜厚５０
０ｎｍ形成し、さらにその表面上に絶縁膜３を膜厚２０
０ｎｍ形成する。そして、フォトリソグラフィ法を用い
て絶縁層３の表面上にレジストパターン４を形成する。
そして、このレジストパターン４をマスクとして絶縁層
３および多結晶シリコン層２をパターニングする。これ
によりゲート電極５および上部絶縁膜６が形成される。
【００２５】次に、図３に示すように、たとえばシリコ
ン酸化膜などからなるゲート絶縁膜７を全面に形成す
る。さらに、ゲート絶縁膜７の表面上にたとえばＣＶＤ
法を用いて多結晶シリコン層８を膜厚１００ｎｍ以下に
形成する。そして、斜め回転イオン注入法を用いてたと
えばボロンイオン３１をドーズ量１×１０12／ｃｍ2 程
度多結晶シリコン層８中に注入する。これによりチャネ
ル領域のしきい値が所定の値に設定される。
ン酸化膜などからなるゲート絶縁膜７を全面に形成す
る。さらに、ゲート絶縁膜７の表面上にたとえばＣＶＤ
法を用いて多結晶シリコン層８を膜厚１００ｎｍ以下に
形成する。そして、斜め回転イオン注入法を用いてたと
えばボロンイオン３１をドーズ量１×１０12／ｃｍ2 程
度多結晶シリコン層８中に注入する。これによりチャネ
ル領域のしきい値が所定の値に設定される。
【００２６】さらに、図４に示すように、全面にたとえ
ばＣＶＤ法を用いてシリコン酸化膜を膜厚２００ｎｍ程
度堆積する。そして、このシリコン酸化膜を異方性エッ
チングすることによって多結晶シリコン層８の段差側面
に側壁絶縁層９、９を形成する。そして、再び斜め回転
イオン注入法を用いてリンイオン３２をドーズ量１×１
０13／ｃｍ2 で多結晶シリコン層８中にイオン注入す
る。このイオン注入工程により多結晶シリコン層８中に
低濃度の不純物領域１１ｂ、１４ｂが形成される。絶縁
性基板１表面上の多結晶シリコン層８中に形成された低
濃度不純物領域１４ｂはリンイオン３２が多結晶シリコ
ン層８表面に対して斜め方向に注入されたため、側壁絶
縁層９の下部に侵入して形成されている。
ばＣＶＤ法を用いてシリコン酸化膜を膜厚２００ｎｍ程
度堆積する。そして、このシリコン酸化膜を異方性エッ
チングすることによって多結晶シリコン層８の段差側面
に側壁絶縁層９、９を形成する。そして、再び斜め回転
イオン注入法を用いてリンイオン３２をドーズ量１×１
０13／ｃｍ2 で多結晶シリコン層８中にイオン注入す
る。このイオン注入工程により多結晶シリコン層８中に
低濃度の不純物領域１１ｂ、１４ｂが形成される。絶縁
性基板１表面上の多結晶シリコン層８中に形成された低
濃度不純物領域１４ｂはリンイオン３２が多結晶シリコ
ン層８表面に対して斜め方向に注入されたため、側壁絶
縁層９の下部に侵入して形成されている。
【００２７】さらに、図５に示すように、今度はヒ素イ
オンあるいはリンイオン３３を多結晶シリコン層８の表
面に対してほぼ垂直にドーズ量１×１０15／ｃｍ2 （ヒ
素の場合）でイオン注入し、高濃度不純物領域１１ａ、
１４ａを形成する。以上の工程によって低濃度の不純物
領域１１ｂ、１４ｂと高濃度の不純物領域１１ａ、１４
ａからなるＬＤＤ構造のソース・ドレイン領域１１、１
４が形成される。
オンあるいはリンイオン３３を多結晶シリコン層８の表
面に対してほぼ垂直にドーズ量１×１０15／ｃｍ2 （ヒ
素の場合）でイオン注入し、高濃度不純物領域１１ａ、
１４ａを形成する。以上の工程によって低濃度の不純物
領域１１ｂ、１４ｂと高濃度の不純物領域１１ａ、１４
ａからなるＬＤＤ構造のソース・ドレイン領域１１、１
４が形成される。
【００２８】その後、図６に示すように、全面に層間絶
縁膜１５を形成し、所定の位置にコンタクトホールを開
口する。そして、コンタクトホールの内部および層間絶
縁層１５の表面上に導電層を形成し、所定の形状にパタ
ーニングする。これによって配線層１６、１６が形成さ
れる。そして、以上の工程によって薄膜トランジスタが
完成する。
縁膜１５を形成し、所定の位置にコンタクトホールを開
口する。そして、コンタクトホールの内部および層間絶
縁層１５の表面上に導電層を形成し、所定の形状にパタ
ーニングする。これによって配線層１６、１６が形成さ
れる。そして、以上の工程によって薄膜トランジスタが
完成する。
【００２９】なお、上記実施例においてはｎチャネルＭ
ＯＳ型薄膜トランジスタについて説明したが、ｐチャネ
ルＭＯＳ型の薄膜トランジスタについても同様にこの発
明の構造を適用することができる。
ＯＳ型薄膜トランジスタについて説明したが、ｐチャネ
ルＭＯＳ型の薄膜トランジスタについても同様にこの発
明の構造を適用することができる。
【００３０】
【発明の効果】以上のように、請求項１に係る発明によ
れば、ソース・ドレイン領域をＬＤＤ構造で構成したこ
とにより、特にドレイン近傍での電界集中を緩和し、リ
ーク電流の発生を抑制することができる。
れば、ソース・ドレイン領域をＬＤＤ構造で構成したこ
とにより、特にドレイン近傍での電界集中を緩和し、リ
ーク電流の発生を抑制することができる。
【００３１】また、請求項２に係る発明においては、半
導体層の段差側面に側壁絶縁層を形成し、これをマスク
として斜め回転イオン注入と垂直イオン注入とを用いて
自己整合的にＬＤＤ構造のソース・ドレイン領域を形成
するように構成したので、マスクプロセスを省略するこ
とにより簡単な製造工程でＬＤＤ構造の薄膜トランジス
タを製造することができる。
導体層の段差側面に側壁絶縁層を形成し、これをマスク
として斜め回転イオン注入と垂直イオン注入とを用いて
自己整合的にＬＤＤ構造のソース・ドレイン領域を形成
するように構成したので、マスクプロセスを省略するこ
とにより簡単な製造工程でＬＤＤ構造の薄膜トランジス
タを製造することができる。
【図１】この発明の実施例による薄膜トランジスタの断
面構造図である。
面構造図である。
【図２】図１に示す薄膜トランジスタの製造工程の第１
工程を示す断面構造図である。
工程を示す断面構造図である。
【図３】図１に示す薄膜トランジスタの製造工程の第２
工程を示す断面構造図である。
工程を示す断面構造図である。
【図４】図１に示す薄膜トランジスタの製造工程の第３
工程を示す断面構造図である。
工程を示す断面構造図である。
【図５】図１に示す薄膜トランジスタの製造工程の第４
工程を示す断面構造図である。
工程を示す断面構造図である。
【図６】図１に示す薄膜トランジスタの製造工程の第５
工程を示す断面構造図である。
工程を示す断面構造図である。
【図７】従来の第１の例による薄膜トランジスタの断面
構造図である。
構造図である。
【図８】図７に示す薄膜トランジスタの製造工程の第１
工程を示す断面構造図である。
工程を示す断面構造図である。
【図９】図７に示す薄膜トランジスタの製造工程の第２
工程を示す断面構造図である。
工程を示す断面構造図である。
【図１０】図７に示す薄膜トランジスタの製造工程の第
３工程を示す断面構造図である。
３工程を示す断面構造図である。
【図１１】図７に示す薄膜トランジスタの製造工程の第
４工程を示す断面構造図である。
４工程を示す断面構造図である。
【図１２】図７に示す薄膜トランジスタの製造工程の第
５工程を示す断面構造図である。
５工程を示す断面構造図である。
【図１３】図１０に示す製造工程においてマスクの位置
合せずれが生じた場合の状態を示す製造工程断面図であ
る。
合せずれが生じた場合の状態を示す製造工程断面図であ
る。
【図１４】従来の第２の例による薄膜トランジスタの断
面構造図である。
面構造図である。
【図１５】図１４に示す薄膜トランジスタの主要な製造
工程を示す断面構造図である。
工程を示す断面構造図である。
【図１６】薄膜トランジスタの等価回路図であり、
（ａ）は図７に示す薄膜トランジスタの等価回路図であ
り、（ｂ）は図１４に示す薄膜トランジスタの等価回路
図である。
（ａ）は図７に示す薄膜トランジスタの等価回路図であ
り、（ｂ）は図１４に示す薄膜トランジスタの等価回路
図である。
１ 絶縁性基板（または絶縁層） ５ ゲート電極 ６ 上部絶縁層 ７ ゲート絶縁膜 ８ 半導体層 ９ 側壁絶縁層 １１ ソース・ドレイン領域（１１ａは高濃度不純物領
域、１１ｂは低濃度不純物領域） １２ チャネル領域 １４ ソース・ドレイン領域（１４ａは高濃度不純物領
域、１４ｂは低濃度不純物領域）
域、１１ｂは低濃度不純物領域） １２ チャネル領域 １４ ソース・ドレイン領域（１４ａは高濃度不純物領
域、１４ｂは低濃度不純物領域）
Claims (2)
- 【請求項１】 絶縁性基層の表面上に形成されたゲート
電極層と、 前記ゲート電極層の上部表面上に形成された第１の絶縁
層と、 前記ゲート電極層の表面上と前記第１の絶縁層の表面上
とに形成された第２の絶縁層と、 前記第２の絶縁層の表面上に形成された半導体層と、 前記ゲート電極層の側面上に位置する前記半導体層中に
形成されたチャネル領域と、 前記チャネル領域に隣接して前記半導体層中に形成され
た低濃度不純物領域と、 前記低濃度不純物領域に隣接して前記半導体層中に形成
された高濃度不純物領域と、 前記半導体層の段差側面に隣接して形成された側壁絶縁
層とを備え、 前記低濃度不純物領域は、前記側壁絶縁層の下部に位置
する、薄膜電界効果素子。 - 【請求項２】 絶縁性基層の表面上に導電層と絶縁層と
を形成し、パターニングすることによってゲート電極層
とそのゲート電極層の上部表面上に第１の絶縁層とを形
成する工程と、 前記ゲート電極層の表面上と前記第１の絶縁層の表面上
とに第２の絶縁層を形成する工程と、 前記第２の絶縁層の表面上に半導体層を形成する工程
と、 前記半導体層の段差側面に隣接して側壁絶縁層を形成す
る工程と、 前記側壁絶縁層をマスクとして前記半導体層中に不純物
イオンを前記基層の表面に対して斜め方向にイオン注入
することによって、前記側壁絶縁層の下部に位置する前
記半導体層中に延びる低濃度不純物領域を形成する工程
と、 前記側壁絶縁層をマスクとして不純物イオンを前記基層
の表面にほぼ垂直にイオン注入することによって、前記
半導体層中に前記低濃度不純物領域に隣接する高濃度不
純物領域を形成する工程とを備えた、薄膜電界効果素子
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199717A JP2602132B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜電界効果素子およびその製造方法 |
| KR1019920011109A KR950011783B1 (ko) | 1991-08-09 | 1992-06-25 | 박막 전계효과 소자 및 그의 제조방법 |
| US07/911,582 US5283455A (en) | 1991-08-09 | 1992-07-10 | Thin film field effect element having an LDD structure |
| DE4224793A DE4224793C2 (de) | 1991-08-09 | 1992-07-27 | Dünnfilmfeldeffektelement und Herstellungsverfahren dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199717A JP2602132B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜電界効果素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547788A JPH0547788A (ja) | 1993-02-26 |
| JP2602132B2 true JP2602132B2 (ja) | 1997-04-23 |
Family
ID=16412444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199717A Expired - Lifetime JP2602132B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜電界効果素子およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5283455A (ja) |
| JP (1) | JP2602132B2 (ja) |
| KR (1) | KR950011783B1 (ja) |
| DE (1) | DE4224793C2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5770892A (en) * | 1989-01-18 | 1998-06-23 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| EP0589478B1 (en) * | 1992-09-25 | 1999-11-17 | Sony Corporation | Liquid crystal display device |
| GB2285334A (en) * | 1993-12-30 | 1995-07-05 | At & T Corp | Thin film transistor having increased effective channel width |
| KR0166797B1 (ko) * | 1994-05-12 | 1999-01-15 | 구본준 | 박막트랜지스터의 구조 및 제조방법 |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| KR0132490B1 (ko) * | 1994-07-21 | 1998-04-16 | 문정환 | 박막트랜지스터 제조방법 |
| US5716879A (en) * | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
| US5700727A (en) * | 1995-07-24 | 1997-12-23 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US5640023A (en) * | 1995-08-31 | 1997-06-17 | Sgs-Thomson Microelectronics, Inc. | Spacer-type thin-film polysilicon transistor for low-power memory devices |
| US5658806A (en) * | 1995-10-26 | 1997-08-19 | National Science Council | Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration |
| JPH09153624A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 半導体装置 |
| US6214727B1 (en) | 1997-02-11 | 2001-04-10 | Micron Technology, Inc. | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry |
| US5918122A (en) * | 1997-02-11 | 1999-06-29 | Micron Technology, Inc. | Methods of forming integrated circuitry, DRAM cells and capacitors |
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