JPH04322469A - 薄膜電界効果素子およびその製造方法 - Google Patents
薄膜電界効果素子およびその製造方法Info
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- JPH04322469A JPH04322469A JP3091819A JP9181991A JPH04322469A JP H04322469 A JPH04322469 A JP H04322469A JP 3091819 A JP3091819 A JP 3091819A JP 9181991 A JP9181991 A JP 9181991A JP H04322469 A JPH04322469 A JP H04322469A
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- 239000010409 thin film Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000005669 field effect Effects 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 239000004020 conductor Substances 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract description 20
- 230000005684 electric field Effects 0.000 abstract description 10
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 124
- 238000010586 diagram Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、チャネル層に薄膜多
結晶シリコン層を用いた薄膜トランジスタのゲート耐圧
を向上し得るトランジスタ構造およびその製造方法に関
するものである。
結晶シリコン層を用いた薄膜トランジスタのゲート耐圧
を向上し得るトランジスタ構造およびその製造方法に関
するものである。
【０００２】
【従来の技術】絶縁性基板の上に半導体薄膜を形成し、
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものにいわゆる薄膜トランジス
タ（ＴＦＴ）がある。
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものにいわゆる薄膜トランジス
タ（ＴＦＴ）がある。
【０００３】図１６は、従来の薄膜トランジスタの断面
構造図であり、この薄膜トランジスタは、たとえば「Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ 」，１９８８に開示されている
。図１６を参照して、従来の薄膜トランジスタは、絶縁
性基板あるいは絶縁層４０の表面上に、多結晶シリコン
層からなるゲート電極４１が形成されている。さらに、
絶縁性基板４０およびゲート電極４１の表面上には膜厚
２５０オングストローム程度の酸化膜などからなるゲー
ト絶縁層４２が形成されている。さらに、ゲート絶縁層
４２の表面上には膜厚２００オングストローム程度の多
結晶シリコン層４３が形成されている。多結晶シリコン
層４３には１対のソース・ドレイン領域４５、４５が形
成されており、さらに、このソース・ドレイン領域４５
、４５の間にチャネル領域４４が形成されている。
構造図であり、この薄膜トランジスタは、たとえば「Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅ Ｍｅｅｔｉｎｇ 」，１９８８に開示されている
。図１６を参照して、従来の薄膜トランジスタは、絶縁
性基板あるいは絶縁層４０の表面上に、多結晶シリコン
層からなるゲート電極４１が形成されている。さらに、
絶縁性基板４０およびゲート電極４１の表面上には膜厚
２５０オングストローム程度の酸化膜などからなるゲー
ト絶縁層４２が形成されている。さらに、ゲート絶縁層
４２の表面上には膜厚２００オングストローム程度の多
結晶シリコン層４３が形成されている。多結晶シリコン
層４３には１対のソース・ドレイン領域４５、４５が形
成されており、さらに、このソース・ドレイン領域４５
、４５の間にチャネル領域４４が形成されている。
【０００４】次に、薄膜トランジスタの製造工程につい
て説明する。図１７ないし図２０は、図１６に示す薄膜
トランジスタの製造工程を順に示す断面構造図である。
て説明する。図１７ないし図２０は、図１６に示す薄膜
トランジスタの製造工程を順に示す断面構造図である。
【０００５】まず、図１７に示すように、絶縁性基板４
０の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィー法およびエッチング法を用いて所定の形状
にパターニングする。この工程によりゲート電極４１が
形成される。
０の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィー法およびエッチング法を用いて所定の形状
にパターニングする。この工程によりゲート電極４１が
形成される。
【０００６】次に、図１８に示すように、全面に減圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いて、たとえば酸化膜を４０ｎｍ程度堆
積する。この酸化膜がゲート絶縁膜４２を構成する。
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法を用いて、たとえば酸化膜を４０ｎｍ程度堆
積する。この酸化膜がゲート絶縁膜４２を構成する。
【０００７】さらに、図１９に示すように、ゲート絶縁
膜４２の表面上に減圧ＣＶＤ法を用いて多結晶シリコン
層４３を膜厚３０ｎｍ程度堆積する。
膜４２の表面上に減圧ＣＶＤ法を用いて多結晶シリコン
層４３を膜厚３０ｎｍ程度堆積する。
【０００８】さらに、図２０に示すように、多結晶シリ
コン層４３のチャネルとなるべき領域の上にレジストマ
スク５０を形成する。そして、レジストマスク５０をマ
スクとして多結晶シリコン層４３中に不純物イオン５１
をイオン注入し、１対のソース・ドレイン領域４５、４
５を形成する。その後、熱処理を施して注入したイオン
を活性化する。
コン層４３のチャネルとなるべき領域の上にレジストマ
スク５０を形成する。そして、レジストマスク５０をマ
スクとして多結晶シリコン層４３中に不純物イオン５１
をイオン注入し、１対のソース・ドレイン領域４５、４
５を形成する。その後、熱処理を施して注入したイオン
を活性化する。
【０００９】以上の工程により図１６に示す薄膜トラン
ジスタが形成される。
ジスタが形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタは高濃度を有する単層のソース・ドレ
イン領域４５、４５で構成されているため、ソース・ド
レイン領域４５、４５とチャネル領域４４との境界は急
峻な不純物濃度分布が形成されている。このために、ソ
ース・ドレイン領域４５、４５間に所定の電圧が印加さ
れた場合に、ドレイン領域の近傍で電界集中が生じる。 また、多結晶シリコン層４３は結晶のグレインバウンダ
リーなどに多くの欠陥準位を含んでいる。したがって、
ドレイン近傍に電界集中が生じると、この欠陥準位を介
したキャリアのフィールドエミッションが加速され、そ
の結果ドレイン電圧に依存するドレインリーク電流が大
きくなるという問題が生じた。
薄膜トランジスタは高濃度を有する単層のソース・ドレ
イン領域４５、４５で構成されているため、ソース・ド
レイン領域４５、４５とチャネル領域４４との境界は急
峻な不純物濃度分布が形成されている。このために、ソ
ース・ドレイン領域４５、４５間に所定の電圧が印加さ
れた場合に、ドレイン領域の近傍で電界集中が生じる。 また、多結晶シリコン層４３は結晶のグレインバウンダ
リーなどに多くの欠陥準位を含んでいる。したがって、
ドレイン近傍に電界集中が生じると、この欠陥準位を介
したキャリアのフィールドエミッションが加速され、そ
の結果ドレイン電圧に依存するドレインリーク電流が大
きくなるという問題が生じた。
【００１１】したがって、この発明は上記のような問題
点を解消するためになされたもので、電界集中によるド
レインリーク電流を低減することが可能な薄膜電界効果
素子およびその製造方法を提供することを目的とする。
点を解消するためになされたもので、電界集中によるド
レインリーク電流を低減することが可能な薄膜電界効果
素子およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明による薄膜電界
効果素子は、絶縁性を有する基層上に形成されたゲート
電極を備える。さらに、ゲート電極の上部表面および側
部表面を覆う絶縁層と、絶縁層の表面上に形成された多
結晶シリコン層とを備える。多結晶シリコン層中にはチ
ャネル領域と、チャネル領域に隣接する低濃度不純物領
域と、さらに低濃度不純物領域に隣接する高濃度不純物
領域とからなる１対のソース・ドレイン領域とが形成さ
れている。
効果素子は、絶縁性を有する基層上に形成されたゲート
電極を備える。さらに、ゲート電極の上部表面および側
部表面を覆う絶縁層と、絶縁層の表面上に形成された多
結晶シリコン層とを備える。多結晶シリコン層中にはチ
ャネル領域と、チャネル領域に隣接する低濃度不純物領
域と、さらに低濃度不純物領域に隣接する高濃度不純物
領域とからなる１対のソース・ドレイン領域とが形成さ
れている。
【００１３】この発明による薄膜電界効果素子の製造方
法は、以下の工程を備えている。まず、基層上に、その
上部表面および側部表面が絶縁層に覆われたゲート電極
を形成する。次に、相対的に低濃度の不純物を含む第１
導電層を基層上の全面に形成した後、異方性エッチング
を施すことによってゲート電極に形成された絶縁層の側
壁に第１側壁導体層を形成する。さらに、相対的に高濃
度の不純物を含む第２導体層を基層上の全面に形成した
後、異方性エッチングを施すことによって第１側壁導体
層の側壁に第２側壁導体層を形成する。その後、第１側
壁導体層、絶縁層および基層に対して大きな選択比を有
するエッチング法を用いて第２側壁導体層をエッチング
し、第１側壁導体層の表面を露出させる。そして、第１
、第２側壁導体層および絶縁層の表面上に多結晶シリコ
ン層を形成する。さらに、熱処理を施して第１および第
２側壁導体層の中に含まれる不純物を多結晶シリコン層
中に拡散させることにより、低濃度と高濃度の不純物領
域からなるソース・ドレイン領域を形成する。
法は、以下の工程を備えている。まず、基層上に、その
上部表面および側部表面が絶縁層に覆われたゲート電極
を形成する。次に、相対的に低濃度の不純物を含む第１
導電層を基層上の全面に形成した後、異方性エッチング
を施すことによってゲート電極に形成された絶縁層の側
壁に第１側壁導体層を形成する。さらに、相対的に高濃
度の不純物を含む第２導体層を基層上の全面に形成した
後、異方性エッチングを施すことによって第１側壁導体
層の側壁に第２側壁導体層を形成する。その後、第１側
壁導体層、絶縁層および基層に対して大きな選択比を有
するエッチング法を用いて第２側壁導体層をエッチング
し、第１側壁導体層の表面を露出させる。そして、第１
、第２側壁導体層および絶縁層の表面上に多結晶シリコ
ン層を形成する。さらに、熱処理を施して第１および第
２側壁導体層の中に含まれる不純物を多結晶シリコン層
中に拡散させることにより、低濃度と高濃度の不純物領
域からなるソース・ドレイン領域を形成する。
【００１４】
【作用】この発明による薄膜電界効果素子は、ソース・
ドレイン領域にいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ ）構造を構成している。低濃度不
純物領域は、チャネル近傍での不純物濃度分布をなだら
かにすることにより電界集中を緩和する。これにより、
ドレイン近傍でのリーク電流を抑制する。
ドレイン領域にいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ ）構造を構成している。低濃度不
純物領域は、チャネル近傍での不純物濃度分布をなだら
かにすることにより電界集中を緩和する。これにより、
ドレイン近傍でのリーク電流を抑制する。
【００１５】また、ソース・ドレイン領域のＬＤＤ構造
は、ゲート電極の側壁に形成した二重の側壁導体層から
不純物を熱拡散することにより形成されている。このた
め、マスク工程などを用いることなく簡便な製造工程に
よりＬＤＤ構造が形成される。
は、ゲート電極の側壁に形成した二重の側壁導体層から
不純物を熱拡散することにより形成されている。このた
め、マスク工程などを用いることなく簡便な製造工程に
よりＬＤＤ構造が形成される。
【００１６】
【実施例】以下、この発明の実施例を図を用いて説明す
る。
る。
【００１７】図１は、この発明の第１の実施例による薄
膜トランジスタの断面構造図である。図１を参照して、
絶縁層あるいは絶縁性基板からなる基層４０の表面上に
は多結晶シリコン層からなるゲート電極４１が形成され
ている。ゲート電極４１の内部は導電性を付与するため
の不純物が導入されている。ゲート電極４１の表面上に
はシリコン酸化膜などからなるゲート電極絶縁層４２が
形成されている。また、ゲート電極４１の側壁には側壁
絶縁層４６、４６が形成されている。側壁絶縁層４６は
熱酸化法により形成され、その膜厚はゲート絶縁層４２
に比べて厚く形成されている。側壁絶縁層４６の各々の
側壁には、第１導体層４７および第２導体層４８が形成
されている。第１側壁導体層４７および第２側壁導体層
４８は各々の多結晶シリコンからなり、その内部には所
定の濃度の不純物が導入されている。基層４０、第１お
よび第２側壁導体層４７、４８、側壁絶縁層４６および
ゲート絶縁層４２の表面上には多結晶シリコン層４３が
形成されている。多結晶シリコン層４３の内部の所定位
置にはチャネル領域４４、ソース・ドレイン領域４５、
４５が形成されている。チャネル領域４４はほぼゲート
絶縁層４２を介在してゲート電極４１に対向する位置に
形成されている。チャネル領域４４の両側には低濃度の
ｐ− 不純物領域４５ａ、４５ａが形成され、さらにそ
の両側には高濃度のｐ＋ 不純物領域４５ｂ、４５ｂが
形成されている。すなわち、ソース・ドレイン領域４５
は、ｐ− 不純物領域４５ａとｐ＋ 不純物領域４５ｂ
とからなるいわゆるＬＤＤ構造を有している。
膜トランジスタの断面構造図である。図１を参照して、
絶縁層あるいは絶縁性基板からなる基層４０の表面上に
は多結晶シリコン層からなるゲート電極４１が形成され
ている。ゲート電極４１の内部は導電性を付与するため
の不純物が導入されている。ゲート電極４１の表面上に
はシリコン酸化膜などからなるゲート電極絶縁層４２が
形成されている。また、ゲート電極４１の側壁には側壁
絶縁層４６、４６が形成されている。側壁絶縁層４６は
熱酸化法により形成され、その膜厚はゲート絶縁層４２
に比べて厚く形成されている。側壁絶縁層４６の各々の
側壁には、第１導体層４７および第２導体層４８が形成
されている。第１側壁導体層４７および第２側壁導体層
４８は各々の多結晶シリコンからなり、その内部には所
定の濃度の不純物が導入されている。基層４０、第１お
よび第２側壁導体層４７、４８、側壁絶縁層４６および
ゲート絶縁層４２の表面上には多結晶シリコン層４３が
形成されている。多結晶シリコン層４３の内部の所定位
置にはチャネル領域４４、ソース・ドレイン領域４５、
４５が形成されている。チャネル領域４４はほぼゲート
絶縁層４２を介在してゲート電極４１に対向する位置に
形成されている。チャネル領域４４の両側には低濃度の
ｐ− 不純物領域４５ａ、４５ａが形成され、さらにそ
の両側には高濃度のｐ＋ 不純物領域４５ｂ、４５ｂが
形成されている。すなわち、ソース・ドレイン領域４５
は、ｐ− 不純物領域４５ａとｐ＋ 不純物領域４５ｂ
とからなるいわゆるＬＤＤ構造を有している。
【００１８】ソース・ドレイン領域４５のＬＤＤ構造は
、チャネル領域４４近傍での不純物濃度分布をなめらか
に構成することによりソース・ドレイン領域、特にドレ
イン近傍での電界集中を緩和する。さらに、熱酸化によ
り形成される側壁絶縁層４６は、ゲート電極４１のエッ
ジ部分での膜厚を大きくしている。これにより、ゲート
電極４１のエッジ部分での電界集中を抑制することがで
きる。
、チャネル領域４４近傍での不純物濃度分布をなめらか
に構成することによりソース・ドレイン領域、特にドレ
イン近傍での電界集中を緩和する。さらに、熱酸化によ
り形成される側壁絶縁層４６は、ゲート電極４１のエッ
ジ部分での膜厚を大きくしている。これにより、ゲート
電極４１のエッジ部分での電界集中を抑制することがで
きる。
【００１９】次に、図１に示す薄膜トランジスタの製造
工程について説明する。図２ないし図７は薄膜トランジ
スタの製造工程（第１工程〜第６工程）を順に示した断
面構造図である。
工程について説明する。図２ないし図７は薄膜トランジ
スタの製造工程（第１工程〜第６工程）を順に示した断
面構造図である。
【００２０】まず、図２に示すように、層間絶縁層など
の基層４０の表面上に減圧ＣＶＤ法を用いて多結晶シリ
コン層を膜厚１５００〜２５００オングストローム形成
する。さらに、その表面上にＣＶＤ法を用いてシリコン
酸化膜を膜厚２００〜５００オングストローム形成する
。さらに、シリコン酸化膜の表面上にＣＶＤ法を用いて
シリコン窒化膜を形成する。そして、フォトリソグラフ
ィー法およびエッチング法を用いてパターニングし、ゲ
ート電極４１、ゲート絶縁層４２およびシリコン窒化膜
５２を形成する。
の基層４０の表面上に減圧ＣＶＤ法を用いて多結晶シリ
コン層を膜厚１５００〜２５００オングストローム形成
する。さらに、その表面上にＣＶＤ法を用いてシリコン
酸化膜を膜厚２００〜５００オングストローム形成する
。さらに、シリコン酸化膜の表面上にＣＶＤ法を用いて
シリコン窒化膜を形成する。そして、フォトリソグラフ
ィー法およびエッチング法を用いてパターニングし、ゲ
ート電極４１、ゲート絶縁層４２およびシリコン窒化膜
５２を形成する。
【００２１】次に、図３に示すように、熱酸化法を用い
てゲート電極４１の側壁に側壁絶縁層４６を形成する。 熱酸化の条件としては、たとえば膜厚５００オングスト
ロームの側壁絶縁層４６を形成する場合には、ウェット
Ｏ２ 雰囲気中で温度８５０℃、２時間程度の酸化処理
を行なう。シリコン窒化膜５２は耐酸化性を有している
。 したがって、シリコン窒化膜５２に覆われたゲート絶縁
層４２の大部分は酸化されない。
てゲート電極４１の側壁に側壁絶縁層４６を形成する。 熱酸化の条件としては、たとえば膜厚５００オングスト
ロームの側壁絶縁層４６を形成する場合には、ウェット
Ｏ２ 雰囲気中で温度８５０℃、２時間程度の酸化処理
を行なう。シリコン窒化膜５２は耐酸化性を有している
。 したがって、シリコン窒化膜５２に覆われたゲート絶縁
層４２の大部分は酸化されない。
【００２２】さらに、図４に示すように、シリコン窒化
膜５２を除去した後、全面にＣＶＤ法を用いてボロンが
添加された多結晶シリコン層を形成する。多結晶シリコ
ン層に含まれるボロンの濃度は２×１０１８〜５×１０
１９／ｃｍ３ である。そして、異方性エッチングを用
いて多結晶シリコン層をエッチングし、側壁絶縁層４６
の側壁にのみ第１側壁導体層４７、４７を形成する。
膜５２を除去した後、全面にＣＶＤ法を用いてボロンが
添加された多結晶シリコン層を形成する。多結晶シリコ
ン層に含まれるボロンの濃度は２×１０１８〜５×１０
１９／ｃｍ３ である。そして、異方性エッチングを用
いて多結晶シリコン層をエッチングし、側壁絶縁層４６
の側壁にのみ第１側壁導体層４７、４７を形成する。
【００２３】さらに、図４に示すように、たとえばＣＶ
Ｄ法を用いてボロンなどの不純物を含んだ多結晶シリコ
ン層を再び全面に形成する。この多結晶シリコン層中に
含まれるボロンの濃度は２×１０１９〜５×１０２０／
ｃｍ３ であり、第１側壁導体層４７に比べて高濃度で
ある。 そして、多結晶シリコン層を異方性エッチングし、第１
側壁導体層４７の側壁にのみ第２側壁導体層４８ａ、４
８ａを形成する。
Ｄ法を用いてボロンなどの不純物を含んだ多結晶シリコ
ン層を再び全面に形成する。この多結晶シリコン層中に
含まれるボロンの濃度は２×１０１９〜５×１０２０／
ｃｍ３ であり、第１側壁導体層４７に比べて高濃度で
ある。 そして、多結晶シリコン層を異方性エッチングし、第１
側壁導体層４７の側壁にのみ第２側壁導体層４８ａ、４
８ａを形成する。
【００２４】さらに、図６に示すように、ＣＦ４ ガス
を用いたドライエッチングにより特に第２側壁導体層を
エッチングする。このドライエッチングは、多結晶シリ
コン層中に含まれるボロンなどの不純物添加量の差によ
ってエッチングの選択比が異なる。したがって、図６に
示す場合、高濃度に添加された第２側壁導体層４８が低
濃度の第１側壁導体層４７に対して大きくエッチングさ
れる。これによって第１側壁導体層４７の表面が露出し
、第１側壁導体層４７と第２側壁導体層４８との表面に
段差が生じる。
を用いたドライエッチングにより特に第２側壁導体層を
エッチングする。このドライエッチングは、多結晶シリ
コン層中に含まれるボロンなどの不純物添加量の差によ
ってエッチングの選択比が異なる。したがって、図６に
示す場合、高濃度に添加された第２側壁導体層４８が低
濃度の第１側壁導体層４７に対して大きくエッチングさ
れる。これによって第１側壁導体層４７の表面が露出し
、第１側壁導体層４７と第２側壁導体層４８との表面に
段差が生じる。
【００２５】その後、図７に示すように、全面に、たと
えばＣＶＤ法を用いて多結晶シリコン層４３を膜厚２０
０〜５００オングストローム程度形成する。なお、この
多結晶シリコン層４３の形成方法には、以下のような方
法を用いることも可能である。すなわち、第１の方法と
しては、まず全面にアモルファスシリコン層を形成する
。その後、温度６００℃で約１０時間加熱し、アモルフ
ァスシリコンを固相成長させることにより多結晶シリコ
ン層を形成する。また、第２の方法としては、ＣＶＤ法
を用いて多結晶シリコン層を形成した後、シリコンイオ
ンをイオン注入し、多結晶シリコン層をアモルファス化
させる。この後、第１の方法と同様の固相成長を行なわ
せ、多結晶シリコン層を形成する。この第１および第２
の方法は、多結晶シリコン層４３のグレインサイズを大
きくすることを意図している。グレインサイズが大きく
なるとトラップ準位が少なくなるため、多結晶シリコン
層中に存在する実効的なキャリアを多くすることができ
る。
えばＣＶＤ法を用いて多結晶シリコン層４３を膜厚２０
０〜５００オングストローム程度形成する。なお、この
多結晶シリコン層４３の形成方法には、以下のような方
法を用いることも可能である。すなわち、第１の方法と
しては、まず全面にアモルファスシリコン層を形成する
。その後、温度６００℃で約１０時間加熱し、アモルフ
ァスシリコンを固相成長させることにより多結晶シリコ
ン層を形成する。また、第２の方法としては、ＣＶＤ法
を用いて多結晶シリコン層を形成した後、シリコンイオ
ンをイオン注入し、多結晶シリコン層をアモルファス化
させる。この後、第１の方法と同様の固相成長を行なわ
せ、多結晶シリコン層を形成する。この第１および第２
の方法は、多結晶シリコン層４３のグレインサイズを大
きくすることを意図している。グレインサイズが大きく
なるとトラップ準位が少なくなるため、多結晶シリコン
層中に存在する実効的なキャリアを多くすることができ
る。
【００２６】このように多結晶シリコン層４３を形成し
た後、熱処理を施して、第１側壁導体層４７および第２
側壁導体層４８中に含まれるボロンなどの不純物を多結
晶シリコン層４３中へ拡散させる。このような熱拡散工
程によって図１に示すようなＬＤＤ構造のソース・ドレ
イン領域４５、４５が形成される。
た後、熱処理を施して、第１側壁導体層４７および第２
側壁導体層４８中に含まれるボロンなどの不純物を多結
晶シリコン層４３中へ拡散させる。このような熱拡散工
程によって図１に示すようなＬＤＤ構造のソース・ドレ
イン領域４５、４５が形成される。
【００２７】次に、この発明によるＬＤＤ構造のソース
・ドレイン領域を備えた薄膜トランジスタのいくつかの
実施例について説明する。図８ないし図１０は第２ない
し第４実施例による薄膜トランジスタの断面構造図であ
る。これらの実施例による薄膜トランジスタはゲート絶
縁層４２がほぼ均一な膜厚でゲート電極４１の周囲を覆
っている。そして、多結晶シリコン層４３中に形成され
たソース・ドレイン領域４５の形成位置が各々異なって
いる。図８に示す第２実施例では、チャネル領域４４が
ゲート電極４１の側壁を含む全面に対向して形成されて
いる。また、図９に示す第３実施例においては、チャネ
ル領域４４はゲート電極４１の上部表面にのみ対向して
形成されている。さらに、図１０に示す第４実施例にお
いては、ソース・ドレイン領域４５はゲート電極４１か
ら遠ざかったオフセット構造を構成されている。
・ドレイン領域を備えた薄膜トランジスタのいくつかの
実施例について説明する。図８ないし図１０は第２ない
し第４実施例による薄膜トランジスタの断面構造図であ
る。これらの実施例による薄膜トランジスタはゲート絶
縁層４２がほぼ均一な膜厚でゲート電極４１の周囲を覆
っている。そして、多結晶シリコン層４３中に形成され
たソース・ドレイン領域４５の形成位置が各々異なって
いる。図８に示す第２実施例では、チャネル領域４４が
ゲート電極４１の側壁を含む全面に対向して形成されて
いる。また、図９に示す第３実施例においては、チャネ
ル領域４４はゲート電極４１の上部表面にのみ対向して
形成されている。さらに、図１０に示す第４実施例にお
いては、ソース・ドレイン領域４５はゲート電極４１か
ら遠ざかったオフセット構造を構成されている。
【００２８】さらに、この発明の第５実施例による薄膜
トランジスタの構造が図１１に示される。図１１に示す
第５実施例においては、ゲート電極４１の側壁に側壁絶
縁層４６が形成されている。そして、チャネル領域４４
はゲート電極４１の上部表面に対向する位置にのみ形成
されている。このような構造は、ゲート電極４１のエッ
ジ部分の絶縁層の厚さを大きくでき、この部分での電界
集中を緩和する。
トランジスタの構造が図１１に示される。図１１に示す
第５実施例においては、ゲート電極４１の側壁に側壁絶
縁層４６が形成されている。そして、チャネル領域４４
はゲート電極４１の上部表面に対向する位置にのみ形成
されている。このような構造は、ゲート電極４１のエッ
ジ部分の絶縁層の厚さを大きくでき、この部分での電界
集中を緩和する。
【００２９】次に、第１ないし第５実施例に示した薄膜
トランジスタを用いた半導体装置の一例として、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ ）の構造について説明する。図１２は、ＳＲ
ＡＭのメモリセルの等価回路図である。図１２を参照し
て、ＣＭＯＳ型ＳＲＡＭのメモリセルは、１対のＣＭＯ
Ｓインバータを有している。一方のＣＭＯＳインバータ
は、駆動用ｎチャネルＭＯＳトランジスタ２０ａと負荷
用ｐチャネルＭＯＳ薄膜トランジスタ２１ａとを有して
いる。また、他方のＣＭＯＳインバータは、駆動用ｎチ
ャネルＭＯＳトランジスタ２０ｂと負荷用ｐチャネルＭ
ＯＳ薄膜トランジスタ２１ｂとを有している。一方のＣ
ＭＯＳインバータのトランジスタ２０ａ、２１ａのゲー
トは他方のＣＭＯＳインバータの各トランジスタ２０ｂ
、２１ｂの共通の記憶ノード２５ｂに、また他方のＣＭ
ＯＳインバータのトランジスタ２０ｂ、２１ｂのゲート
は一方のＣＭＯＳインバータトランジスタ２０ａ、２１
ａの共通の記憶ノード２５ａに交差接続され、フリップ
フロップ回路を構成している。 負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ａ、２１
ｂのソースは電源２３に接続されている。また、駆動用
ｎチャネルＭＯＳトランジスタ２０ａ、２０ｂの各々の
ソースは接地されている。
トランジスタを用いた半導体装置の一例として、ＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ ）の構造について説明する。図１２は、ＳＲ
ＡＭのメモリセルの等価回路図である。図１２を参照し
て、ＣＭＯＳ型ＳＲＡＭのメモリセルは、１対のＣＭＯ
Ｓインバータを有している。一方のＣＭＯＳインバータ
は、駆動用ｎチャネルＭＯＳトランジスタ２０ａと負荷
用ｐチャネルＭＯＳ薄膜トランジスタ２１ａとを有して
いる。また、他方のＣＭＯＳインバータは、駆動用ｎチ
ャネルＭＯＳトランジスタ２０ｂと負荷用ｐチャネルＭ
ＯＳ薄膜トランジスタ２１ｂとを有している。一方のＣ
ＭＯＳインバータのトランジスタ２０ａ、２１ａのゲー
トは他方のＣＭＯＳインバータの各トランジスタ２０ｂ
、２１ｂの共通の記憶ノード２５ｂに、また他方のＣＭ
ＯＳインバータのトランジスタ２０ｂ、２１ｂのゲート
は一方のＣＭＯＳインバータトランジスタ２０ａ、２１
ａの共通の記憶ノード２５ａに交差接続され、フリップ
フロップ回路を構成している。 負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ａ、２１
ｂのソースは電源２３に接続されている。また、駆動用
ｎチャネルＭＯＳトランジスタ２０ａ、２０ｂの各々の
ソースは接地されている。
【００３０】次に、ＳＲＡＭのメモリセルの具体的な構
造について図１３ないし図１５を用いて説明する。図１
３および図１４は、メモリセルの平面構造図であり、説
明の便宜上メモリセルを基板の下層部と上層部とに分け
、図１３にメモリセルの下層部の平面構造を示し、図１
４に上層部の平面構造を示している。また、図１５は、
図１３および図１４における切断線Ｘ−Ｘに沿った方向
からの断面構造図である。図１３ないし図１５を参照し
て、ＳＲＡＭのメモリセルは、シリコン基板１表面に近
い下層領域に、駆動用ｎチャネルＭＯＳトランジスタ２
０ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２
２ａ、２２ｂとを配置している。また、層間絶縁層９を
介在してシリコン基板１の主表面上に形成された上層領
域には、負荷用のｐチャネルＭＯＳ薄膜トランジスタ２
１ａ、２１ｂが配置されている。上記の第１ないし第５
実施例に示される薄膜トランジスタはこの負荷用ｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂに適用され
る。
造について図１３ないし図１５を用いて説明する。図１
３および図１４は、メモリセルの平面構造図であり、説
明の便宜上メモリセルを基板の下層部と上層部とに分け
、図１３にメモリセルの下層部の平面構造を示し、図１
４に上層部の平面構造を示している。また、図１５は、
図１３および図１４における切断線Ｘ−Ｘに沿った方向
からの断面構造図である。図１３ないし図１５を参照し
て、ＳＲＡＭのメモリセルは、シリコン基板１表面に近
い下層領域に、駆動用ｎチャネルＭＯＳトランジスタ２
０ａ、２０ｂと転送用ｎチャネルＭＯＳトランジスタ２
２ａ、２２ｂとを配置している。また、層間絶縁層９を
介在してシリコン基板１の主表面上に形成された上層領
域には、負荷用のｐチャネルＭＯＳ薄膜トランジスタ２
１ａ、２１ｂが配置されている。上記の第１ないし第５
実施例に示される薄膜トランジスタはこの負荷用ｐチャ
ネルＭＯＳ薄膜トランジスタ２１ａ、２１ｂに適用され
る。
【００３１】図１５を参照して、シリコン基板１の表面
上にはｐウェル領域２が形成されている。ｐウェル領域
２の主表面上の素子分離領域にはフィールド酸化膜４お
よびチャネルストップ領域３が形成されている。駆動用
ｎチャネルＭＯＳトランジスタ２０ａと転送用ｎチャネ
ルＭＯＳトランジスタ２２ｂは、各々のｎ＋ ソース・
ドレイン領域７、７と、ゲート酸化膜５およびゲート電
極６とを備えている。シリコン基板１の表面上は厚い層
間絶縁層９で覆われている。層間絶縁層９の表面上には
負荷用のｐチャネル薄膜トランジスタ２１ｂが形成され
ている。
上にはｐウェル領域２が形成されている。ｐウェル領域
２の主表面上の素子分離領域にはフィールド酸化膜４お
よびチャネルストップ領域３が形成されている。駆動用
ｎチャネルＭＯＳトランジスタ２０ａと転送用ｎチャネ
ルＭＯＳトランジスタ２２ｂは、各々のｎ＋ ソース・
ドレイン領域７、７と、ゲート酸化膜５およびゲート電
極６とを備えている。シリコン基板１の表面上は厚い層
間絶縁層９で覆われている。層間絶縁層９の表面上には
負荷用のｐチャネル薄膜トランジスタ２１ｂが形成され
ている。
【００３２】層間絶縁層９の中には開口部１６が形成さ
れている。開口部１６の内部には、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６と転送用ｎチャ
ネルＭＯＳトランジスタ２２ｂの一方のｎ＋ ソース・
ドレイン領域７が露出している。多結晶シリコンから構
成される配線層８ａは開口部１６の内部に延在し、駆動
用ｎチャネルＭＯＳトランジスタ２０ａのゲート電極６
と転送用ｎチャネルＭＯＳトランジスタ２２ｂのｎ＋
ソース・ドレイン領域７とに同時に接続されている。さ
らに、配線層８ａの一部は層間絶縁層９の表面上に延在
し、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂの
ソース・ドレイン領域４５を構成する多結晶シリコン層
に接続されている。
れている。開口部１６の内部には、駆動用ｎチャネルＭ
ＯＳトランジスタ２０ａのゲート電極６と転送用ｎチャ
ネルＭＯＳトランジスタ２２ｂの一方のｎ＋ ソース・
ドレイン領域７が露出している。多結晶シリコンから構
成される配線層８ａは開口部１６の内部に延在し、駆動
用ｎチャネルＭＯＳトランジスタ２０ａのゲート電極６
と転送用ｎチャネルＭＯＳトランジスタ２２ｂのｎ＋
ソース・ドレイン領域７とに同時に接続されている。さ
らに、配線層８ａの一部は層間絶縁層９の表面上に延在
し、負荷用ｐチャネルＭＯＳ薄膜トランジスタ２１ｂの
ソース・ドレイン領域４５を構成する多結晶シリコン層
に接続されている。
【００３３】このようなＳＲＡＭのメモリセルの特徴は
、待機時の消費電力が低いことである。しかしながら、
メモリ容量が増えるにつれて待機時のＯＦＦ電流を低く
抑えることが難しくなっている。このような問題を改善
するために、ｐＭＯＳ負荷に薄膜トランジスタを用いる
と、トランジスタ動作によってＯＮ電流とＯＦＦ電流を
得ることができる。したがって、待機時のＯＦＦ電流を
低減することによって消費電力をさらに低減することが
可能となる。このために、上記の第１ないし第５実施例
に示したような薄膜トランジスタをこのＳＲＡＭの負荷
として用いることにより、待機時のリーク電流の低減に
よるＯＦＦ電流を低減することができる。
、待機時の消費電力が低いことである。しかしながら、
メモリ容量が増えるにつれて待機時のＯＦＦ電流を低く
抑えることが難しくなっている。このような問題を改善
するために、ｐＭＯＳ負荷に薄膜トランジスタを用いる
と、トランジスタ動作によってＯＮ電流とＯＦＦ電流を
得ることができる。したがって、待機時のＯＦＦ電流を
低減することによって消費電力をさらに低減することが
可能となる。このために、上記の第１ないし第５実施例
に示したような薄膜トランジスタをこのＳＲＡＭの負荷
として用いることにより、待機時のリーク電流の低減に
よるＯＦＦ電流を低減することができる。
【００３４】
【発明の効果】このように、この発明による薄膜電界効
果素子は、ソース・ドレイン領域にＬＤＤ構造を構成し
たことにより電界集中を緩和しリーク電流を抑制するこ
とができる。
果素子は、ソース・ドレイン領域にＬＤＤ構造を構成し
たことにより電界集中を緩和しリーク電流を抑制するこ
とができる。
【００３５】また、この発明による薄膜電界効果素子の
製造方法は、二重の側壁導体層から不純物を熱拡散する
ことによりＬＤＤ構造のソース・ドレイン領域を形成す
るようにしたので、複雑な工程を用いることなく電界集
中の緩和によるリーク電流が抑制された薄膜電界効果素
子を製造することができる。
製造方法は、二重の側壁導体層から不純物を熱拡散する
ことによりＬＤＤ構造のソース・ドレイン領域を形成す
るようにしたので、複雑な工程を用いることなく電界集
中の緩和によるリーク電流が抑制された薄膜電界効果素
子を製造することができる。
【図１】この発明の第１実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図２】図１に示す薄膜トランジスタの製造工程の第１
工程を示す断面構造図である。
工程を示す断面構造図である。
【図３】図１に示す薄膜トランジスタの製造工程の第２
工程を示す断面構造図である。
工程を示す断面構造図である。
【図４】図１に示す薄膜トランジスタの製造工程の第３
工程を示す断面構造図である。
工程を示す断面構造図である。
【図５】図１に示す薄膜トランジスタの製造工程の第４
工程を示す断面構造図である。
工程を示す断面構造図である。
【図６】図１に示す薄膜トランジスタの製造工程の第５
工程を示す断面構造図である。
工程を示す断面構造図である。
【図７】図１に示す薄膜トランジスタの製造工程の第６
工程を示す断面構造図である。
工程を示す断面構造図である。
【図８】この発明の第２実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図９】この発明の第３実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図１０】この発明の第４実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１１】この発明の第５実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１２】この発明による薄膜トランジスタを用いたＳ
ＲＡＭのメモリセルの等価回路図である。
ＲＡＭのメモリセルの等価回路図である。
【図１３】この発明による薄膜トランジスタを用いたＳ
ＲＡＭのメモリセルの下層部分の平面構造を示す平面構
造図である。
ＲＡＭのメモリセルの下層部分の平面構造を示す平面構
造図である。
【図１４】図１３と同様のＳＲＡＭのメモリセルの上層
部分の平面構造を示す平面構造図である。
部分の平面構造を示す平面構造図である。
【図１５】図１３および図１４中の切断線Ｘ−Ｘに沿っ
た方向からのメモリセルの断面構造図である。
た方向からのメモリセルの断面構造図である。
【図１６】従来の薄膜トランジスタの断面構造図である
。
。
【図１７】図１６に示す薄膜トランジスタの製造工程の
第１工程を示す断面構造図である。
第１工程を示す断面構造図である。
【図１８】図１６に示す薄膜トランジスタの製造工程の
第２工程を示す断面構造図である。
第２工程を示す断面構造図である。
【図１９】図１６に示す薄膜トランジスタの製造工程の
第３工程を示す断面構造図である。
第３工程を示す断面構造図である。
【図２０】図１６に示す薄膜トランジスタの製造工程の
第４工程を示す断面構造図である。
第４工程を示す断面構造図である。
４１ ゲート電極
４２ ゲート絶縁層
４３ 多結晶シリコン層
４４ チャネル領域
４５ ソース・ドレイン領域
４５ａ 低濃度不純物領域
４５ｂ 高濃度不純物領域
４６ 側壁絶縁層
４７ 第１側壁導体層
４８ 第２側壁導体層
Claims (2)
- 【請求項１】 絶縁性を有する基層上に形成されたゲ
ート電極と、前記ゲート電極の上部表面および側部表面
を覆う絶縁層と、前記絶縁層の表面上に形成された多結
晶シリコン層と、前記多結晶シリコン層中に形成された
チャネル領域と、前記多結晶シリコン層中に形成され、
前記チャネル領域に隣接する低濃度不純物領域と、この
低濃度不純物領域に隣接する高濃度不純物領域とからな
る１対のソース・ドレイン領域とを備えた、薄膜電界効
果素子。 - 【請求項２】 基層上に、その上部表面および側部表
面が絶縁層に覆われたゲート電極を形成する工程と、相
対的に低濃度の不純物を含む第１導体層を前記基層上の
全面に形成した後、異方性エッチングを施すことによっ
て前記ゲート電極の側壁に形成された前記絶縁層の側壁
に第１側壁導体層を形成する工程と、相対的に高濃度の
不純物を含む第２導体層を前記基層上の全面に形成した
後、異方性エッチングを施すことによって前記第１側壁
導体層の側壁に第２側壁導体層を形成する工程と、前記
第１側壁導体層、前記絶縁層および前記基層に対して大
きな選択比を有するエッチング法を用いて前記第２側壁
導体層をエッチングし、前記第１側壁導体層の表面を露
出させる工程と、前記第１、第２側壁導体層および前記
絶縁層の表面上に多結晶シリコン層を形成する工程と、
熱処理を施して、前記第１および第２側壁導体層の中に
含まれる不純物を前記多結晶シリコン層中に拡散させる
ことにより、低濃度と高濃度の不純物領域からなるソー
ス・ドレイン領域を形成する工程とを備えた、薄膜電界
効果素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091819A JPH04322469A (ja) | 1991-04-23 | 1991-04-23 | 薄膜電界効果素子およびその製造方法 |
| US07/852,879 US5262655A (en) | 1991-04-23 | 1992-03-17 | Thin film field effect device having an LDD structure and a method of manufacturing such a device |
| EP92105358A EP0510380B1 (en) | 1991-04-23 | 1992-03-27 | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
| DE69211218T DE69211218T2 (de) | 1991-04-23 | 1992-03-27 | Dünnfilm Feldeffektanordnung mit einer LDD-Struktur und Verfahren zur Herstellung |
| KR1019920005761A KR950003941B1 (ko) | 1991-04-23 | 1992-04-07 | 박막전계효과소자(薄膜電界效果素子) 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091819A JPH04322469A (ja) | 1991-04-23 | 1991-04-23 | 薄膜電界効果素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322469A true JPH04322469A (ja) | 1992-11-12 |
Family
ID=14037242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091819A Withdrawn JPH04322469A (ja) | 1991-04-23 | 1991-04-23 | 薄膜電界効果素子およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5262655A (ja) |
| EP (1) | EP0510380B1 (ja) |
| JP (1) | JPH04322469A (ja) |
| KR (1) | KR950003941B1 (ja) |
| DE (1) | DE69211218T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100569716B1 (ko) * | 1998-08-21 | 2006-08-11 | 삼성전자주식회사 | 액정 표시 장치의 박막 트랜지스터 구조 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6309928B1 (en) | 1998-12-10 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Split-gate flash cell |
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| CN106992143B (zh) * | 2016-01-21 | 2019-12-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制备方法、电子装置 |
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| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
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1991
- 1991-04-23 JP JP3091819A patent/JPH04322469A/ja not_active Withdrawn
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1992
- 1992-03-17 US US07/852,879 patent/US5262655A/en not_active Expired - Lifetime
- 1992-03-27 EP EP92105358A patent/EP0510380B1/en not_active Expired - Lifetime
- 1992-03-27 DE DE69211218T patent/DE69211218T2/de not_active Expired - Fee Related
- 1992-04-07 KR KR1019920005761A patent/KR950003941B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950003941B1 (ko) | 1995-04-21 |
| DE69211218T2 (de) | 1996-11-07 |
| DE69211218D1 (de) | 1996-07-11 |
| EP0510380B1 (en) | 1996-06-05 |
| KR920020755A (ko) | 1992-11-21 |
| EP0510380A3 (en) | 1993-02-24 |
| US5262655A (en) | 1993-11-16 |
| EP0510380A2 (en) | 1992-10-28 |
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