JPH04322469A - 薄膜電界効果素子およびその製造方法 - Google Patents
薄膜電界効果素子およびその製造方法Info
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- JPH04322469A JPH04322469A JP3091819A JP9181991A JPH04322469A JP H04322469 A JPH04322469 A JP H04322469A JP 3091819 A JP3091819 A JP 3091819A JP 9181991 A JP9181991 A JP 9181991A JP H04322469 A JPH04322469 A JP H04322469A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、チャネル層に薄膜多
結晶シリコン層を用いた薄膜トランジスタのゲート耐圧
を向上し得るトランジスタ構造およびその製造方法に関
するものである。
結晶シリコン層を用いた薄膜トランジスタのゲート耐圧
を向上し得るトランジスタ構造およびその製造方法に関
するものである。
【0002】
【従来の技術】絶縁性基板の上に半導体薄膜を形成し、
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものにいわゆる薄膜トランジス
タ(TFT)がある。
この薄膜内にチャネル領域を設けて絶縁ゲート電界効果
トランジスタを構成したものにいわゆる薄膜トランジス
タ(TFT)がある。
【0003】図16は、従来の薄膜トランジスタの断面
構造図であり、この薄膜トランジスタは、たとえば「I
nternational ElectronDevi
ce Meeting 」,1988に開示されている
。図16を参照して、従来の薄膜トランジスタは、絶縁
性基板あるいは絶縁層40の表面上に、多結晶シリコン
層からなるゲート電極41が形成されている。さらに、
絶縁性基板40およびゲート電極41の表面上には膜厚
250オングストローム程度の酸化膜などからなるゲー
ト絶縁層42が形成されている。さらに、ゲート絶縁層
42の表面上には膜厚200オングストローム程度の多
結晶シリコン層43が形成されている。多結晶シリコン
層43には1対のソース・ドレイン領域45、45が形
成されており、さらに、このソース・ドレイン領域45
、45の間にチャネル領域44が形成されている。
構造図であり、この薄膜トランジスタは、たとえば「I
nternational ElectronDevi
ce Meeting 」,1988に開示されている
。図16を参照して、従来の薄膜トランジスタは、絶縁
性基板あるいは絶縁層40の表面上に、多結晶シリコン
層からなるゲート電極41が形成されている。さらに、
絶縁性基板40およびゲート電極41の表面上には膜厚
250オングストローム程度の酸化膜などからなるゲー
ト絶縁層42が形成されている。さらに、ゲート絶縁層
42の表面上には膜厚200オングストローム程度の多
結晶シリコン層43が形成されている。多結晶シリコン
層43には1対のソース・ドレイン領域45、45が形
成されており、さらに、このソース・ドレイン領域45
、45の間にチャネル領域44が形成されている。
【0004】次に、薄膜トランジスタの製造工程につい
て説明する。図17ないし図20は、図16に示す薄膜
トランジスタの製造工程を順に示す断面構造図である。
て説明する。図17ないし図20は、図16に示す薄膜
トランジスタの製造工程を順に示す断面構造図である。
【0005】まず、図17に示すように、絶縁性基板4
0の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィー法およびエッチング法を用いて所定の形状
にパターニングする。この工程によりゲート電極41が
形成される。
0の表面上に多結晶シリコン層を形成した後、フォトリ
ソグラフィー法およびエッチング法を用いて所定の形状
にパターニングする。この工程によりゲート電極41が
形成される。
【0006】次に、図18に示すように、全面に減圧C
VD(Chemical Vapor Deposit
ion)法を用いて、たとえば酸化膜を40nm程度堆
積する。この酸化膜がゲート絶縁膜42を構成する。
VD(Chemical Vapor Deposit
ion)法を用いて、たとえば酸化膜を40nm程度堆
積する。この酸化膜がゲート絶縁膜42を構成する。
【0007】さらに、図19に示すように、ゲート絶縁
膜42の表面上に減圧CVD法を用いて多結晶シリコン
層43を膜厚30nm程度堆積する。
膜42の表面上に減圧CVD法を用いて多結晶シリコン
層43を膜厚30nm程度堆積する。
【0008】さらに、図20に示すように、多結晶シリ
コン層43のチャネルとなるべき領域の上にレジストマ
スク50を形成する。そして、レジストマスク50をマ
スクとして多結晶シリコン層43中に不純物イオン51
をイオン注入し、1対のソース・ドレイン領域45、4
5を形成する。その後、熱処理を施して注入したイオン
を活性化する。
コン層43のチャネルとなるべき領域の上にレジストマ
スク50を形成する。そして、レジストマスク50をマ
スクとして多結晶シリコン層43中に不純物イオン51
をイオン注入し、1対のソース・ドレイン領域45、4
5を形成する。その後、熱処理を施して注入したイオン
を活性化する。
【0009】以上の工程により図16に示す薄膜トラン
ジスタが形成される。
ジスタが形成される。
【0010】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタは高濃度を有する単層のソース・ドレ
イン領域45、45で構成されているため、ソース・ド
レイン領域45、45とチャネル領域44との境界は急
峻な不純物濃度分布が形成されている。このために、ソ
ース・ドレイン領域45、45間に所定の電圧が印加さ
れた場合に、ドレイン領域の近傍で電界集中が生じる。 また、多結晶シリコン層43は結晶のグレインバウンダ
リーなどに多くの欠陥準位を含んでいる。したがって、
ドレイン近傍に電界集中が生じると、この欠陥準位を介
したキャリアのフィールドエミッションが加速され、そ
の結果ドレイン電圧に依存するドレインリーク電流が大
きくなるという問題が生じた。
薄膜トランジスタは高濃度を有する単層のソース・ドレ
イン領域45、45で構成されているため、ソース・ド
レイン領域45、45とチャネル領域44との境界は急
峻な不純物濃度分布が形成されている。このために、ソ
ース・ドレイン領域45、45間に所定の電圧が印加さ
れた場合に、ドレイン領域の近傍で電界集中が生じる。 また、多結晶シリコン層43は結晶のグレインバウンダ
リーなどに多くの欠陥準位を含んでいる。したがって、
ドレイン近傍に電界集中が生じると、この欠陥準位を介
したキャリアのフィールドエミッションが加速され、そ
の結果ドレイン電圧に依存するドレインリーク電流が大
きくなるという問題が生じた。
【0011】したがって、この発明は上記のような問題
点を解消するためになされたもので、電界集中によるド
レインリーク電流を低減することが可能な薄膜電界効果
素子およびその製造方法を提供することを目的とする。
点を解消するためになされたもので、電界集中によるド
レインリーク電流を低減することが可能な薄膜電界効果
素子およびその製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】この発明による薄膜電界
効果素子は、絶縁性を有する基層上に形成されたゲート
電極を備える。さらに、ゲート電極の上部表面および側
部表面を覆う絶縁層と、絶縁層の表面上に形成された多
結晶シリコン層とを備える。多結晶シリコン層中にはチ
ャネル領域と、チャネル領域に隣接する低濃度不純物領
域と、さらに低濃度不純物領域に隣接する高濃度不純物
領域とからなる1対のソース・ドレイン領域とが形成さ
れている。
効果素子は、絶縁性を有する基層上に形成されたゲート
電極を備える。さらに、ゲート電極の上部表面および側
部表面を覆う絶縁層と、絶縁層の表面上に形成された多
結晶シリコン層とを備える。多結晶シリコン層中にはチ
ャネル領域と、チャネル領域に隣接する低濃度不純物領
域と、さらに低濃度不純物領域に隣接する高濃度不純物
領域とからなる1対のソース・ドレイン領域とが形成さ
れている。
【0013】この発明による薄膜電界効果素子の製造方
法は、以下の工程を備えている。まず、基層上に、その
上部表面および側部表面が絶縁層に覆われたゲート電極
を形成する。次に、相対的に低濃度の不純物を含む第1
導電層を基層上の全面に形成した後、異方性エッチング
を施すことによってゲート電極に形成された絶縁層の側
壁に第1側壁導体層を形成する。さらに、相対的に高濃
度の不純物を含む第2導体層を基層上の全面に形成した
後、異方性エッチングを施すことによって第1側壁導体
層の側壁に第2側壁導体層を形成する。その後、第1側
壁導体層、絶縁層および基層に対して大きな選択比を有
するエッチング法を用いて第2側壁導体層をエッチング
し、第1側壁導体層の表面を露出させる。そして、第1
、第2側壁導体層および絶縁層の表面上に多結晶シリコ
ン層を形成する。さらに、熱処理を施して第1および第
2側壁導体層の中に含まれる不純物を多結晶シリコン層
中に拡散させることにより、低濃度と高濃度の不純物領
域からなるソース・ドレイン領域を形成する。
法は、以下の工程を備えている。まず、基層上に、その
上部表面および側部表面が絶縁層に覆われたゲート電極
を形成する。次に、相対的に低濃度の不純物を含む第1
導電層を基層上の全面に形成した後、異方性エッチング
を施すことによってゲート電極に形成された絶縁層の側
壁に第1側壁導体層を形成する。さらに、相対的に高濃
度の不純物を含む第2導体層を基層上の全面に形成した
後、異方性エッチングを施すことによって第1側壁導体
層の側壁に第2側壁導体層を形成する。その後、第1側
壁導体層、絶縁層および基層に対して大きな選択比を有
するエッチング法を用いて第2側壁導体層をエッチング
し、第1側壁導体層の表面を露出させる。そして、第1
、第2側壁導体層および絶縁層の表面上に多結晶シリコ
ン層を形成する。さらに、熱処理を施して第1および第
2側壁導体層の中に含まれる不純物を多結晶シリコン層
中に拡散させることにより、低濃度と高濃度の不純物領
域からなるソース・ドレイン領域を形成する。
【0014】
【作用】この発明による薄膜電界効果素子は、ソース・
ドレイン領域にいわゆるLDD(Lightly Do
ped Drain )構造を構成している。低濃度不
純物領域は、チャネル近傍での不純物濃度分布をなだら
かにすることにより電界集中を緩和する。これにより、
ドレイン近傍でのリーク電流を抑制する。
ドレイン領域にいわゆるLDD(Lightly Do
ped Drain )構造を構成している。低濃度不
純物領域は、チャネル近傍での不純物濃度分布をなだら
かにすることにより電界集中を緩和する。これにより、
ドレイン近傍でのリーク電流を抑制する。
【0015】また、ソース・ドレイン領域のLDD構造
は、ゲート電極の側壁に形成した二重の側壁導体層から
不純物を熱拡散することにより形成されている。このた
め、マスク工程などを用いることなく簡便な製造工程に
よりLDD構造が形成される。
は、ゲート電極の側壁に形成した二重の側壁導体層から
不純物を熱拡散することにより形成されている。このた
め、マスク工程などを用いることなく簡便な製造工程に
よりLDD構造が形成される。
【0016】
【実施例】以下、この発明の実施例を図を用いて説明す
る。
る。
【0017】図1は、この発明の第1の実施例による薄
膜トランジスタの断面構造図である。図1を参照して、
絶縁層あるいは絶縁性基板からなる基層40の表面上に
は多結晶シリコン層からなるゲート電極41が形成され
ている。ゲート電極41の内部は導電性を付与するため
の不純物が導入されている。ゲート電極41の表面上に
はシリコン酸化膜などからなるゲート電極絶縁層42が
形成されている。また、ゲート電極41の側壁には側壁
絶縁層46、46が形成されている。側壁絶縁層46は
熱酸化法により形成され、その膜厚はゲート絶縁層42
に比べて厚く形成されている。側壁絶縁層46の各々の
側壁には、第1導体層47および第2導体層48が形成
されている。第1側壁導体層47および第2側壁導体層
48は各々の多結晶シリコンからなり、その内部には所
定の濃度の不純物が導入されている。基層40、第1お
よび第2側壁導体層47、48、側壁絶縁層46および
ゲート絶縁層42の表面上には多結晶シリコン層43が
形成されている。多結晶シリコン層43の内部の所定位
置にはチャネル領域44、ソース・ドレイン領域45、
45が形成されている。チャネル領域44はほぼゲート
絶縁層42を介在してゲート電極41に対向する位置に
形成されている。チャネル領域44の両側には低濃度の
p− 不純物領域45a、45aが形成され、さらにそ
の両側には高濃度のp+ 不純物領域45b、45bが
形成されている。すなわち、ソース・ドレイン領域45
は、p− 不純物領域45aとp+ 不純物領域45b
とからなるいわゆるLDD構造を有している。
膜トランジスタの断面構造図である。図1を参照して、
絶縁層あるいは絶縁性基板からなる基層40の表面上に
は多結晶シリコン層からなるゲート電極41が形成され
ている。ゲート電極41の内部は導電性を付与するため
の不純物が導入されている。ゲート電極41の表面上に
はシリコン酸化膜などからなるゲート電極絶縁層42が
形成されている。また、ゲート電極41の側壁には側壁
絶縁層46、46が形成されている。側壁絶縁層46は
熱酸化法により形成され、その膜厚はゲート絶縁層42
に比べて厚く形成されている。側壁絶縁層46の各々の
側壁には、第1導体層47および第2導体層48が形成
されている。第1側壁導体層47および第2側壁導体層
48は各々の多結晶シリコンからなり、その内部には所
定の濃度の不純物が導入されている。基層40、第1お
よび第2側壁導体層47、48、側壁絶縁層46および
ゲート絶縁層42の表面上には多結晶シリコン層43が
形成されている。多結晶シリコン層43の内部の所定位
置にはチャネル領域44、ソース・ドレイン領域45、
45が形成されている。チャネル領域44はほぼゲート
絶縁層42を介在してゲート電極41に対向する位置に
形成されている。チャネル領域44の両側には低濃度の
p− 不純物領域45a、45aが形成され、さらにそ
の両側には高濃度のp+ 不純物領域45b、45bが
形成されている。すなわち、ソース・ドレイン領域45
は、p− 不純物領域45aとp+ 不純物領域45b
とからなるいわゆるLDD構造を有している。
【0018】ソース・ドレイン領域45のLDD構造は
、チャネル領域44近傍での不純物濃度分布をなめらか
に構成することによりソース・ドレイン領域、特にドレ
イン近傍での電界集中を緩和する。さらに、熱酸化によ
り形成される側壁絶縁層46は、ゲート電極41のエッ
ジ部分での膜厚を大きくしている。これにより、ゲート
電極41のエッジ部分での電界集中を抑制することがで
きる。
、チャネル領域44近傍での不純物濃度分布をなめらか
に構成することによりソース・ドレイン領域、特にドレ
イン近傍での電界集中を緩和する。さらに、熱酸化によ
り形成される側壁絶縁層46は、ゲート電極41のエッ
ジ部分での膜厚を大きくしている。これにより、ゲート
電極41のエッジ部分での電界集中を抑制することがで
きる。
【0019】次に、図1に示す薄膜トランジスタの製造
工程について説明する。図2ないし図7は薄膜トランジ
スタの製造工程(第1工程〜第6工程)を順に示した断
面構造図である。
工程について説明する。図2ないし図7は薄膜トランジ
スタの製造工程(第1工程〜第6工程)を順に示した断
面構造図である。
【0020】まず、図2に示すように、層間絶縁層など
の基層40の表面上に減圧CVD法を用いて多結晶シリ
コン層を膜厚1500〜2500オングストローム形成
する。さらに、その表面上にCVD法を用いてシリコン
酸化膜を膜厚200〜500オングストローム形成する
。さらに、シリコン酸化膜の表面上にCVD法を用いて
シリコン窒化膜を形成する。そして、フォトリソグラフ
ィー法およびエッチング法を用いてパターニングし、ゲ
ート電極41、ゲート絶縁層42およびシリコン窒化膜
52を形成する。
の基層40の表面上に減圧CVD法を用いて多結晶シリ
コン層を膜厚1500〜2500オングストローム形成
する。さらに、その表面上にCVD法を用いてシリコン
酸化膜を膜厚200〜500オングストローム形成する
。さらに、シリコン酸化膜の表面上にCVD法を用いて
シリコン窒化膜を形成する。そして、フォトリソグラフ
ィー法およびエッチング法を用いてパターニングし、ゲ
ート電極41、ゲート絶縁層42およびシリコン窒化膜
52を形成する。
【0021】次に、図3に示すように、熱酸化法を用い
てゲート電極41の側壁に側壁絶縁層46を形成する。 熱酸化の条件としては、たとえば膜厚500オングスト
ロームの側壁絶縁層46を形成する場合には、ウェット
O2 雰囲気中で温度850℃、2時間程度の酸化処理
を行なう。シリコン窒化膜52は耐酸化性を有している
。 したがって、シリコン窒化膜52に覆われたゲート絶縁
層42の大部分は酸化されない。
てゲート電極41の側壁に側壁絶縁層46を形成する。 熱酸化の条件としては、たとえば膜厚500オングスト
ロームの側壁絶縁層46を形成する場合には、ウェット
O2 雰囲気中で温度850℃、2時間程度の酸化処理
を行なう。シリコン窒化膜52は耐酸化性を有している
。 したがって、シリコン窒化膜52に覆われたゲート絶縁
層42の大部分は酸化されない。
【0022】さらに、図4に示すように、シリコン窒化
膜52を除去した後、全面にCVD法を用いてボロンが
添加された多結晶シリコン層を形成する。多結晶シリコ
ン層に含まれるボロンの濃度は2×1018〜5×10
19/cm3 である。そして、異方性エッチングを用
いて多結晶シリコン層をエッチングし、側壁絶縁層46
の側壁にのみ第1側壁導体層47、47を形成する。
膜52を除去した後、全面にCVD法を用いてボロンが
添加された多結晶シリコン層を形成する。多結晶シリコ
ン層に含まれるボロンの濃度は2×1018〜5×10
19/cm3 である。そして、異方性エッチングを用
いて多結晶シリコン層をエッチングし、側壁絶縁層46
の側壁にのみ第1側壁導体層47、47を形成する。
【0023】さらに、図4に示すように、たとえばCV
D法を用いてボロンなどの不純物を含んだ多結晶シリコ
ン層を再び全面に形成する。この多結晶シリコン層中に
含まれるボロンの濃度は2×1019〜5×1020/
cm3 であり、第1側壁導体層47に比べて高濃度で
ある。 そして、多結晶シリコン層を異方性エッチングし、第1
側壁導体層47の側壁にのみ第2側壁導体層48a、4
8aを形成する。
D法を用いてボロンなどの不純物を含んだ多結晶シリコ
ン層を再び全面に形成する。この多結晶シリコン層中に
含まれるボロンの濃度は2×1019〜5×1020/
cm3 であり、第1側壁導体層47に比べて高濃度で
ある。 そして、多結晶シリコン層を異方性エッチングし、第1
側壁導体層47の側壁にのみ第2側壁導体層48a、4
8aを形成する。
【0024】さらに、図6に示すように、CF4 ガス
を用いたドライエッチングにより特に第2側壁導体層を
エッチングする。このドライエッチングは、多結晶シリ
コン層中に含まれるボロンなどの不純物添加量の差によ
ってエッチングの選択比が異なる。したがって、図6に
示す場合、高濃度に添加された第2側壁導体層48が低
濃度の第1側壁導体層47に対して大きくエッチングさ
れる。これによって第1側壁導体層47の表面が露出し
、第1側壁導体層47と第2側壁導体層48との表面に
段差が生じる。
を用いたドライエッチングにより特に第2側壁導体層を
エッチングする。このドライエッチングは、多結晶シリ
コン層中に含まれるボロンなどの不純物添加量の差によ
ってエッチングの選択比が異なる。したがって、図6に
示す場合、高濃度に添加された第2側壁導体層48が低
濃度の第1側壁導体層47に対して大きくエッチングさ
れる。これによって第1側壁導体層47の表面が露出し
、第1側壁導体層47と第2側壁導体層48との表面に
段差が生じる。
【0025】その後、図7に示すように、全面に、たと
えばCVD法を用いて多結晶シリコン層43を膜厚20
0〜500オングストローム程度形成する。なお、この
多結晶シリコン層43の形成方法には、以下のような方
法を用いることも可能である。すなわち、第1の方法と
しては、まず全面にアモルファスシリコン層を形成する
。その後、温度600℃で約10時間加熱し、アモルフ
ァスシリコンを固相成長させることにより多結晶シリコ
ン層を形成する。また、第2の方法としては、CVD法
を用いて多結晶シリコン層を形成した後、シリコンイオ
ンをイオン注入し、多結晶シリコン層をアモルファス化
させる。この後、第1の方法と同様の固相成長を行なわ
せ、多結晶シリコン層を形成する。この第1および第2
の方法は、多結晶シリコン層43のグレインサイズを大
きくすることを意図している。グレインサイズが大きく
なるとトラップ準位が少なくなるため、多結晶シリコン
層中に存在する実効的なキャリアを多くすることができ
る。
えばCVD法を用いて多結晶シリコン層43を膜厚20
0〜500オングストローム程度形成する。なお、この
多結晶シリコン層43の形成方法には、以下のような方
法を用いることも可能である。すなわち、第1の方法と
しては、まず全面にアモルファスシリコン層を形成する
。その後、温度600℃で約10時間加熱し、アモルフ
ァスシリコンを固相成長させることにより多結晶シリコ
ン層を形成する。また、第2の方法としては、CVD法
を用いて多結晶シリコン層を形成した後、シリコンイオ
ンをイオン注入し、多結晶シリコン層をアモルファス化
させる。この後、第1の方法と同様の固相成長を行なわ
せ、多結晶シリコン層を形成する。この第1および第2
の方法は、多結晶シリコン層43のグレインサイズを大
きくすることを意図している。グレインサイズが大きく
なるとトラップ準位が少なくなるため、多結晶シリコン
層中に存在する実効的なキャリアを多くすることができ
る。
【0026】このように多結晶シリコン層43を形成し
た後、熱処理を施して、第1側壁導体層47および第2
側壁導体層48中に含まれるボロンなどの不純物を多結
晶シリコン層43中へ拡散させる。このような熱拡散工
程によって図1に示すようなLDD構造のソース・ドレ
イン領域45、45が形成される。
た後、熱処理を施して、第1側壁導体層47および第2
側壁導体層48中に含まれるボロンなどの不純物を多結
晶シリコン層43中へ拡散させる。このような熱拡散工
程によって図1に示すようなLDD構造のソース・ドレ
イン領域45、45が形成される。
【0027】次に、この発明によるLDD構造のソース
・ドレイン領域を備えた薄膜トランジスタのいくつかの
実施例について説明する。図8ないし図10は第2ない
し第4実施例による薄膜トランジスタの断面構造図であ
る。これらの実施例による薄膜トランジスタはゲート絶
縁層42がほぼ均一な膜厚でゲート電極41の周囲を覆
っている。そして、多結晶シリコン層43中に形成され
たソース・ドレイン領域45の形成位置が各々異なって
いる。図8に示す第2実施例では、チャネル領域44が
ゲート電極41の側壁を含む全面に対向して形成されて
いる。また、図9に示す第3実施例においては、チャネ
ル領域44はゲート電極41の上部表面にのみ対向して
形成されている。さらに、図10に示す第4実施例にお
いては、ソース・ドレイン領域45はゲート電極41か
ら遠ざかったオフセット構造を構成されている。
・ドレイン領域を備えた薄膜トランジスタのいくつかの
実施例について説明する。図8ないし図10は第2ない
し第4実施例による薄膜トランジスタの断面構造図であ
る。これらの実施例による薄膜トランジスタはゲート絶
縁層42がほぼ均一な膜厚でゲート電極41の周囲を覆
っている。そして、多結晶シリコン層43中に形成され
たソース・ドレイン領域45の形成位置が各々異なって
いる。図8に示す第2実施例では、チャネル領域44が
ゲート電極41の側壁を含む全面に対向して形成されて
いる。また、図9に示す第3実施例においては、チャネ
ル領域44はゲート電極41の上部表面にのみ対向して
形成されている。さらに、図10に示す第4実施例にお
いては、ソース・ドレイン領域45はゲート電極41か
ら遠ざかったオフセット構造を構成されている。
【0028】さらに、この発明の第5実施例による薄膜
トランジスタの構造が図11に示される。図11に示す
第5実施例においては、ゲート電極41の側壁に側壁絶
縁層46が形成されている。そして、チャネル領域44
はゲート電極41の上部表面に対向する位置にのみ形成
されている。このような構造は、ゲート電極41のエッ
ジ部分の絶縁層の厚さを大きくでき、この部分での電界
集中を緩和する。
トランジスタの構造が図11に示される。図11に示す
第5実施例においては、ゲート電極41の側壁に側壁絶
縁層46が形成されている。そして、チャネル領域44
はゲート電極41の上部表面に対向する位置にのみ形成
されている。このような構造は、ゲート電極41のエッ
ジ部分の絶縁層の厚さを大きくでき、この部分での電界
集中を緩和する。
【0029】次に、第1ないし第5実施例に示した薄膜
トランジスタを用いた半導体装置の一例として、SRA
M(Static Random Access Me
mory )の構造について説明する。図12は、SR
AMのメモリセルの等価回路図である。図12を参照し
て、CMOS型SRAMのメモリセルは、1対のCMO
Sインバータを有している。一方のCMOSインバータ
は、駆動用nチャネルMOSトランジスタ20aと負荷
用pチャネルMOS薄膜トランジスタ21aとを有して
いる。また、他方のCMOSインバータは、駆動用nチ
ャネルMOSトランジスタ20bと負荷用pチャネルM
OS薄膜トランジスタ21bとを有している。一方のC
MOSインバータのトランジスタ20a、21aのゲー
トは他方のCMOSインバータの各トランジスタ20b
、21bの共通の記憶ノード25bに、また他方のCM
OSインバータのトランジスタ20b、21bのゲート
は一方のCMOSインバータトランジスタ20a、21
aの共通の記憶ノード25aに交差接続され、フリップ
フロップ回路を構成している。 負荷用pチャネルMOS薄膜トランジスタ21a、21
bのソースは電源23に接続されている。また、駆動用
nチャネルMOSトランジスタ20a、20bの各々の
ソースは接地されている。
トランジスタを用いた半導体装置の一例として、SRA
M(Static Random Access Me
mory )の構造について説明する。図12は、SR
AMのメモリセルの等価回路図である。図12を参照し
て、CMOS型SRAMのメモリセルは、1対のCMO
Sインバータを有している。一方のCMOSインバータ
は、駆動用nチャネルMOSトランジスタ20aと負荷
用pチャネルMOS薄膜トランジスタ21aとを有して
いる。また、他方のCMOSインバータは、駆動用nチ
ャネルMOSトランジスタ20bと負荷用pチャネルM
OS薄膜トランジスタ21bとを有している。一方のC
MOSインバータのトランジスタ20a、21aのゲー
トは他方のCMOSインバータの各トランジスタ20b
、21bの共通の記憶ノード25bに、また他方のCM
OSインバータのトランジスタ20b、21bのゲート
は一方のCMOSインバータトランジスタ20a、21
aの共通の記憶ノード25aに交差接続され、フリップ
フロップ回路を構成している。 負荷用pチャネルMOS薄膜トランジスタ21a、21
bのソースは電源23に接続されている。また、駆動用
nチャネルMOSトランジスタ20a、20bの各々の
ソースは接地されている。
【0030】次に、SRAMのメモリセルの具体的な構
造について図13ないし図15を用いて説明する。図1
3および図14は、メモリセルの平面構造図であり、説
明の便宜上メモリセルを基板の下層部と上層部とに分け
、図13にメモリセルの下層部の平面構造を示し、図1
4に上層部の平面構造を示している。また、図15は、
図13および図14における切断線X−Xに沿った方向
からの断面構造図である。図13ないし図15を参照し
て、SRAMのメモリセルは、シリコン基板1表面に近
い下層領域に、駆動用nチャネルMOSトランジスタ2
0a、20bと転送用nチャネルMOSトランジスタ2
2a、22bとを配置している。また、層間絶縁層9を
介在してシリコン基板1の主表面上に形成された上層領
域には、負荷用のpチャネルMOS薄膜トランジスタ2
1a、21bが配置されている。上記の第1ないし第5
実施例に示される薄膜トランジスタはこの負荷用pチャ
ネルMOS薄膜トランジスタ21a、21bに適用され
る。
造について図13ないし図15を用いて説明する。図1
3および図14は、メモリセルの平面構造図であり、説
明の便宜上メモリセルを基板の下層部と上層部とに分け
、図13にメモリセルの下層部の平面構造を示し、図1
4に上層部の平面構造を示している。また、図15は、
図13および図14における切断線X−Xに沿った方向
からの断面構造図である。図13ないし図15を参照し
て、SRAMのメモリセルは、シリコン基板1表面に近
い下層領域に、駆動用nチャネルMOSトランジスタ2
0a、20bと転送用nチャネルMOSトランジスタ2
2a、22bとを配置している。また、層間絶縁層9を
介在してシリコン基板1の主表面上に形成された上層領
域には、負荷用のpチャネルMOS薄膜トランジスタ2
1a、21bが配置されている。上記の第1ないし第5
実施例に示される薄膜トランジスタはこの負荷用pチャ
ネルMOS薄膜トランジスタ21a、21bに適用され
る。
【0031】図15を参照して、シリコン基板1の表面
上にはpウェル領域2が形成されている。pウェル領域
2の主表面上の素子分離領域にはフィールド酸化膜4お
よびチャネルストップ領域3が形成されている。駆動用
nチャネルMOSトランジスタ20aと転送用nチャネ
ルMOSトランジスタ22bは、各々のn+ ソース・
ドレイン領域7、7と、ゲート酸化膜5およびゲート電
極6とを備えている。シリコン基板1の表面上は厚い層
間絶縁層9で覆われている。層間絶縁層9の表面上には
負荷用のpチャネル薄膜トランジスタ21bが形成され
ている。
上にはpウェル領域2が形成されている。pウェル領域
2の主表面上の素子分離領域にはフィールド酸化膜4お
よびチャネルストップ領域3が形成されている。駆動用
nチャネルMOSトランジスタ20aと転送用nチャネ
ルMOSトランジスタ22bは、各々のn+ ソース・
ドレイン領域7、7と、ゲート酸化膜5およびゲート電
極6とを備えている。シリコン基板1の表面上は厚い層
間絶縁層9で覆われている。層間絶縁層9の表面上には
負荷用のpチャネル薄膜トランジスタ21bが形成され
ている。
【0032】層間絶縁層9の中には開口部16が形成さ
れている。開口部16の内部には、駆動用nチャネルM
OSトランジスタ20aのゲート電極6と転送用nチャ
ネルMOSトランジスタ22bの一方のn+ ソース・
ドレイン領域7が露出している。多結晶シリコンから構
成される配線層8aは開口部16の内部に延在し、駆動
用nチャネルMOSトランジスタ20aのゲート電極6
と転送用nチャネルMOSトランジスタ22bのn+
ソース・ドレイン領域7とに同時に接続されている。さ
らに、配線層8aの一部は層間絶縁層9の表面上に延在
し、負荷用pチャネルMOS薄膜トランジスタ21bの
ソース・ドレイン領域45を構成する多結晶シリコン層
に接続されている。
れている。開口部16の内部には、駆動用nチャネルM
OSトランジスタ20aのゲート電極6と転送用nチャ
ネルMOSトランジスタ22bの一方のn+ ソース・
ドレイン領域7が露出している。多結晶シリコンから構
成される配線層8aは開口部16の内部に延在し、駆動
用nチャネルMOSトランジスタ20aのゲート電極6
と転送用nチャネルMOSトランジスタ22bのn+
ソース・ドレイン領域7とに同時に接続されている。さ
らに、配線層8aの一部は層間絶縁層9の表面上に延在
し、負荷用pチャネルMOS薄膜トランジスタ21bの
ソース・ドレイン領域45を構成する多結晶シリコン層
に接続されている。
【0033】このようなSRAMのメモリセルの特徴は
、待機時の消費電力が低いことである。しかしながら、
メモリ容量が増えるにつれて待機時のOFF電流を低く
抑えることが難しくなっている。このような問題を改善
するために、pMOS負荷に薄膜トランジスタを用いる
と、トランジスタ動作によってON電流とOFF電流を
得ることができる。したがって、待機時のOFF電流を
低減することによって消費電力をさらに低減することが
可能となる。このために、上記の第1ないし第5実施例
に示したような薄膜トランジスタをこのSRAMの負荷
として用いることにより、待機時のリーク電流の低減に
よるOFF電流を低減することができる。
、待機時の消費電力が低いことである。しかしながら、
メモリ容量が増えるにつれて待機時のOFF電流を低く
抑えることが難しくなっている。このような問題を改善
するために、pMOS負荷に薄膜トランジスタを用いる
と、トランジスタ動作によってON電流とOFF電流を
得ることができる。したがって、待機時のOFF電流を
低減することによって消費電力をさらに低減することが
可能となる。このために、上記の第1ないし第5実施例
に示したような薄膜トランジスタをこのSRAMの負荷
として用いることにより、待機時のリーク電流の低減に
よるOFF電流を低減することができる。
【0034】
【発明の効果】このように、この発明による薄膜電界効
果素子は、ソース・ドレイン領域にLDD構造を構成し
たことにより電界集中を緩和しリーク電流を抑制するこ
とができる。
果素子は、ソース・ドレイン領域にLDD構造を構成し
たことにより電界集中を緩和しリーク電流を抑制するこ
とができる。
【0035】また、この発明による薄膜電界効果素子の
製造方法は、二重の側壁導体層から不純物を熱拡散する
ことによりLDD構造のソース・ドレイン領域を形成す
るようにしたので、複雑な工程を用いることなく電界集
中の緩和によるリーク電流が抑制された薄膜電界効果素
子を製造することができる。
製造方法は、二重の側壁導体層から不純物を熱拡散する
ことによりLDD構造のソース・ドレイン領域を形成す
るようにしたので、複雑な工程を用いることなく電界集
中の緩和によるリーク電流が抑制された薄膜電界効果素
子を製造することができる。
【図1】この発明の第1実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図2】図1に示す薄膜トランジスタの製造工程の第1
工程を示す断面構造図である。
工程を示す断面構造図である。
【図3】図1に示す薄膜トランジスタの製造工程の第2
工程を示す断面構造図である。
工程を示す断面構造図である。
【図4】図1に示す薄膜トランジスタの製造工程の第3
工程を示す断面構造図である。
工程を示す断面構造図である。
【図5】図1に示す薄膜トランジスタの製造工程の第4
工程を示す断面構造図である。
工程を示す断面構造図である。
【図6】図1に示す薄膜トランジスタの製造工程の第5
工程を示す断面構造図である。
工程を示す断面構造図である。
【図7】図1に示す薄膜トランジスタの製造工程の第6
工程を示す断面構造図である。
工程を示す断面構造図である。
【図8】この発明の第2実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図9】この発明の第3実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図10】この発明の第4実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図11】この発明の第5実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図12】この発明による薄膜トランジスタを用いたS
RAMのメモリセルの等価回路図である。
RAMのメモリセルの等価回路図である。
【図13】この発明による薄膜トランジスタを用いたS
RAMのメモリセルの下層部分の平面構造を示す平面構
造図である。
RAMのメモリセルの下層部分の平面構造を示す平面構
造図である。
【図14】図13と同様のSRAMのメモリセルの上層
部分の平面構造を示す平面構造図である。
部分の平面構造を示す平面構造図である。
【図15】図13および図14中の切断線X−Xに沿っ
た方向からのメモリセルの断面構造図である。
た方向からのメモリセルの断面構造図である。
【図16】従来の薄膜トランジスタの断面構造図である
。
。
【図17】図16に示す薄膜トランジスタの製造工程の
第1工程を示す断面構造図である。
第1工程を示す断面構造図である。
【図18】図16に示す薄膜トランジスタの製造工程の
第2工程を示す断面構造図である。
第2工程を示す断面構造図である。
【図19】図16に示す薄膜トランジスタの製造工程の
第3工程を示す断面構造図である。
第3工程を示す断面構造図である。
【図20】図16に示す薄膜トランジスタの製造工程の
第4工程を示す断面構造図である。
第4工程を示す断面構造図である。
41 ゲート電極
42 ゲート絶縁層
43 多結晶シリコン層
44 チャネル領域
45 ソース・ドレイン領域
45a 低濃度不純物領域
45b 高濃度不純物領域
46 側壁絶縁層
47 第1側壁導体層
48 第2側壁導体層
Claims (2)
- 【請求項1】 絶縁性を有する基層上に形成されたゲ
ート電極と、前記ゲート電極の上部表面および側部表面
を覆う絶縁層と、前記絶縁層の表面上に形成された多結
晶シリコン層と、前記多結晶シリコン層中に形成された
チャネル領域と、前記多結晶シリコン層中に形成され、
前記チャネル領域に隣接する低濃度不純物領域と、この
低濃度不純物領域に隣接する高濃度不純物領域とからな
る1対のソース・ドレイン領域とを備えた、薄膜電界効
果素子。 - 【請求項2】 基層上に、その上部表面および側部表
面が絶縁層に覆われたゲート電極を形成する工程と、相
対的に低濃度の不純物を含む第1導体層を前記基層上の
全面に形成した後、異方性エッチングを施すことによっ
て前記ゲート電極の側壁に形成された前記絶縁層の側壁
に第1側壁導体層を形成する工程と、相対的に高濃度の
不純物を含む第2導体層を前記基層上の全面に形成した
後、異方性エッチングを施すことによって前記第1側壁
導体層の側壁に第2側壁導体層を形成する工程と、前記
第1側壁導体層、前記絶縁層および前記基層に対して大
きな選択比を有するエッチング法を用いて前記第2側壁
導体層をエッチングし、前記第1側壁導体層の表面を露
出させる工程と、前記第1、第2側壁導体層および前記
絶縁層の表面上に多結晶シリコン層を形成する工程と、
熱処理を施して、前記第1および第2側壁導体層の中に
含まれる不純物を前記多結晶シリコン層中に拡散させる
ことにより、低濃度と高濃度の不純物領域からなるソー
ス・ドレイン領域を形成する工程とを備えた、薄膜電界
効果素子の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3091819A JPH04322469A (ja) | 1991-04-23 | 1991-04-23 | 薄膜電界効果素子およびその製造方法 |
US07/852,879 US5262655A (en) | 1991-04-23 | 1992-03-17 | Thin film field effect device having an LDD structure and a method of manufacturing such a device |
EP92105358A EP0510380B1 (en) | 1991-04-23 | 1992-03-27 | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
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