JP3043791B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3043791B2 JP3043791B2 JP2256958A JP25695890A JP3043791B2 JP 3043791 B2 JP3043791 B2 JP 3043791B2 JP 2256958 A JP2256958 A JP 2256958A JP 25695890 A JP25695890 A JP 25695890A JP 3043791 B2 JP3043791 B2 JP 3043791B2
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- insulating film
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高密度集積回路に用いられる微細構造のMIS
型半導体装置とその製造方法に関する。
型半導体装置とその製造方法に関する。
（従来の技術） 集積回路の微細加工技術の進歩により、ゲート長0.5
μｍあるいは、それ以下のトランジスタが作られるよう
になってきた。この様な微細トランジスタとして従来よ
りLDD（Lightly Doped Drain）構造がよく知られてい
る。このLDD構造は第５図に示す様に、ソース・ドレイ
ンの拡散層がゲートをマスクとしたイオン注入により形
成された低濃度層と側壁絶縁膜形成後に形成された高濃
度層から成っている。この様にチャネル領域と接する拡
散層が低濃度であるために空乏層がチャネル領域のみな
らず低濃度層側に延びるため、空乏層の電界強度を緩和
できる。このため、ホット・キャリヤ効果に対する高い
信頼性が得られる。
μｍあるいは、それ以下のトランジスタが作られるよう
になってきた。この様な微細トランジスタとして従来よ
りLDD（Lightly Doped Drain）構造がよく知られてい
る。このLDD構造は第５図に示す様に、ソース・ドレイ
ンの拡散層がゲートをマスクとしたイオン注入により形
成された低濃度層と側壁絶縁膜形成後に形成された高濃
度層から成っている。この様にチャネル領域と接する拡
散層が低濃度であるために空乏層がチャネル領域のみな
らず低濃度層側に延びるため、空乏層の電界強度を緩和
できる。このため、ホット・キャリヤ効果に対する高い
信頼性が得られる。
回路としての集積化を図ろうとする場合、トランジス
タに対して新たな要求が起こってくる。
タに対して新たな要求が起こってくる。
第６図はその一例を示している。ゲート電極によりは
さまれたソース・ドレイン領域に、コンタクトを形成す
る場合を示している。この様な構造は集積回路に多々見
られるもので、DRAMのビット線コンタクト部も同様の構
造をしている。（ａ）では、コンタクト孔15とゲート電
極７との短絡を防ぐため両者に対してl1という余裕をと
っている。しかし集積化のためには、この様な余裕は削
除しなければならなくなり、（ｂ）の様にコンタクト孔
15とゲート電極７とがオーバーラップしても短絡しない
様にしなければならなくなる。例えばゲート電極７上に
あらかじめ短絡防止用の絶縁膜20を形成しておくことが
１つの方法となる。
さまれたソース・ドレイン領域に、コンタクトを形成す
る場合を示している。この様な構造は集積回路に多々見
られるもので、DRAMのビット線コンタクト部も同様の構
造をしている。（ａ）では、コンタクト孔15とゲート電
極７との短絡を防ぐため両者に対してl1という余裕をと
っている。しかし集積化のためには、この様な余裕は削
除しなければならなくなり、（ｂ）の様にコンタクト孔
15とゲート電極７とがオーバーラップしても短絡しない
様にしなければならなくなる。例えばゲート電極７上に
あらかじめ短絡防止用の絶縁膜20を形成しておくことが
１つの方法となる。
さて、微細化がさらに進むと、今度はコンタクト孔15
そのものの面積、あるいは側壁絶縁膜11をも微細化しな
ければならなくなり（ｃ）の様になる。この様に、特に
側壁絶縁膜11の膜厚をも微細化しなければならなくなる
と、トランジスタ特性に対して大きな影響が出てくる。
そのものの面積、あるいは側壁絶縁膜11をも微細化しな
ければならなくなり（ｃ）の様になる。この様に、特に
側壁絶縁膜11の膜厚をも微細化しなければならなくなる
と、トランジスタ特性に対して大きな影響が出てくる。
すなわち、（ｃ）中のl2で示した低濃度層と高濃度層
との間のオフセット距離が充分とれなくなったり、ある
いは拡散距離が、より大きい高濃度層が低濃度層を追い
越してしまうことになる。こうなると、いわゆるLDD構
造ではなくなり、従ってホット・キャリヤ効果に対して
信頼性が悪化してしまうことになる。
との間のオフセット距離が充分とれなくなったり、ある
いは拡散距離が、より大きい高濃度層が低濃度層を追い
越してしまうことになる。こうなると、いわゆるLDD構
造ではなくなり、従ってホット・キャリヤ効果に対して
信頼性が悪化してしまうことになる。
また、さらに第７図に示す様に追い越してしまうこと
で、実効チャネル長が（ａ）の様に低濃度層間l3ではな
く（ｂ）の様に高濃度層間l4となるため短チャネル効果
も大きく効く様になるため、グラフ（ｅ）の様にゲート
長の微細化の妨げとなってしまう。
で、実効チャネル長が（ａ）の様に低濃度層間l3ではな
く（ｂ）の様に高濃度層間l4となるため短チャネル効果
も大きく効く様になるため、グラフ（ｅ）の様にゲート
長の微細化の妨げとなってしまう。
この様な側壁絶縁膜の微細化による、あるいは集積回
路を形成するための高温、長時間の熱工程に伴う高濃度
拡散層の大きな延びによるところのこの様なトランジス
タの短チャネル効果の悪化を防ぐためには、高濃度拡散
層の基板中への延びを押さえることが必須となる。
路を形成するための高温、長時間の熱工程に伴う高濃度
拡散層の大きな延びによるところのこの様なトランジス
タの短チャネル効果の悪化を防ぐためには、高濃度拡散
層の基板中への延びを押さえることが必須となる。
このための方法として、Si選択成長法等を用いてソー
ス・ドレイン領域を棚上げしたトランジスタが報告され
ている。
ス・ドレイン領域を棚上げしたトランジスタが報告され
ている。
この場合、高濃度層をソース・ドレインを棚上げした
後に形成しているため、棚上げした分、高濃度層のシャ
ロウ化が出来るため（ｃ）の様に再びチャネル長は低濃
度で決まる様になるため（ｅ）の様に従来のLDD構造な
みの短いゲート長（Ｌ）のトランジスタを実現できるこ
とになる。
後に形成しているため、棚上げした分、高濃度層のシャ
ロウ化が出来るため（ｃ）の様に再びチャネル長は低濃
度で決まる様になるため（ｅ）の様に従来のLDD構造な
みの短いゲート長（Ｌ）のトランジスタを実現できるこ
とになる。
ところが、従来の棚上げトランジスタでは、低濃度層
３のシャロウ化は出来ないため、さらにゲート長を微細
化することができなかった。
３のシャロウ化は出来ないため、さらにゲート長を微細
化することができなかった。
（発明が解決しようとする課題） この様に、従来の棚上げトランジスタでは低濃度層の
シャロウ化が困難で、このことがトランジスタの微細化
の妨げとなっていた。
シャロウ化が困難で、このことがトランジスタの微細化
の妨げとなっていた。
本発明は、前記実情に鑑みてなされたもので、低濃度
層のシャロウ化を実現することで、より微細な棚上げ方
トランジスタを提供することを目的とする。
層のシャロウ化を実現することで、より微細な棚上げ方
トランジスタを提供することを目的とする。
（課題を解決するための手段） そこで本発明の棚上げトランジスタでは、側壁絶縁膜
を耐HF、耐NH4F性の絶縁膜（例えばシリコン窒化膜）あ
るいはそれを含んだ複合膜からなり、その膜厚が800Å
以下の薄膜であることを特徴としている。
を耐HF、耐NH4F性の絶縁膜（例えばシリコン窒化膜）あ
るいはそれを含んだ複合膜からなり、その膜厚が800Å
以下の薄膜であることを特徴としている。
この様な棚上げトランジスタで、低濃度層のシャロウ
化を実現させるための方法としては、低濃度層はゲート
をマスクに不純物のイオン注入を行って形成するが、こ
の後膜厚800Å以下の側壁絶縁膜を形成し、Siの選択成
長を行うまでの間に、800℃以上の熱処理が入らない様
にし、またSi選択成長の全熱工程に於いて900℃未満の
熱工程と低温化している。
化を実現させるための方法としては、低濃度層はゲート
をマスクに不純物のイオン注入を行って形成するが、こ
の後膜厚800Å以下の側壁絶縁膜を形成し、Siの選択成
長を行うまでの間に、800℃以上の熱処理が入らない様
にし、またSi選択成長の全熱工程に於いて900℃未満の
熱工程と低温化している。
（作用） 上記構造によれば、低濃度層のシャロウ化を実現し、
トランジスタの微細化ができる。
トランジスタの微細化ができる。
すなわち、重要なのは、側壁絶縁膜の膜厚を800Å以
下に薄膜化することである。このことにより、第７図
（ｄ）に示す様にその後Siを成長させる時に、チャネル
長をきめている側壁絶縁膜下の低濃度層を形成する不純
物がSi成長層方向に、すい出されるという現象が起こる
ため、チャネル側への横方向の拡散が抑えられる。この
ため、チャネル長が長くなることになり、短チャネル効
果が改善し、第７図（ｄ）の点線の様に大きく向上す
る。もし、側壁絶縁膜が800Å以上だと、第８図に示す
様にこの様な効果はほとんど起きなくなる。これは不純
物のすい出し効果がチャネルをきめている部分にまでお
よばなくなるためである。
下に薄膜化することである。このことにより、第７図
（ｄ）に示す様にその後Siを成長させる時に、チャネル
長をきめている側壁絶縁膜下の低濃度層を形成する不純
物がSi成長層方向に、すい出されるという現象が起こる
ため、チャネル側への横方向の拡散が抑えられる。この
ため、チャネル長が長くなることになり、短チャネル効
果が改善し、第７図（ｄ）の点線の様に大きく向上す
る。もし、側壁絶縁膜が800Å以上だと、第８図に示す
様にこの様な効果はほとんど起きなくなる。これは不純
物のすい出し効果がチャネルをきめている部分にまでお
よばなくなるためである。
このとき側壁絶縁膜を800Å以下にするためには、従
来のシリコン酸化膜では不可能となる。これはゲート電
極と、Si成長層との短絡をまねくためである。Si成長前
には、Si基板上のダメージの除去あるいは自然酸化膜の
除去のため、希HF溶液やNH4F溶液などを用いた前処理が
伴う。もし、側壁絶縁膜がシリコン酸化膜だと、この前
処理により大きくエッチングされてしまうからである。
来のシリコン酸化膜では不可能となる。これはゲート電
極と、Si成長層との短絡をまねくためである。Si成長前
には、Si基板上のダメージの除去あるいは自然酸化膜の
除去のため、希HF溶液やNH4F溶液などを用いた前処理が
伴う。もし、側壁絶縁膜がシリコン酸化膜だと、この前
処理により大きくエッチングされてしまうからである。
以上より、この様な棚上げトランジスタでは、側壁絶
縁膜の膜厚を800Å以下の耐HF,NH4F性の膜を用いること
が必須となる。
縁膜の膜厚を800Å以下の耐HF,NH4F性の膜を用いること
が必須となる。
本発明の方法によれば、低濃度層のイオン注入後、Si
成長までの間に800℃以上の熱処理が入らないため、不
純物の活性化、拡散はほとんど行われていない。この状
態で、Si成長を行うことによりSi成長層側への、すい出
し効果を高めることができる。
成長までの間に800℃以上の熱処理が入らないため、不
純物の活性化、拡散はほとんど行われていない。この状
態で、Si成長を行うことによりSi成長層側への、すい出
し効果を高めることができる。
このことからも、側壁絶縁膜はシリコン酸化膜であっ
てはならない。正常シリコン酸化膜はCVD法により形成
され、耐HF,耐NH4F性を高めるため、900℃程度以上の熱
工程によりデンシフライを行わなければならない。
てはならない。正常シリコン酸化膜はCVD法により形成
され、耐HF,耐NH4F性を高めるため、900℃程度以上の熱
工程によりデンシフライを行わなければならない。
また、Si選択成長時の温度も、このすい出し効果に大
きく効くことが第９図によりわかる。すなわち、温度が
900℃程度だと高温であるため、拡散距離が大きいため
チャネル方向へもより大きく延びてしまい、すい出しが
あっても、チャネル長の拡大にはならない。ところが80
0℃程度に低温化してやると、すい出し効果が顕著とな
る。従って、低濃度層のシャロウ化を実現した棚上げト
ランジスタを形成することができることになる。
きく効くことが第９図によりわかる。すなわち、温度が
900℃程度だと高温であるため、拡散距離が大きいため
チャネル方向へもより大きく延びてしまい、すい出しが
あっても、チャネル長の拡大にはならない。ところが80
0℃程度に低温化してやると、すい出し効果が顕著とな
る。従って、低濃度層のシャロウ化を実現した棚上げト
ランジスタを形成することができることになる。
側壁絶縁膜は40Åにしても使用可能である。
（実施例） 以下、本発明の実施例を説明する。
第１図（ａ）（ｂ）は、一実施例のCMOSインバータを
示す平面図とそのＡ−Ａ′断面図である。この様に本発
明のトランジスタは、ｎチャネルとしてもｐチャネルと
しても、あるいはCMOSとしても形成できる。
示す平面図とそのＡ−Ａ′断面図である。この様に本発
明のトランジスタは、ｎチャネルとしてもｐチャネルと
しても、あるいはCMOSとしても形成できる。
この実施例では、Si基板１にｎ型ウェル２およびｐ型
ウェル３が形成され、それぞれの領域にｐチャネルMOS
トランジスタとｎチャネルMOSトランジスタが形成され
ている。両者とも、棚上げ型のMOSトランジスタであ
る。なお、この基板１の導電型はp,nいずれでもよく、
ウェル構造も、種々変形できる。例えば、ｐ型Si基板を
用いてこれにｎ型ウェルのみを形成したものでも良い。
ウェル３が形成され、それぞれの領域にｐチャネルMOS
トランジスタとｎチャネルMOSトランジスタが形成され
ている。両者とも、棚上げ型のMOSトランジスタであ
る。なお、この基板１の導電型はp,nいずれでもよく、
ウェル構造も、種々変形できる。例えば、ｐ型Si基板を
用いてこれにｎ型ウェルのみを形成したものでも良い。
各ウェル2,3の間およびフィールド領域には分離用絶
縁膜４が形成されている。本実施例では選択酸化法（LO
COS法）により形成しているが、その他、酸化膜埋め込
み法（BOX法）や溝を掘るトレンチ分離法など種々適用
できる。
縁膜４が形成されている。本実施例では選択酸化法（LO
COS法）により形成しているが、その他、酸化膜埋め込
み法（BOX法）や溝を掘るトレンチ分離法など種々適用
できる。
この様に素子分離された基板の各領域にゲート絶縁膜
６を介してゲート電極７が形成されている。ｐチャネル
側の第１のゲート電極71とｎチャネル側の第２のゲート
電極72とは（ａ）に示す様に共通の膜で形成され、素子
領域外で共通になっている。材質は多結晶シリコン膜、
金属膜、あるいは両者の複合膜など何であってもかまわ
ない。なおｐチャネルMOSトランジスタ領域のｎ型ウェ
ル２表面には予め、ゲート電極７にn+型多結晶シリコン
膜を用いた場合のしきい値制御のためにｐ型層５が導入
されている。ｐチャネル側のソース・ドレイン領域は、
第１の低濃度不純物イオン注入層であるp-型層101,102
と、第１の高濃度不純物イオン注入層であるp+型層131,
132とから構成されている。p-型層101,102は、ゲート電
極71をマスクとしてホウ素またはフッ化ホウ素をイオン
注入して得られ、p+型層131,132はゲート電極とその側
壁に選択的に形成された第１の絶縁膜111をマスクとし
て同じくホウ素またはフッ化ホウ素をSi成長により棚上
げされたソース・ドレイン領域中にイオン注入して形成
されたものである。p-型層101,102は、Si成長時のすい
出しにより、Si成長層中にも延び、従って基板中の延び
は非常にシャロウになっている。ｎチャネル側のソース
・ドレイン領域は、第２の低濃度不純物イオン注入層で
あるn-型層91,92と、第２の高濃度不純物イオン注入層
であるn+型層121,122とから構成されている。n-型層91,
92は、ゲート電極72をマスクとしてリンあるいはヒ素を
イオン注入して得られ、n+型層121,122はゲート電極と
その側壁に選択的に形成された第２の絶縁膜111をマス
クとしてヒ素あるいはリンをSi成長により棚上げされた
ソース・ドレイン領域中にイオン注入して形成されたも
のである。なお第1,第２の絶縁膜111,112は膜厚が1000
Å以下の同じCVDシリコン窒化膜を側壁残しの技術によ
り各ゲート電極71,72の側壁に残したものである。n-型
層91,92はSi成長時のすい出しにより、Si成長層中にも
延び基板中への延びは、シャロウになっている。側壁絶
縁膜111,112の膜厚が薄いため、チャネル長を決めてい
る。p-型層101,102、n-型層91,92のチャネル領域側端部
の不純物もすい出し効果の影響を受けるためチャネル側
に延びにくくなり、実効チャネル長が通常の棚上げトラ
ンジスタやLDDトランジスタよりも大きくできている。
６を介してゲート電極７が形成されている。ｐチャネル
側の第１のゲート電極71とｎチャネル側の第２のゲート
電極72とは（ａ）に示す様に共通の膜で形成され、素子
領域外で共通になっている。材質は多結晶シリコン膜、
金属膜、あるいは両者の複合膜など何であってもかまわ
ない。なおｐチャネルMOSトランジスタ領域のｎ型ウェ
ル２表面には予め、ゲート電極７にn+型多結晶シリコン
膜を用いた場合のしきい値制御のためにｐ型層５が導入
されている。ｐチャネル側のソース・ドレイン領域は、
第１の低濃度不純物イオン注入層であるp-型層101,102
と、第１の高濃度不純物イオン注入層であるp+型層131,
132とから構成されている。p-型層101,102は、ゲート電
極71をマスクとしてホウ素またはフッ化ホウ素をイオン
注入して得られ、p+型層131,132はゲート電極とその側
壁に選択的に形成された第１の絶縁膜111をマスクとし
て同じくホウ素またはフッ化ホウ素をSi成長により棚上
げされたソース・ドレイン領域中にイオン注入して形成
されたものである。p-型層101,102は、Si成長時のすい
出しにより、Si成長層中にも延び、従って基板中の延び
は非常にシャロウになっている。ｎチャネル側のソース
・ドレイン領域は、第２の低濃度不純物イオン注入層で
あるn-型層91,92と、第２の高濃度不純物イオン注入層
であるn+型層121,122とから構成されている。n-型層91,
92は、ゲート電極72をマスクとしてリンあるいはヒ素を
イオン注入して得られ、n+型層121,122はゲート電極と
その側壁に選択的に形成された第２の絶縁膜111をマス
クとしてヒ素あるいはリンをSi成長により棚上げされた
ソース・ドレイン領域中にイオン注入して形成されたも
のである。なお第1,第２の絶縁膜111,112は膜厚が1000
Å以下の同じCVDシリコン窒化膜を側壁残しの技術によ
り各ゲート電極71,72の側壁に残したものである。n-型
層91,92はSi成長時のすい出しにより、Si成長層中にも
延び基板中への延びは、シャロウになっている。側壁絶
縁膜111,112の膜厚が薄いため、チャネル長を決めてい
る。p-型層101,102、n-型層91,92のチャネル領域側端部
の不純物もすい出し効果の影響を受けるためチャネル側
に延びにくくなり、実効チャネル長が通常の棚上げトラ
ンジスタやLDDトランジスタよりも大きくできている。
具体的な数値例を挙げれば、例えばｐチャネル側のゲ
ート長、ｎチャネル側のゲート長を0.4μｍに設定し、
それぞれのソース・ドレイン領域の不純物注入条件およ
び熱処理条件を選ぶことにより、実効チャネル長をｐチ
ャネル側、ｎチャネル側ともに0.3μｍとする。
ート長、ｎチャネル側のゲート長を0.4μｍに設定し、
それぞれのソース・ドレイン領域の不純物注入条件およ
び熱処理条件を選ぶことにより、実効チャネル長をｐチ
ャネル側、ｎチャネル側ともに0.3μｍとする。
素子形成された基板上は、CVD絶縁膜14により覆わ
れ、これにコンタクト孔が開けられてAl膜等の金属配線
161〜164が形成されている。
れ、これにコンタクト孔が開けられてAl膜等の金属配線
161〜164が形成されている。
第２図（ａ）〜（ｌ）はこの実施例のCMOSの製造工程
を説明するための断面図である。また第３図（ａ）〜
（ｅ）はその要部工程での平面図である。これらの図を
参照して次に具体的な製造工程を説明する。まず、Si基
板１のｐチャネルMOSトランジスタを形成すべき領域に
ｎ型ウェル２を、ｎチャネルMOSトランジスタを形成す
べき領域にｐ型ウェル３を、それぞれ表面付近で不純物
濃度1016/cm3程度となるように形成する。この後ウェル
分離絶縁膜41および素子分離絶縁膜42を同時に形成す
る。第３図（ａ）は、分離されたｐ型ウェル領域21とｎ
型ウェル領域22を示している。この後各領域にゲート絶
縁膜６となる100Å程度の熱酸化膜を形成し、それぞれ
の領域にパンチスルー防止やしきい値制御のためのイオ
ン注入を行う。ｎ型ウェル２表面部には埋込みチャネル
を構成するｐ型層５がイオン注入により形成される。具
体的に、ゲート電極としてn+型多結晶シリコン膜を用い
るこの実施例で各領域の表面濃度制御を行った後の、そ
れぞれの領域の不純物濃度分布を第４図（ａ）（ｂ）に
示す。第４図（ａ）はｎ型ウェル２の表面部、同図
（ｂ）はｐ型ウェル３の表面部の不純物濃度分布であ
る。この後第２図（ｂ）に示すように、2000Å〜4000Å
のリンを含む多結晶シリコン膜７を堆積し、その上に、
CVD法による酸化シリコン膜を1000Å〜3000Åあるい
は、数100Å多結晶シリコン膜７を酸化した後CVD法によ
るシリコン窒化膜を2000Å以下堆積する、あるいは常に
シリコン窒化膜を2000Å以下堆積するなどしてゲート電
極材上に絶縁膜を形成した後、シリコン窒化膜の様な酸
素を通さない膜を用いると、後に酸化工程が多く入って
も、ゲート材が酸化消失される心配がない。フォトレジ
スト81をパターン形成してこれをマスクとしてゲート絶
縁膜71′,72′、さらに多結晶シリコン膜７をエッチン
グすることにより、ゲート電極71,72を形成する。ゲー
ト電極71,72はこの実施例では共通の信号入力端子に接
続されるように、第３図（ｂ）に示すように連続的に形
成される。次に、第２図（ｃ）に示すようにｐチャネル
側をフォトレジスト82で覆い、リンあるいはヒ素のイオ
ン注入によりｎチャネル側の低濃度ソース，ドレイン領
域を構成するn-型層91,92を形成する。イオン注入条件
は、加速電圧25KeV、ドーズ量４×1013〜１×1014/cm2
とする。次いで第２図（ｄ）に示すように、ｎチャネル
側をフォトレジスト83で覆い、フッ化ホウ素あるいはホ
ウ素をイオン注入してｐチャネル側のソース・ドレイン
領域の低濃度層であるp-型層101,102を形成する。この
時のイオン注入条件は、加速電圧15KeV、ドーズ量４×1
013〜１×1014/cm2とする。この後、CVD法により、第２
図（ｅ）に示すように全面に膜厚が、500〜800Å以下の
窒化シリコン膜11を堆積する。そして反応性イオンエッ
チングにより全面エッチングして、ゲート電極71,72の
側壁部にのみ絶縁膜11を選択的に残す。各ゲート電極
71,72の側壁に残される絶縁膜111,112の厚みは500〜800
Å程度とする。この側壁絶縁膜11は第３図（ｄ）に示す
ように連続するゲート電極71,72に沿ってその周囲に連
続的に残されることになる。ここで重要なのは、側壁絶
縁膜の膜厚が少なくとも1000Å以下の薄膜であること
と、ｎチャネル、ｐチャネルの低濃度ソース・ドレイン
領域を構成するn-型層91,92、p-型層101,102のためのイ
オン注入後、この工程までの間800℃以上の熱工程が行
なわれていないことである。従って、この時n-型層91,9
2、p-型層101,102は、いずれも、ほとんどイオン注入さ
れたままの状態で拡散をしていない。
を説明するための断面図である。また第３図（ａ）〜
（ｅ）はその要部工程での平面図である。これらの図を
参照して次に具体的な製造工程を説明する。まず、Si基
板１のｐチャネルMOSトランジスタを形成すべき領域に
ｎ型ウェル２を、ｎチャネルMOSトランジスタを形成す
べき領域にｐ型ウェル３を、それぞれ表面付近で不純物
濃度1016/cm3程度となるように形成する。この後ウェル
分離絶縁膜41および素子分離絶縁膜42を同時に形成す
る。第３図（ａ）は、分離されたｐ型ウェル領域21とｎ
型ウェル領域22を示している。この後各領域にゲート絶
縁膜６となる100Å程度の熱酸化膜を形成し、それぞれ
の領域にパンチスルー防止やしきい値制御のためのイオ
ン注入を行う。ｎ型ウェル２表面部には埋込みチャネル
を構成するｐ型層５がイオン注入により形成される。具
体的に、ゲート電極としてn+型多結晶シリコン膜を用い
るこの実施例で各領域の表面濃度制御を行った後の、そ
れぞれの領域の不純物濃度分布を第４図（ａ）（ｂ）に
示す。第４図（ａ）はｎ型ウェル２の表面部、同図
（ｂ）はｐ型ウェル３の表面部の不純物濃度分布であ
る。この後第２図（ｂ）に示すように、2000Å〜4000Å
のリンを含む多結晶シリコン膜７を堆積し、その上に、
CVD法による酸化シリコン膜を1000Å〜3000Åあるい
は、数100Å多結晶シリコン膜７を酸化した後CVD法によ
るシリコン窒化膜を2000Å以下堆積する、あるいは常に
シリコン窒化膜を2000Å以下堆積するなどしてゲート電
極材上に絶縁膜を形成した後、シリコン窒化膜の様な酸
素を通さない膜を用いると、後に酸化工程が多く入って
も、ゲート材が酸化消失される心配がない。フォトレジ
スト81をパターン形成してこれをマスクとしてゲート絶
縁膜71′,72′、さらに多結晶シリコン膜７をエッチン
グすることにより、ゲート電極71,72を形成する。ゲー
ト電極71,72はこの実施例では共通の信号入力端子に接
続されるように、第３図（ｂ）に示すように連続的に形
成される。次に、第２図（ｃ）に示すようにｐチャネル
側をフォトレジスト82で覆い、リンあるいはヒ素のイオ
ン注入によりｎチャネル側の低濃度ソース，ドレイン領
域を構成するn-型層91,92を形成する。イオン注入条件
は、加速電圧25KeV、ドーズ量４×1013〜１×1014/cm2
とする。次いで第２図（ｄ）に示すように、ｎチャネル
側をフォトレジスト83で覆い、フッ化ホウ素あるいはホ
ウ素をイオン注入してｐチャネル側のソース・ドレイン
領域の低濃度層であるp-型層101,102を形成する。この
時のイオン注入条件は、加速電圧15KeV、ドーズ量４×1
013〜１×1014/cm2とする。この後、CVD法により、第２
図（ｅ）に示すように全面に膜厚が、500〜800Å以下の
窒化シリコン膜11を堆積する。そして反応性イオンエッ
チングにより全面エッチングして、ゲート電極71,72の
側壁部にのみ絶縁膜11を選択的に残す。各ゲート電極
71,72の側壁に残される絶縁膜111,112の厚みは500〜800
Å程度とする。この側壁絶縁膜11は第３図（ｄ）に示す
ように連続するゲート電極71,72に沿ってその周囲に連
続的に残されることになる。ここで重要なのは、側壁絶
縁膜の膜厚が少なくとも1000Å以下の薄膜であること
と、ｎチャネル、ｐチャネルの低濃度ソース・ドレイン
領域を構成するn-型層91,92、p-型層101,102のためのイ
オン注入後、この工程までの間800℃以上の熱工程が行
なわれていないことである。従って、この時n-型層91,9
2、p-型層101,102は、いずれも、ほとんどイオン注入さ
れたままの状態で拡散をしていない。
この後、前処理として希HF溶液などを用いて、ソース
・ドレイン部のダメージ、自然酸化膜の除去を行なった
後、ジクロロシランやシランガスを用いて、露出したソ
ース・ドレイン領域にSi成長層を形成する。
・ドレイン部のダメージ、自然酸化膜の除去を行なった
後、ジクロロシランやシランガスを用いて、露出したソ
ース・ドレイン領域にSi成長層を形成する。
この時、あまり高温の熱処理を伴う成長方法である
と、低濃度層不純物が、基板中に大きく延びてしまい、
すい出し効果によるシャロウ化が実現できない。温度と
しては、少なくとも900℃未満の熱工程でなければなら
ない。また、一般には800℃以上である。この後第２図
（ｇ）に示すように、再びｐチャネル側をフォトレジス
ト83で覆い、ヒ素あるいはリンをイオン注入してｎチャ
ネル側のソース・ドレイン領域に高濃度n+型層121,122
を形成する。このときのイオン注入条件は、加速電圧40
KeV、ドーズ量５×1015/cm2〜１×1016/cm2とする。更
に第２図（ｈ）に示すように、ｎチャネル側をフォトレ
ジスト84で覆い、フッ化ホウ素あるいはホウ素をイオン
注入してｐチャネル側のソース・ドレイン領域に高濃度
のｐ型層131,132を形成する。この時のイオン注入条件
は、加速電圧30KeV、ドーズ量３×1515/cm2〜１×1016/
cm2とする。
と、低濃度層不純物が、基板中に大きく延びてしまい、
すい出し効果によるシャロウ化が実現できない。温度と
しては、少なくとも900℃未満の熱工程でなければなら
ない。また、一般には800℃以上である。この後第２図
（ｇ）に示すように、再びｐチャネル側をフォトレジス
ト83で覆い、ヒ素あるいはリンをイオン注入してｎチャ
ネル側のソース・ドレイン領域に高濃度n+型層121,122
を形成する。このときのイオン注入条件は、加速電圧40
KeV、ドーズ量５×1015/cm2〜１×1016/cm2とする。更
に第２図（ｈ）に示すように、ｎチャネル側をフォトレ
ジスト84で覆い、フッ化ホウ素あるいはホウ素をイオン
注入してｐチャネル側のソース・ドレイン領域に高濃度
のｐ型層131,132を形成する。この時のイオン注入条件
は、加速電圧30KeV、ドーズ量３×1515/cm2〜１×1016/
cm2とする。
この後、第２図（ｉ）に示すように全面にCVD絶縁膜1
4を堆積し、熱処理を行って注入不純物の活性化を行
う。この熱処理条件は、850℃〜900℃、60分程度とす
る。
4を堆積し、熱処理を行って注入不純物の活性化を行
う。この熱処理条件は、850℃〜900℃、60分程度とす
る。
本図ではｎチャネルでは、n+がn-よりあさく形成さ
れ、ｐチャネルでは、p+がp-よりふかく形成されている
が、この関係は、イオン注入条件、Si成長膜厚、熱処理
などにより変化するので、どの様になっていてもかまわ
ない。重要なのはチャネル長がp-とn-とで、それぞれ決
まっていることである。
れ、ｐチャネルでは、p+がp-よりふかく形成されている
が、この関係は、イオン注入条件、Si成長膜厚、熱処理
などにより変化するので、どの様になっていてもかまわ
ない。重要なのはチャネル長がp-とn-とで、それぞれ決
まっていることである。
この後第２図（ｊ）に示すように、フォトレジスト85
のパターンを形成してCVD絶縁膜14を選択エッチングす
ることにより、同図（ｋ）のようにコンタクトホール15
（151,152,…）を形成する。第２図（ｋ）では、ソース
・ドレイン領域のコンタクトホールのみが示されている
が、第３図（ｅ）に示されるように、ゲート電極71,72
の共通接続部にもゲート端子取り出しためのコンタクト
ホール155が形成される。そして最後に、第２図（ｌ）
に示すようにAl膜による電極配線16（161,162,…）を形
成して、CMOSインバータが完成する。
のパターンを形成してCVD絶縁膜14を選択エッチングす
ることにより、同図（ｋ）のようにコンタクトホール15
（151,152,…）を形成する。第２図（ｋ）では、ソース
・ドレイン領域のコンタクトホールのみが示されている
が、第３図（ｅ）に示されるように、ゲート電極71,72
の共通接続部にもゲート端子取り出しためのコンタクト
ホール155が形成される。そして最後に、第２図（ｌ）
に示すようにAl膜による電極配線16（161,162,…）を形
成して、CMOSインバータが完成する。
実施例では、ゲート電極としてn+型多結晶シリコン膜
を用いた場合を説明したが、微細化されたCMOSの各トラ
ンジスタのしきい値を最適制御するために、チャネル・
ドープの条件と共に、ゲート電極として他の適当な導体
膜を選ぶことができる。例えば、タングステン（Ｗ）な
どの高融点金属材料やそのシリサイドなどがゲート電極
に用いられる。更に活性化の方法として、ランプなどを
用いた短時間に加熱するラビッド・アニールを並用して
もかまわない。通常、DRAMなどの集積回路では、トラン
ジスタを形成後、種々の工程が加わり、それに伴って長
時間の熱工程たとえば、900℃,200分などを伴う。
を用いた場合を説明したが、微細化されたCMOSの各トラ
ンジスタのしきい値を最適制御するために、チャネル・
ドープの条件と共に、ゲート電極として他の適当な導体
膜を選ぶことができる。例えば、タングステン（Ｗ）な
どの高融点金属材料やそのシリサイドなどがゲート電極
に用いられる。更に活性化の方法として、ランプなどを
用いた短時間に加熱するラビッド・アニールを並用して
もかまわない。通常、DRAMなどの集積回路では、トラン
ジスタを形成後、種々の工程が加わり、それに伴って長
時間の熱工程たとえば、900℃,200分などを伴う。
本実施例ではSi成長は不純物を含まずに成長させ、そ
の後イオン注入によりドーピングを行っているが、CMOS
でなくｐ−チャネルあるいはｎ−チャネルの片側のみ棚
上げ構造とする場合は不純物をドーピングさせたSiを成
長させてもかまわない。ただし、この場合は、低濃度層
の不純物がすい出される効果は多少おさえられる可能性
はあるが、低濃度層と高濃度層のオフセットなどはおこ
らなくなる。
の後イオン注入によりドーピングを行っているが、CMOS
でなくｐ−チャネルあるいはｎ−チャネルの片側のみ棚
上げ構造とする場合は不純物をドーピングさせたSiを成
長させてもかまわない。ただし、この場合は、低濃度層
の不純物がすい出される効果は多少おさえられる可能性
はあるが、低濃度層と高濃度層のオフセットなどはおこ
らなくなる。
以上述べたように本発明によれば、低濃度層のチャネ
ル側端部のチャネル側への延びをおさえることにより、
微細な棚上げトランジスタを得られる。
ル側端部のチャネル側への延びをおさえることにより、
微細な棚上げトランジスタを得られる。
また本発明の方法によれば、低濃度層のすい出し効果
を活用することにより、棚上げトランジスタの性能向上
を実現できる。
を活用することにより、棚上げトランジスタの性能向上
を実現できる。
第１図は本発明の一実施例のCMOSインバータを示す図、
第２図，第３図は装置工程を示す断面図、第４図は各ト
ランジスタ領域のチャネル部の不純物分布を示す図、第
５図はLDDトランジスタの図、第６図はトランジスタの
微細化を示す図、第７図はしきい値電圧のゲート長依存
性を示す図、第８図は側壁絶縁膜膜厚の効果を示す図、
第９図はSi成長時の温度の効果を示す図である。 １……Si基板、２……ｎ型ウェル、 ３……ｐ型ウェル、４……分離用絶縁膜、 ５……ｐ型層、６……ゲート絶縁膜、 71,72……ゲート電極、81〜85……フォトレジスト、 91,92……n-型層（第２の低濃度不純物イオン注入
層）、 101,102……p-型層（第１の低濃度不純物イオン注入
層）、 111,112……側壁絶縁膜、 121,122……n+型層（第２の高濃度不純物イオン注入
層）、 131,132……p+型層（第１の高濃度不純物イオン注入
層）、 14……絶縁膜、16……電極配線、 20……ゲート上絶縁膜、30……シリコン成長層。
第２図，第３図は装置工程を示す断面図、第４図は各ト
ランジスタ領域のチャネル部の不純物分布を示す図、第
５図はLDDトランジスタの図、第６図はトランジスタの
微細化を示す図、第７図はしきい値電圧のゲート長依存
性を示す図、第８図は側壁絶縁膜膜厚の効果を示す図、
第９図はSi成長時の温度の効果を示す図である。 １……Si基板、２……ｎ型ウェル、 ３……ｐ型ウェル、４……分離用絶縁膜、 ５……ｐ型層、６……ゲート絶縁膜、 71,72……ゲート電極、81〜85……フォトレジスト、 91,92……n-型層（第２の低濃度不純物イオン注入
層）、 101,102……p-型層（第１の低濃度不純物イオン注入
層）、 111,112……側壁絶縁膜、 121,122……n+型層（第２の高濃度不純物イオン注入
層）、 131,132……p+型層（第１の高濃度不純物イオン注入
層）、 14……絶縁膜、16……電極配線、 20……ゲート上絶縁膜、30……シリコン成長層。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (3)
- 【請求項１】半導体基板上にゲート電極を形成する工程
と、 前記ゲート電極をマスクとしてｎ型不純物をイオン注入
することによって、不純物層を形成する第１のイオン注
入工程と、 前記ゲート電極の側壁に膜厚40〜800Åのシリコン窒化
物の側壁絶縁膜を形成する工程と、 この側壁絶縁膜を形成する工程後に、前記半導体基板表
面に形成される自然酸化膜を除去する工程と、 この自然酸化膜を除去する工程後に、前記不純物層上
に、シリコン層を成長温度800℃以上900℃未満で形成
し、前記側壁絶縁膜下の前記不純物層中の前記ｎ型不純
物を前記シリコン層にすい出し、前記不純物層を拡散層
にする工程を備えることを特徴とする半導体装置の製造
方法。 - 【請求項２】前記ゲート電極及び側壁絶縁膜をマスクと
して、前記第１のイオン注入工程よりも高濃度のｎ型不
純物をイオン注入する第２のイオン注入工程を備えるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記ｎ型不純物がリンまたはヒ素であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256958A JP3043791B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256958A JP3043791B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137535A JPH04137535A (ja) | 1992-05-12 |
| JP3043791B2 true JP3043791B2 (ja) | 2000-05-22 |
Family
ID=17299733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256958A Expired - Fee Related JP3043791B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043791B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW432636B (en) * | 1997-09-26 | 2001-05-01 | Thunderbird Tech Inc | Metal gate fermi-threshold field effect transistor |
-
1990
- 1990-09-28 JP JP2256958A patent/JP3043791B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137535A (ja) | 1992-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |