JPH06232404A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH06232404A
JPH06232404A JP5032442A JP3244293A JPH06232404A JP H06232404 A JPH06232404 A JP H06232404A JP 5032442 A JP5032442 A JP 5032442A JP 3244293 A JP3244293 A JP 3244293A JP H06232404 A JPH06232404 A JP H06232404A
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Abstract

(57)【要約】 【目的】 異なる厚さを有する活性層の不純物濃度を一
定に制御して、特性のばらつきを極めて小さくできる半
導体装置を得る。 【構成】 絶縁膜４０２上の単結晶半導体層４０３に形
成された集積回路において、該集積回路を構成する複数
の能動素子の活性層膜厚４０７，４０８の最大値をＴ
SOI(max)、最小値をＴSOI(min)とした場合、該活性層４
０７，４０８の不純物濃度の最大値と最小値の比がＴ
SOI(max)／ＴSOI(min)以下であることを特徴とし、また
その製造方法としては、まず、絶縁膜４０２上の単結晶
半導体層４０３中に不純物イオンを導入する工程（図１
（ｂ），（ｃ））と、該イオンを単結晶半導体層４０３
中の深さ方向へ均一に拡散する工程（ｄ）と、単結晶半
導体層４０７，４０８の表面の一部を除去する工程
（ｅ）と、該除去工程により厚さが薄くなった層を複数
の能動素子の活性層とする工程（ｆ），（ｇ）とを有す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、より具体的には絶縁膜上の単結晶薄膜（ＳＯＩ：Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）上に形成さ
れた半導体集積回路装置及び製造方法等に関する。
【０００２】
【従来の技術】［従来例Ａ］従来のＳＯＩ上の半導体集
積回路装置の例を図１１（ｅ）の断面模式図に示す。図
１１（ｅ）はＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの断面構
造を示したもので、ｎ+ 型ソース・ドレイン９１３、ｐ
型ウェル９０７、ポリシリコンゲート電極９１１より構
成されるＮＭＯＳＦＥＴ、ｐ+ 型ソース・ドレイン９１
４、ｎ型ウェル９０８、ポリシリコンゲート電極９１２
より構成されるＰＭＯＳＦＥＴがフィールド酸化膜９０
６により完全分離され、シリコン基板９０１上の絶縁膜
９０２上に形成されている図である。
【０００３】図１１（ｅ）のＮＭＯＳ，ＰＭＯＳを組合
せ、電気的に接続することで、インバータ、ＮＡＮＤ，
ＮＯＲなどの機能を有する種々の回路を構成していくこ
とができる。
【０００４】また、ＳＯＩ上のＭＯＳトランジスタはソ
ースドレインの拡散層直下が絶縁膜９０２であるため、
バルクシリコン上のデバイスで寄生容量の原因となって
いるソース・ドレイン−ウェル間の接合容量が著しく低
減されるので回路動作が高速になるという利点がある。
【０００５】図１１（ｅ）の構造を実現する製造工程を
図１０（ａ）〜（ｃ）、図１１（ｄ）〜（ｅ）を用いて
説明する。
【０００６】まず、絶縁膜９０２によりシリコン基板９
０１と分離された単結晶シリコン９０３を有するＳＯＩ
基板９００を用意し、単結晶シリコン９０３を５００Å
酸化し、バッファー酸化膜９０４を形成後、ＬＰ−ＣＶ
Ｄでシリコン窒化膜９０５を１０００〜２０００Å堆積
し、パターニングする（図１０（ａ））。
【０００７】次に、Ｈ2 ／Ｏ2 ガス中で酸化をおこない
単結晶シリコン９０３の領域を分離する。この従来例で
は単結晶シリコン９０３の厚さを５００〜４５００Åと
し、上記の酸化により、酸化膜９０６直下と絶縁膜９０
２の間に単結晶領域が残らない様にしている。
【０００８】つづいて、窒化膜９０５をリン酸ではく離
した後、ＰＭＯＳＦＥＴの形成される領域をレジスト９
０９で覆い、ボロン又は２弗化ボロンのイオン注入を行
う。このとき、イオン注入量は単結晶シリコンの厚さに
より異なるが、従来例では単結晶シリコン中のｐ型不純
物濃度が１Ｅ１４〜１Ｅ１７（ｃｍ-3）となる様に選
ぶ。例えば単結晶シリコンの厚さが４０００Åのとき、
ボロンを６０ｋｅＶのエネルギーで４Ｅ１１ｃｍ-2のｄ
ｏｓｅ量で注入する（図１０（ｂ））。
【０００９】次にレジスト９０９をエッチング除去し、
新たにレジスト９１０を塗布し、パターニングした後、
ＰＭＯＳＦＥＴを形成する領域にリン又はヒ素等のｎ型
不純物を注入する。ｐ型不純物層９０７を形成する場合
と同様に、単結晶シリコン９０３の厚さにより、ｎ層不
純物濃度が１Ｅ１４〜１Ｅ１７（ｃｍ-3）となる様に、
ｄｏｓｅ量を選ぶ。例えば、単結晶シリコンの厚さが４
０００Åのとき、リンを６０ｋｅＶのエネルギーで４Ｅ
１１ｃｍ-2のｄｏｓｅ量で注入する（図１０（ｃ））。
【００１０】その後、熱処理、例えば１０００℃で４時
間Ｎ2 ガス中で処理することにより、ｐ型不純物領域９
０７、ｎ型不純物領域９０８の不純物を活性化し、濃度
を均一にする。その後ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴのゲート電極９１１、ＰＭＯ
ＳＦＥＴのゲート電極９１２を形成する。これらの電極
は、イオン注入により、高濃度のｎ型又は高濃度のｐ型
不純物が導入されており、抵抗が充分小さくしてある
（図１１（ｄ））。
【００１１】次にフォトリソグラフィーとイオン注入に
より、ｎ+ 型ソース・ドレイン領域９１３、ひき続きｐ
+ 型ソース・ドレイン領域９１４を形成する。不純物活
性化をおこなった後の断面図が図１１（ｅ）である。
【００１２】図示していないが、この後、層間絶縁膜を
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成して半導体装置が完成する。
【００１３】［従来例Ｂ］従来、例えばシリコン基板に
マイクロマシーニング技術で圧力センサ、カンチレバー
等を作り込む場合には、図１６に示したような治具を用
い、異方性を示すＫＯＨ水溶液等のアルカリ性エッチン
グ液に浸してエッチングを行っていた。
【００１４】９５１はエッチングすべきＳｉ基板であ
り、９５２は耐エッチングマスク、９５３はエッチング
を受ける部分（パターン）である。エッチングサンプル
９５１は治具下蓋９５８の試料受９６０に載せられる。
【００１５】次いで試料９５１上面にＯリングシール９
５４が載せられ、Ｏリング９５４の溝が掘られた治具上
蓋９５５が載せられる。治具上蓋９５５にはエッチング
液が侵入する窓９５６が開けられており、その大きさは
Ｏリング９５４よりも小さくパターン９５３よりも少し
大きめである。また上蓋９５５と下蓋９５８は、別のＯ
リング９５７によってシールされている。
【００１６】このような治具を用いることによって、試
料９５１を侵すエッチング液はエッチングを行いたいパ
ターンの近傍部分以外では、試料９５１に直接接触する
ことがない。従って、例えば試料９５１の裏面側（試料
受側）にエッチング液に侵されるＡｌ配線等が存在して
も、エッチング液によって腐食されることはない。
【００１７】［従来例Ｃ］ＳＯＩ基板上に形成されたＭ
ＯＳ型トランジスタにおいては、チャネルがＯＮして電
流が流れているときに、ソース−ドレイン間に多量の電
流が流れてしまう現象がある。この現像はドレイン端で
の電界集中によってインパクトイオン化が起こり、発生
したホール（ＰＭＯＳにおいては電子）が活性層に蓄積
し、活性層の電位が上昇することにより、ソースをエミ
ッタ、ドレインをコレクタ、活性層をベースとする寄生
バイポーラが動作するために起こると考えられている
（参考文献：ＳＤＭ８−１５４ｐ．１３吉見信 薄膜Ｓ
ＯＩを用いた高性能ＳＯＩＭＯＳＦＥＴの特性解析）。
【００１８】このことを解決するために、従来のＳＯＩ
基板上のＭＯＳトランジスタにおいては、ドレインとチ
ャネル部の間にドレインと同じ導電型の低濃度電界緩和
層を設け、インパクトイオン化を抑制し耐圧の向上をは
かっている。
【００１９】図２３の平面図、及び図２４の断面模式図
に従来の技術を示す。Ｎ型ＭＯＳＦＥＴの例をあげる
と、素子分離領域９７１を形成し、活性領域９７２を作
る。ゲート酸化膜９７３を形成後、活性領域９７２に１
×１０16（ｃｍ-3）程度の濃度になるように、Ｐ型のイ
オン注入を行い、次に、ゲートとなる電極９７４（例え
ばポリシリコン電極）を形成する（図２４（ａ））。
【００２０】これに、ゲートをマスクとして、Ｎ型のイ
オンを注入し電界緩和層９７５を形成する（図２４
（ｂ））。この濃度は１×１０17（ｃｍ-3）程度が理想
的である。
【００２１】さらに、選択的にＮ型のイオンを１×１０
20（ｃｍ-3）程度の濃度になるように注入し、ソース領
域９７６とドレイン領域９７７を形成する（図２４
（ｃ））。
【００２２】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができる。
【００２３】また、活性層の電位を固定するためにコン
タクトを設け、ホール（または電子）を排出することに
より、活性層の電位の上昇を抑制し耐圧の向上を図ると
いうこともなされている。
【００２４】以後、このコンタクトを基板コンタクト、
基板コンタクトに流れる電流を基板電流と呼ぶことにす
る。
【００２５】
【発明が解決しようとしている課題】［課題Ａ］しかし
ながら、従来の構造ならびに製造方法には以下の様な欠
点があった。図１２（ａ），（ｂ）を用いて説明する。
【００２６】図１２（ａ），（ｂ）は、単一のウェハ
上、又は異なるウェハ上において、シリコン活性層９２
３，９２４の厚さが異なる場合の側面図を示しており、
９２２は下地絶縁層、９２３は厚い活性層、９２４は薄
い活性層である。
【００２７】このように、ＳＯＩ基板としてＳｉ層の品
質の高い貼り合せＳＯＩ基板或いは多孔質シリコン上に
形成した単結晶シリコン基板（エルトラン基板）では、
ウェハ面内或いはウェハ間で必らず活性層の厚さの異な
る部分を生じている。
【００２８】一方、従来の構造とその製法から明らかな
様に、イオン注入および熱処理により活性層をドーピン
グする際、単位面積当り一定量Ｑ（ｃｍ-2）で注入され
る不純物は活性層内にほぼ均一に拡散するので、濃度Ｎ
p は活性層厚さをＴSOI （ｃｍ）とした場合、Ｎp ＝Ｑ
／ＴSOI （ｃｍ-3）となる。これは、通常ドーピングに
使用する不純物の拡散速度がＳｉ内に比べて絶縁層（９
２２）内で数ケタ以上小さいためである。従って活性層
厚さのばらつきはそのまま、活性層内の不純物濃度のば
らつきとなる。
【００２９】不純物濃度のばらつきは、しきい値、単チ
ャネル効果、耐圧、ホットキャリア発生量といったＭＯ
ＳＦＥＴの重要なパラメータを全てばらつかせると言っ
ても過言ではない。従って、ウェハ面内、ウェハ間でい
かにばらつきを少なく、再現性良く活性層不純物濃度を
決めるかは、ＳＯＩの集積回路を実現していく上での、
キーテクノロジーであると言える。
【００３０】従来の構造及び製法では、図１０（ｂ），
（ｃ）で示したイオン注入工程の際の活性層の厚さが、
例えば最小２０００Å最大６０００Åとなった場合、Ｑ
＝２Ｅ１２（ｃｍ-2）としてＮp ＝Ｑ／ＴSOI により、
濃度は最小３．３Ｅ１５（ｃｍ-3）、最大１Ｅ１６（ｃ
ｍ-3）となり、しきい値で１Ｖ以上のばらつきを生じて
しまう。ＳＯＩ基板の現状の技術では、±２０００Åの
ばらつきが生じることはしばしばあり、ＳＯＩデバイス
の実現、量産化の大きな障害となっていた。
【００３１】［課題Ｂ］また、治具によりエッチングを
行う場合には、図１６の従来例に示したようにエッチン
グを望むパターン９５３の外方にＯリング９５４を当て
るべき余計な部分が試料９５１に必要であった。
【００３２】例えば半導体集積回路を搭載したＳｉチッ
プにエッチングを施そうとした場合には、余計な部分に
よるチップ面積の増大は、ウェハからのチップとれ数を
低下させるため、チップコストの増大に直結していた。
【００３３】さらに、治具に試料を組込むための余分な
時間が必要であり、Ｏリング９５４と前記試料９５１と
は正しくアライメントされている必要があるが、特に精
密な装置を使用することなく、単なる人手で組込を行っ
た場合には、アライメントの精度は余り良いものではな
く、このアライメントエラーを吸収するためにも余計な
部分が必要となっていた。
【００３４】［課題Ｃ］また、従来例Ｃに示したよう
に、ＳＯＩ基板上のＭＯＳトランジスタに基板コンタク
トを設けた場合でも、バルク半導体基板上に形成された
ＭＯＳトランジスタと同等の耐圧を持つＭＯＳトランジ
スタを得ることができない。この理由は、基板コンタク
トを設けた場合でも、インパクトイオン化により発生し
たホール（または電子）が基板電流となって流れる際
に、基板コンタクトにつく寄生抵抗のために、活性層の
電位が上昇してしまうためである。
【００３５】図２５の平面図に、基板コンタクトを設け
たＭＯＳトランジスタの上面図を示す。シリコン層の膜
厚が７０００Åで、活性領域の不純物濃度がボロン１×
１０16（ｃｍ-3）、ゲート幅１０μｍ、ゲート長２μ
ｍ、オフセット量（ゲート端とドレイン領域の間隔）１
μｍのＮ型ＭＯＳトランジスタを例に上げて説明する。
空乏層の広がりを３０００Åとすると中性領域の厚さは
４０００Åとなり、拡散層のシート抵抗はおよそ４０ｋ
Ωとなる。また、ソース、ドレインからチャネル方向へ
の空乏層の広がりを合わせて１μｍとすると、点Ａでイ
ンパクトイオン化により発生したホールはおよそ３６０
ｋΩの寄生抵抗を介して基板コンタクトに排出されるこ
とになる。基板電流Ｉｓｕｂが流れているときの点Ａで
の電位上昇Ｖは、単位Ｗあたりの抵抗をρとすると、
【００３６】
【数１】 となる。このような活性層の電位の上昇によりソースを
エミッタ、ドレインをコレクタ、活性層をベースとする
寄生バイポーラが動作し、ソース−ドレイン間に多量の
電流が流れる。寄生バイポーラは、活性層の電位が０．
２Ｖ上昇すると動作することから、例に上げたトランジ
スタの耐圧は、基板電流が１μＡ流れるバイアス条件と
なる。実際にはこのトランジスタのソース−ドレイン間
耐圧は約１０Ｖである。
【００３７】［発明の目的］ ［目的Ａ］本発明の目的は、異なる厚さを有する活性層
の不純物濃度をその厚さにかかわらず一定に制御するこ
とにより、同一チップ内、ウェハ内、ウェハ間で特性の
ばらつきが極めて小さいＳＯＩ集積回路を得ることがで
きる半導体装置及びその製造方法を提供することであ
る。
【００３８】［目的Ｂ］また、被エッチング試料である
半導体チップのエッジを保持し、チップのエッチング面
とは反対の面から外気圧よりも高いガスを吹き付け、チ
ップエッジからガスをエッチング面側に吹き出させるこ
とと、エッチング液に試料を浸すのではなくエッチング
液をチップのエッチング面にストリーム又はシャワー又
はスプレーすることによって、作業性とエッチングシー
ル性を確保し、試料には直接必要としない前述の余計な
部分を排除し、合わせて安価な半導体チップのエッチン
グ方法を提供するものである。
【００３９】［目的Ｃ］また、活性層の一部に活性層と
同じ導電型であり、活性層よりも濃度の濃い不純物拡散
層を設けることにより、基板コンタクトにつく寄生抵抗
を小さくし、活性層の電位の上昇をより小さくし、耐圧
を向上させた半導体装置及びその製造方法を提供するこ
とにある。
【００４０】
【課題を解決するための手段及び作用】［手段Ａ］本発
明は、上述した課題を解決するための手段として、絶縁
膜上の単結晶半導体層に形成された集積回路において、
集積回路を構成する複数の能動素子の活性層膜厚の最大
値をＴSOI(max)、最小値をＴSOI(min)とした場合、該活
性層の不純物濃度の最大値と最小値の比がＴSOI(max)／
ＴSOI(min)以下とすることを特徴としている。
【００４１】また、絶縁膜上の単結晶半導体層中に不純
物イオンを導入する工程と、該イオンを前記単結晶半導
体層中、深さ方向への均一に拡散する工程と、前記単結
晶半導体層の表面の一部を除去する工程を含み、該除去
工程により厚さが薄くなった層を能動素子の活性層とす
ることを特徴とし、また、絶縁膜上の単結晶半導体層中
に、厚さの異なる複数個の単結晶半導体層領域を形成す
る工程と、該厚さの異なる領域毎に異なる注入量でイオ
ン注入を行う工程と、前記複数の単結晶半導体層領域に
少なくとも能動素子を形成することを特徴とし、また、
絶縁膜上の単結晶半導体層中に、第１のイオン注入を行
う工程と、該第１のイオン注入と同導電型を有する不純
物を注入する第２のイオン注入を行う工程と、この第
１、第２の注入イオンを前記単結晶半導体層中、深さ方
向へ均一に拡散する工程とを含み、前記単結晶半導体層
を能動素子の活性層とする半導体装置の製造方法におい
て、前記第１のイオン注入時の前記単結晶半導体層の厚
さをＴSOI としたとき、第１のイオン注入の飛程Ｒp1が
ＴSOI より充分小さく、第２のイオン注入の飛程Ｒp2と
前記ＴSOI は実質的に等しく、第２のイオン注入の飛程
Ｒp2と偏差ΔＲp2とＴSOI の関係が、Ｒp2−ΔＲp2＜Ｔ
SOI ＜Ｒp2＋ΔＲp2を満たすことを特徴とし、また、絶
縁膜上の単結晶半導体層上に第１の導電型のエピタキシ
ャル成長を行う工程と、該エピタキシャル層の一部に第
２導電型の不純物をイオン注入する工程と、該イオン注
入を、前記エピタキシャル層／単結晶半導体層中、深さ
方向へ均一に拡散する工程と、前記エピタキシャル層／
単結晶半導体層の表面の一部を除去する工程とを含み、
該除去工程により厚さが薄くなった前記エピタキシャル
層／単結晶半導体層を能動素子の活性層とすることを特
徴としている。
【００４２】［作用Ａ］本発明によれば、能動素子の活
性層膜厚の最大値をＴSOI(max)、最小値をＴSOI とした
場合に、その活性層のドーピングの不純物濃度の最大値
と最小値の比をＴSOI(max)／ＴSOI(min)以下に制御する
ので、活性層内の不純物濃度のバラツキによる特性上の
バラツキを減少させることができる。
【００４３】あるいは、絶縁膜上の単結晶半導体層中に
不純物イオンを導入する際に、深さ方向へ均一に拡散す
る前処理工程を行い、除去工程で表面を除去し薄くした
能動素子の活性層を形成するので、活性層厚のバラツキ
に起因する不純物濃度のバラツキを減少させることがで
きる。
【００４４】あるいは、絶縁膜上の単結晶半導体層中に
故意に厚さの異なる複数個の単結晶半導体層領域を形成
することによって、故意に特性の異なる領域を形成する
逆用が可能であり、各厚さの異なる領域毎にイオン注入
工程でそれぞれ異なる注入量のイオン注入を行い、各領
域の濃度が等しくなるようにイオン注入量の調整を行っ
て能動素子を形成するので、特性の異なる領域を自由に
制御、形成することができる。
【００４５】あるいは、絶縁膜上の単結晶半導体層中に
第１、第２のイオン注入工程を行い、深さ方向へ均一に
拡散して活性層とする際に、第１のイオン注入時の単結
晶半導体層の厚さをＴSOI として、第１のイオン注入飛
程Ｒp1がＴSOI より充分小さく、第２のイオン注入飛程
Ｒp2、偏差ΔＲp2との関係はＲp2−ΔＲp2＜ＴSOI ＜Ｒ
p2＋ΔＲp2の条件を満たすよう制御するので、活性層内
の不純物濃度のバラツキは減少できる。
【００４６】あるいは、絶縁膜上の単結晶半導体層上に
一導電型のエピタキシャル成長を行う工程を設け、エピ
タキシャル層の膜厚のバラツキを制御して形成し、イオ
ン注入工程、深さ方向への均一拡散工程、表面一部の除
去工程を行って、能動素子の活性層を形成するので、活
性層膜厚のバラツキによる不純物濃度のバラツキは均一
化される。
【００４７】［手段Ｂ］また、半導体チップの側壁を保
持手段としてのクランプによって保持し、前記チップの
上方から雰囲気よりもわずかに高い圧力によって非反応
性ガスを導入し、前記チップとクランプのすきまを通し
て下方に前記ガスを噴出させ、下方から前記チップをエ
ッチングする液をストリーム、シャワー又はスプレーに
よって供給しエッチングを行うことを特徴としている。
【００４８】また、前記クランプに保持状態を改善する
ためのツメ又は突起が付いていることを特徴とし、ま
た、前記クランプはＸ，Ｙ２方向用のそれぞれ対のクラ
ンプであり、一方が他方よりも外側に存在し、内側に存
在する方のクランプが外側のクランプの内方を自由に可
動する構造とすることによって、チップの大きさの一方
の大きさが変ってもエッチング可能であることを特徴と
し、また、前記ガスは空気又はクリーンエアーであるこ
とを特徴とし、また、前記雰囲気を大気圧よりもわずか
に減圧することによって、前記ガスとの間にわずかの圧
力差を実現したことを特徴とし、また、前記エッチング
液は、ノズル状のものから噴出され、このノズル状のも
のの噴出口はリンス液又は乾燥用ガスの噴出口をも兼ね
ることを特徴とし、また、前記エッチング液を供給する
ノズル状のものの噴出角度を任意に変更できるようにし
て、試料の任意の角度のエッチングの進行を速めたり遅
らせたりすることが可能であることを特徴としている。
【００４９】［作用Ｂ］本発明の手段Ｂによれば、クラ
ンプによって四方から保持された半導体チップの上方の
クランプと半導体チップとで形成されるほぼ密閉された
空間に、雰囲気（大気圧）よりも多少高めの圧力でノズ
ルから非反応性ガスを導入し、半導体チップとクランプ
のすき間を通して下方へ噴出させておいて、下方からは
半導体チップをエッチングする液をストリーム、シャワ
ー又はスプレーによって供給して、半導体チップをエッ
チングするので、下方からのエッチング液を非反応性ガ
スによって半導体チップの上面及びエッジには到達させ
ずにエッチングを行うことができ、従来必要とされたチ
ップの余計な部分を削除できる。
【００５０】あるいは、半導体チップを保持するクラン
プにはツメ又は突起を設けたので、半導体チップの保持
状態が改善される。
【００５１】あるいは、半導体チップを保持するクラン
プを、Ｘ，Ｙ２方向用のそれぞれ対の形状とし、内側の
クランプは外側クランプの内側を自由に可動する構造と
したので、半導体チップの大きさの一方の大きさが変っ
ても対応可能である。
【００５２】あるいは、クランプと半導体チップで形成
する空間に導入するガスとして空気又はクリーンエアー
を使用することもできる。
【００５３】あるいは、クランプと半導体チップで形成
する空間の雰囲気を大気圧よりもわずかに減圧すること
によって先の導入するガス加圧による圧力差と等価な圧
力差と等価な圧力差の発生が可能となる。
【００５４】あるいは下方から半導体チップにエッチン
グ液を供給するノズル状部品の噴出口は、後処理用のリ
ンス液又は乾燥用ガスの噴出口を兼用することができ
る。
【００５５】あるいは、エッチング液を供給するノズル
状部品は、噴出角度を任意に変更できる構造とすること
で、試料の任意の角度のエッチングの進行を速めたり遅
らせたりすることができる。
【００５６】［手段Ｃ］また、本発明は前記課題を解決
するための手段として、ＳＯＩ基板上に形成されたＭＯ
Ｓ型電界効果トランジスタにおいて、該トランジスタの
活性領域の電位が電極によって固定され、チャネル領域
以外の領域の少なくとも一部に前記チャネル領域と同じ
導電型でチャネル領域よりも濃い不純物領域をもつこと
を特徴としている。
【００５７】また、ＳＯＩ基板上に形成されたＭＯＳ型
電界効果トランジスタの活性領域の電位が電極によって
固定され、かつ、前記チャネル領域以外の領域の少なく
とも一部に、前記チャネル領域と同じ導電型で前記チャ
ネル領域より濃い不純物領域を有する半導体装置の製造
方法において、ゲート電極をマスクとして、前記チャネ
ル領域と同導電型のイオン注入により、チャネル領域よ
りも濃い不純物領域を形成する工程と、前記ゲート電極
をマスクとして、前記濃い不純物領域と反対導電型のイ
オン注入により、前記濃い不純物領域の一部を低濃度
化、もしくは反対導電型とする工程と、を有することを
特徴とする半導体装置の製造方法を、その手段とするも
のである。
【００５８】［作用Ｃ］本発明の手段Ｃによれば、ＳＯ
Ｉ基板上のＭＯＳ型電界効果トランジスタにおける、活
性領域の電位が電極によって固定され、チャネル領域以
外の領域の一部にチャネル領域と同じ導電型でチャネル
領域より濃い不純物領域が形成されるため、基板コンタ
クトにつく寄生抵抗を小さくし、活性層の電位上昇を小
さくすることができる。
【００５９】
【実施例】［実施例Ａ１］以下、本発明による第１の実
施例を図１、図２を用いて説明する。
【００６０】図１（ａ）は本実施例によるＣＭＯＳ回路
の半導体装置の断面図である。
【００６１】図１（ａ）において、４１３はｎ+ 型ソー
ス、ドレイン、４０７はｐ型ウェル、４１１はポリシリ
コンゲート電極であり、以上でＮＭＯＳＦＥＴを構成し
ている。また、４１４はｐ+ 型ソース・ドレイン、４０
８はｎ型ウェル、４１２はポリシリコンゲート電極であ
り、以上でＰＭＯＳＦＥＴを構成している。両ＭＯＳＦ
ＥＴはフィールド酸化膜４０６により完全分離され、シ
リコン基板４０１上の絶縁膜４０２上に形成されてい
る。
【００６２】また、図１（ａ）において、ｐ型チャネル
層４０７の濃度Ｎp 、ｎ型チャネル層４０８の濃度Ｎ
n 、活性層厚さＴSOI として、チャネル層形成の際のイ
オン注入ドーズ量はｐ型ドーパントＱp 、ｎ型ドーパン
トＱn としたとき、それぞれの関係はＮp ≒Ｑp ／２Ｔ
SOI ，Ｎn ≒Ｑn ／２ＴSOI となっている。
【００６３】即ち、後に工程フローで示すとおり、チャ
ネル層形成時の活性層厚さを最終状態（図１（ａ））の
ほぼ２倍とすることにより、同じドーパント注入量に対
し、Ｎｎ、Ｎｐをほぼ１／２とすると同時に、ＴSOI の
ばらつきに対するＮｎ，Ｎｐの変動量もほぼ１／２とし
ている。例えば、チャネル層形成時のウエハ面内での活
性層厚最大値を１００００Å、最小値を６０００Åとす
ると、ウェルイオン注入量を１．８×１０12（ｃｍ-2）
とした時、最小と最大の差は、４０００Å、ｐ型チャネ
ル濃度の最小はＮ＝Ｑ／Ｔより１．８Ｅ１６ｃｍ-3、最
大は３．０Ｅ１６ｃｍ-3である。従って、Ｎｐ(max) ／
Ｎｐ(min) ＝１．７となる。
【００６４】最終状態での活性層の厚さは、ウエハ面内
での最大値ＴSOI(max)＝１００００−４０００＝６００
０Å、最小値ＴSOI(min)＝６０００−４０００＝２００
０Åとなるので、仮に、この膜厚分布の状態でチャネル
領域のイオン注入を行なうと、不純物濃度は、最大値／
最小値が６０００Å／２０００Å＝３となる。
【００６５】本発明は、絶縁膜上の単結晶半導体層に形
成された集積回路において、該集積回路を構成する複数
の能動素子の活性層膜厚の最大値をＴSOI(max)、最小値
をＴSOI(min)とした場合、該活性層の不純物濃度の最大
値と最小値の比がＴSOI(max)／ＴSOI(min)以下であるこ
とを特徴とするものである。そこで、本実施例では、 能動素子の活性層膜厚の最大値 ＴSOI(max)＝６０００
Å 能動素子の活性層膜厚の最小値 ＴSOI(miN)＝２０００
Å 該活性層の不純物濃度の最大値＝３．０Ｅ１６ｃｍ-3 該活性層の不純物濃度の最小値＝１．８Ｅ１６ｃｍ-3 となり、従って、 Ｎｐ(max) ／Ｎｐ(min) ＝３．０／１．８≒１．７ となり、ＴSOI(max)／ＴSOI(min)＝３ 以下であること
を特徴とする。
【００６６】次に、図１（ｂ）〜（ｄ）、図２（ｅ）〜
（ｇ）に従い、本実施例の半導体装置の作製法を説明す
る。
【００６７】まず絶縁膜４０２によりシリコン基板４０
１と分離された単結晶シリコン４０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、量産性に優れ、結
晶晶質がバルクシリコン同等のエルトラン基板（多孔質
シリコン上に形成した単結晶シリコン基板を使用した。
【００６８】しかし、基板の作製法はこの限りでない。
【００６９】例えば、シリコン基板同志を直接貼り合わ
せたボンディングウェハを用いても本発明の効果は充分
に得られる。ボンディングウェハ作製技術の詳細は、例
えば、Ｗ．Ｐ．ＭａｓｚａｒａによりＪｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔ
ｙ Ｖｏｌ．１３８ No.１，Ｊａｎｕａｒｙ １９９１
ｐｐ３４１〜３４７に記述されている。
【００７０】この基板を５００Å酸化し、バッファー酸
化膜４０４を形成後、レジスト４０９を塗布し、パター
ニングし、ｐウェル領域を開口する（図１（ｂ））。こ
の時点での活性層４０３の厚さは、本実施例では約８０
００Åであるが、更に厚い方が本実施例の効果は大き
い。
【００７１】次にｐウェル形成のためのボロンのイオン
注入を行う。ｐウェルの濃度を２Ｅ１６（ｃｍ-3）程度
とするために４Ｅ１１（ｃｍ-3）のドーズ量、６０ｋｅ
Ｖのエネルギーで注入した。
【００７２】レジスト４０９をはく離した後、新たにレ
ジスト４１０を塗布し、パターニングし、Ｎウェル領域
を開口する（図１（ｃ））。
【００７３】Ｎウェルの濃度を２Ｅ１６（ｃｍ-3）程度
とするために、４Ｅ１１（ｃｍ-2）のドーズ量、８０ｋ
ｅＶのエネルギーで注入した。レジスト４１０をはく離
後、１０００〜１１００℃でＮ2 ガス中、１〜４時間熱
処理することにより、活性層内のｐ型ウェル４０７、ｎ
型ウェル４０８を深さ方向に均一に形成する（図１
（ｄ））。次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2 混
合ガス中で酸化を行ない表面に約８０００Åのシリコン
酸化膜４１５を形成する（図２（ｅ））。このとき、ｐ
型ウェル、ｎ型ウェルは、ともに酸化前後で濃度は変化
しない。濃度がほとんど変化しないことが、本実施例で
は重要である。このためには、前工程での熱処理によ
り、両ウェルの不純物を深さ方向に充分に均一に拡散し
ておくことが望ましい。
【００７４】次に酸化膜４１５をウェットエッチングに
より除去する。この工程で、チャネル領域のシリコン厚
さは８０００Åの約半分の４０００Åが消費される。本
実施例では、このエッチング工程で、最終形（図１
（ａ））で必要な活性層を得ている。
【００７５】次に、表面を５００〜１０００Å酸化し、
次にＬＰ−ＣＶＤによりシリコン窒化膜４０５を堆積
し、パターニングする（図２（ｆ））。
【００７６】次にフィールド酸化を１０００℃〜１１０
０℃ Ｈ2 ／Ｏ2 混合ガス中で行ない、フィールド酸化
膜４０６を形成し、ＮＭＯＳＦＥＴ領域とＰＭＯＳＦＥ
Ｔ領域に分離する（図２（ｇ））。
【００７７】その後、ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴの電極４１１、ＰＭＯＳＦＥ
Ｔのゲート電極４１２を形成する。これらの電極はイオ
ン注入により、高濃度のｎ型又はｐ型不純物が導入して
あり、抵抗も充分小さくしてある（図２（ｇ））。
【００７８】次にフォトリソグラフィーとイオン注入に
より、ｎ+ 型ソースドレイン領域４１３、ひき続きｐ+
型ソースドレイン領域４１４を形成する。不純物活性化
を行なった後の断面図が図１（ａ）である。
【００７９】図示していないが、この後、層間絶縁膜を
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成し、半導体装置が完成する。
【００８０】本実施例においてはＣＭＯＳ回路を示した
が、ＮＭＯＳ，ＰＭＯＳのうち一方だけを用いた回路に
も適用できることは言うまでもない。
【００８１】また、ＣＭＯＳの他にもバイポーラを混載
したＢｉＣＭＯＳ−ＳＯＩ回路、ＢｉＮＭＯＳ−ＳＯ
Ｉ、ＢｉＰＭＯＳ−ＳＯＩ等の回路でも適用できる。
【００８２】［本実施例の効果］以上説明したように、
本発明によれば、チャネル部の不純物濃度の均一性を著
しく向上させた結果、 同じ活性層の膜厚ばらつきに対してＭＯＳＦＥＴのし
きい値ばらつきを従来の数分の１に抑えることができ、
その結果同一ウェア内のチップ間、又はウェハ間での特
性ばらつきが極めて少ない集積回路を提供できる。
【００８３】図３は、このばらつきの抑制効果を具体的
に示した図である。図に示すように、ゲート酸化膜厚を
６５０Å、ＮＭＯＳの活性層の平均濃度を３×１０
16（ｃｍ-3）、ＰＭＯＳの活性層の平均濃度を２×１０
16（ｃｍ-3）としたとき、しきい値ばらつき（ウェハ面
内）に対する活性層へのイオン注入時活性層の平均膜厚
（図１（ｂ）の４０３に対応）との関係を、活性層（シ
リコン）厚のばらつき（±最大値−平均値又は平均値−
最小値）をパラメータとしてプロットしたものである。
【００８４】従来法で横軸５０００Åのときイオン注入
を行ない活性層を形成する場合にＮＭＯＳのしきい値が
±０．５Ｖ、ＰＭＯＳが±０．３５Ｖばらついていたの
に対し、本発明では、例えば活性層厚を１００００Åと
したとき、ＮＭＯＳのしきい値ばらつきは、±０．２０
Ｖ、ＰＭＯＳが±０．１８Ｖとなり、極めて小さなばら
つきとなる。
【００８５】また図より、単結晶層の膜厚ばらつきが大
きい程、本発明の効果が顕著に表れることがわかるもの
である。
【００８６】更に、本実施例によれば、規格値を満足
するチップの割合即ち歩留りが飛躍的に向上する。
【００８７】また、ＭＯＳＦＥＴのしきい値制御が重
要なアナログ集積回路（例えばＡ／Ｄコンバータ）への
応用も可能となり、ＳＯＩ集積回路の実用的な応用範囲
も拡大する。
【００８８】以上より、本発明によれば、高品質な単結
晶を安価に得られる前述のエルトラン基板のメリットを
十分に生かし、ＳＯＩ集積回路の実用性を飛躍的に向上
させることが可能となる。
【００８９】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に不純物イオンを導入する工程と、該
イオンを前記単結晶半導体層中の深さ方向へ均一に拡散
する工程と、前記単結晶半導体層の表面の一部を除去す
る工程とを含み、該除去工程により厚さが薄くなった層
を能動素子の活性層とすることを特徴とする半導体装置
の製造方法を示したものである。
【００９０】［実施例Ａ２］次に本発明の、第２の実施
例を図４、図５を用いて説明する。本実施例は、活性層
の厚さを故意に変化させ、異なる特性のＮＭＯＳＦＥＴ
を同一チップ上に集積した場合を示す。ＮＭＯＳＦＥＴ
の活性層を厚くすることは、ソース・ドレイン間の耐圧
向上に有効である一方、活性層厚を薄くすることで、寄
生容量の少ない高速動作をさせることができることが知
られており、回路部の機能に応じ、同一チップ内に両者
を作りこむことが可能である。
【００９１】本実施例の完成図を図４（ａ）に示す。図
４（ａ）に示すように、厚い活性層５０７、ｎ+ 型ソー
ス・ドレイン５１３、ポリシリコンゲート電極５１１よ
り成る高耐圧ＮＭＯＳＦＥＴと、薄い活性層５０８、ｎ
+ 型ソース・ドレイン５１４、ポリシリコンゲート電極
５１２より成る高速ＮＭＯＳＦＥＴの両者が２０００〜
１００００Åの絶縁層５０２を隔てて、シリコン基板５
０１上に集積してある。
【００９２】本実施例では、厚い活性層５０７、薄い活
性層５０８の濃度が等しくなる様に製造工程でイオン注
入量を調整してある。その結果、高耐圧ＭＯＳＦＥＴ、
高速ＭＯＳＦＥＴとも同じしきい値が得られ、回路設計
が非常に容易になった。
【００９３】本実施例の製造方法を図４（ｂ）〜
（ｄ）、図５（ｅ）〜（ｇ）を用いて説明する。
【００９４】まず絶縁膜５０２よりシリコン基板５０１
と分離された単結晶シリコン５０３を有するＳＯＩ基板
を用意する。ＳＯＩ基板としては、実施例１と同様にエ
ルトラン基板を用いた（しかし、基板作製法はこれに限
定されるものではない）。この基板表面を５００〜１０
００Å酸化してパッド酸化膜５０４を形成し、その上か
らＬＰ−ＣＶＤ法により、シリコン窒化膜を５００〜２
０００Å堆積し、活性層を厚くしたい領域のみを残しエ
ッチング除去する（図４（ｂ））。
【００９５】１０００℃〜１１００℃、１〜６時間のス
チーム酸化膜形成を行ない、窒化膜５０５により表面保
護されていない部分に４０００〜１５０００Åのシリコ
ン酸化膜５１５を形成した後、窒化膜５０５をエッチン
グ除去する。
【００９６】次に全面よりボロンをイオン注入する。ボ
ロンのイオン注入量Ｑは、厚い活性層５０３ｂの厚さＴ
SOI と所望のチャネル濃度Ｎp により決定される。
【００９７】即ちＱ＝ＮP ＴSOI となるようにＱを選
ぶ。本実施例では、ＴSOI ＝８０００Åであり、Ｎp ＝
３Ｅ１６ｃｍ-3とするためにＱ＝２．４Ｅ１２（ｃ
ｍ-2）としたが、ＴSOI ，Ｎp ともこの限りではない
（図４（ｃ））。
【００９８】次に表面の酸化膜５１５を一旦全てウェッ
トエッチング除去し、再び表面を数百Å酸化し、バッフ
ァー酸化膜５１６を形成した後、レジスト５０９を塗
布、パターニングし、薄い活性層領域のみを開口する。
【００９９】次にボロンをイオン注入する。イオン注入
量Ｑp'は薄い活性層５０３ａの厚さＴSOI'及び所望のチ
ャネル濃度Ｎp'＝（Ｎp ）により決定され本実施例では
ＴSOI'＝４０００ÅとしたためＱp'＝１．２Ｅ１２（ｃ
ｍ-2）としたが、ＴSOI'はこの数値に限定されない（図
４（ｄ））。
【０１００】次にレジストを除去し、１０００℃〜１１
００℃で数時間の熱処理を行ない、イオン注入したボロ
ンが深さ方向に充分に均一になる様にし、不純物濃度の
等しい厚い活性領域５０７と薄い活性層域５０８を形成
する（図５（ｅ））。
【０１０１】次に再びＬＰ−ＣＶＤによりシリコンちっ
化膜５１７を堆積し、ＭＯＳＦＥＴ間の分離部の窒化膜
厚をパターニング除去する（図５（ｆ））。
【０１０２】１０００℃〜１１００℃のスチーム酸化に
より素子間分離のためのフィールド酸化膜５０６を形成
した後、窒化膜５１７を除去する。その後、ゲート電極
となるポリシリコンをＬＰ−ＣＶＤ法により堆積する。
ポリシリコンをパターニングし、高耐圧ＮＭＯＳＦＥＴ
のゲート電極５１１、高速ＮＭＯＳＦＥＴのゲート電極
５１２を形成する（図５（ｇ））．次にフォトリソグラ
フィーとイオン注入により、ｎ+ 型ソースドレイン領域
５１３，５１４を形成した後、不純物活性化の熱処理を
行ない、所望の構造（図４（ａ））を得る。
【０１０３】本実施例は、ＮＭＯＳＦＥＴのみの構成を
示したが、発明の効果はこれに限られるものではなく、
ＰＭＯＳＦＥＴの構成、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥ
Ｔの混在する構成でも発揮されることは言うまでもな
い。
【０１０４】第２の実施例のポイントは、活性層の厚さ
を故意に変える様にした場合に、厚さに対しイオン注入
量を調整し、濃度を一定にすることである。
【０１０５】第２の実施例の効果は、 高耐圧ＭＯＳＦＥＴと高速ＭＯＳＦＥＴが混在するＳ
ＯＩ集積回路において、しきい値を等しくすることが出
来、設計が容易になると同時に、設計の自由度が増す。
【０１０６】また活性層の濃度と厚さを独立に決める
ことができるので、高速ＭＯＳＦＥＴをより最適設計す
る或いは、高耐圧ＭＯＳＦＥＴをより最適設計すること
ができる。
【０１０７】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に、厚さの異なる複数の単結晶半導体
層領域を形成する工程と、該厚さの異なる領域毎に異な
る注入量でイオン注入を行う工程と、前記複数の単結晶
半導体層領域に少なくとも能動素子を形成することを特
徴とする半導体装置の製造方法について述べたものであ
り、これにより前述した本発明の作用を得るものであ
る。
【０１０８】［実施例Ａ３］次に、本発明の第３の実施
例は、活性層の厚さのばらつきがあまり大きくない（例
えば分散／平均＝１０％以下）場合に、従来例の構造と
同じものを最小の濃度ばらつきで形成する方法に関する
ものである。
【０１０９】実施例Ａ３による集積回路の断面図は従来
例の図１１（ｅ）の最終断面図と同じであり、各部の名
称も同じである。
【０１１０】製造工程も従来例に従い図１０（ａ）〜
（ｃ）、図１１（ｄ）〜（ｅ）のフローをたどる。しか
し本実施例では図１０（ｂ）及び図１０（ｃ）のＮＭＯ
ＳＦＥＴ、ＰＭＯＳＦＥＴのチャネル濃度を決定するイ
オン注入の条件が異なる。
【０１１１】本実施例では、図６に示すイオン注入プロ
ファイルで２度イオン注入をおこなう。このイオン注入
の特徴は、イオン注入による飛程Ｒp （Ｐｒｏｊｅｃｔ
ｅｄＲａｎｇｅ）を、活性層９０７，９０８の厚さＴ
SOI の関係が Ｒp1≪ＴSOI なる第１のイオン注入 Ｒp2≒ＴSOI なる第２のイオン注入よりなることであ
る。このとき活性層内の所望の濃度をＮp とすると、第
１のイオン注入量をＱ1 （ｃｍ-2）、第２のイオン注入
量をＱ2 （ｃｍ-2）として、 Ｑ1 ＋Ｑ2 ／２＝Ｎp ＴSOI …（０） となる様に選ぶ。
【０１１２】更にＱ1 とＱ2 は以上の様にして決定す
る。
【０１１３】図７は第２のイオン注入のプロファイルを
詳細に示しており、活性層厚さがＴSOI のときＱSOI ＝
Ｑ2 ／２のイオンが活性層内に入り、活性層厚がこれよ
り大きいＴSOI ＋ΔＴSOI のときＱSOI ＋ΔＱSOI が、
これより小さいＴSOI −ΔＴSOI のときＱSOI −ΔＱ
SOI が入ることを示している。
【０１１４】２回のイオン注入の全注入量が、後の熱処
理により、活性層内で均一に拡散するので活性層厚がＴ
SOI のとき、最終状態での濃度Ｎp1は Ｎp1＝（Ｑ1 ＋ＱSOI ）／ＴSOI …（１） 活性層厚がＴSOI ＋ΔＴSOI のとき、最終状態での濃度
Ｎp2は Ｎp2＝（Ｑ1 ＋ＱSOI ＋ΔＱSOI ）／（ＴSOI ＋ΔＴSOI ） …（２） 活性層厚がＴSOI −ΔＴSOI のとき最終状態での濃度Ｎ
p3は、 Ｎp3＝（Ｑ1 ＋ＱSOI −ΔＱSOI'）／（ＴSOI −ΔＴSOI ） …（３） （１）〜（３）の濃度が全て一致していることが濃度バ
ラつきを抑制するための理想状態である。 Ｎp1＝Ｎp2より（ΔＴSOI ／ＴSOI ）＝ΔＱSOI ／（Ｑ1 ＋ＱSOI ）…（４） Ｎp1＝Ｎp3より（ΔＴSOI ／ＴSOI ）＝ΔＱSOI'／（Ｑ1 ＋ＱSOI ）…（５） （４），（５）によりＮp1＝Ｎp2＝Ｎp3が成立するの
は、ΔＱSOI ＝ΔＱSOI'の場合だけであり、これは、イ
オン注入のピーク位置がＴSOI と等しい場合、即ちＴ
SOI ＝Ｒp2に相当する。
【０１１５】実際には、ＴSOI がＲP と実質的に等しく
なる様に設定する。また、ウエハ面内の平均的な活性層
厚をＴSOI とすればよい。また、ＴSOI がＲP からずれ
ると、ガウス分布の形状から考えて、ΔＱSOI とΔＱ
SOI'が大きく異なってくるので、実際的には、ＴSOI が
ガウス分布の変曲点（ＲP ±ΔＲP ）の外側に出ないよ
うにすることで、ΔＱSOI とΔＱSOI'が実質的に大きく
異ならない様にするのが望ましい。
【０１１６】従って、実際的なＴSOI ，ＲP ，ΔＲP の
関係は、 ＲP −ΔＲP ＜ＴSOI ＜ＲP ＋ΔＲP となる。
【０１１７】通常イオン注入エネルギーとイオン種が決
定すればイオン注入プロファイルが一意的に決まるの
で、活性層厚さのばらつきの実力（＝ΔＴSOI ／Ｔ
SOI ）を知ることが出来、ＱSOI とΔＱSOI の関係がわ
かる。以上のプロセスより（４）においてΔＴSOI ／Ｔ
SOI ，ΔＱSOI ／ＱSOI を知り、ΔＱSOI ／Ｑ1 を知る
ことができる。Ｑ2 ＝２ＱSOI であるので、以上と
（０）式からＱ1 ，Ｑ2 を決定することができる。
【０１１８】数値例；本発明者らの実験では、 ＴSOI ＝４０００Å ΔＴSOI ＝２０００Å ボロンでＲp ＝ＴSOI ＝４０００Åとするために注入エ
ネルギを１００ｋｅＶとした。このときΔＲp ＝９４０
Å ∴ΔＱSOI ／ＱSOI ＝０．８０ ∴Ｑ1 ＝０．７５ ΔＱSOI ＝０．６０ ＱSOI ＝１．
２Ｑ2 Ｎp ＝３Ｅ１６ｃｍ-3としたので、Ｑ1 ＝８．４Ｅ１１
ｃｍ-2 Ｑ2 ＝７．０Ｅ１１ｃｍ-2とした。
【０１１９】この結果、濃度ばらつきは、従来法の１０
分の１以下になり、ウェハ面内のしきい値ばらつきも１
０分の１以下になり、ＳＯＩ集積回路の実用化を大幅に
進展させることが出来た。
【０１２０】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に、第１のイオン注入を行う工程と、
該第１のイオン注入と同導電型を有する不純物を注入す
る第２のイオン注入工程と、該第１、第２の注入イオン
を前記単結晶半導体層中の深さ方向へ均一に拡散する工
程とを含み、前記単結晶半導体層を能動素子の活性層と
する半導体装置の製造方法において、前記第１のイオン
注入時の前記単結晶半導体層の厚さをＴSOI としたと
き、前記第１のイオン注入の飛程Ｒp1がＴSOI より充分
小さく、前記第２のイオン注入の飛程ＲP2とＴSOI が実
質的に等しいことを特徴とする半導体装置の製造方法を
示したものである。
【０１２１】また更に、前記第２のイオン注入の飛程Ｒ
p2と偏差ΔＲp2とＴSOI の関係が、 Ｒp2−ΔＲp2＜ＴSOI ＜Ｒp2＋ΔＲp2 を満たすことを特徴とする半導体装置の製造方法を示し
たものである。
【０１２２】［実施例Ａ４］本発明の第４の実施例は、
エピタキシャル成長による均一な濃度の一導電型チャネ
ルと、第１の実施例で示した、厚い活性層へのイオン注
入とその後の薄膜化プロセスを利用した反対導電型チャ
ネルを組合わせたＳＯＩＣＭＯＳ集積回路の製造工程例
である。
【０１２３】最終断面図を図９（ｇ）に示す。図におい
て、ポリシリコンゲート電極８１１、ｎ+ 型ソース・ド
レイン８１３、ｐ型チャネル８０７より形成されるＮＭ
ＯＳＦＥＴ、ポリシリコンゲート８１２、ｐ+ ソースド
レイン８１４、ｎ型チャネル領域８０３より成るＰＭＯ
ＳＦＥＴがフィールド酸化膜８０６により互いに分離さ
れ、絶縁層８０２により電気的に分離されたシリコン単
結晶基板８０１上に集積してある。
【０１２４】本実施例では、シリコン活性層の厚さは２
０００〜４０００Å、絶縁層８０２は８０００ÅのＳｉ
Ｏ2 、ｐ型チャネル層の不純物濃度は２Ｅ１６（ｃ
ｍ-3）、ｎ型チャネル層の不純物濃度は１Ｅ１５（ｃｍ
-3）である。
【０１２５】図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）
に従い製造工程を説明する。
【０１２６】まず絶縁膜８０２によりシリコン基板８０
１と分離された単結晶シリコン８０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、エルトラン基板を
使用した。但し、今までの実施例と同様、基板作製法は
この限りではない。８０３の導電型はｐ型であるが、不
純物濃度は１Ｅ１６ｃｍ-3以上である（図８（ａ））。
【０１２７】次にｎ型不純物を２Ｅ１６〜１Ｅ１７ｃｍ
-3含むエピタキシャル層８０４を堆積させる。膜厚は５
０００Å〜２００００Å程度である。このエピタキシャ
ル層の膜厚を精密に制御することは均一な集積回路を作
製する上で重要である。本発明者らは、低温（８５０〜
９５０℃）の減圧下のエピタキシャル成長により平均６
０００Åの膜厚に対し、ウェハ面内でのばらつきを±３
００Å以下に抑えた。このとき、エピタキシャル成長時
の熱によりエピタキシャル層内のｎ型不純物が単結晶シ
リコン８０３中へ拡散し、ｎ型となる（図８（ｂ））。
【０１２８】次に表面を５００〜１０００Å熱酸化し、
バッファー酸化膜８０５を形成した後、レジスト８０９
をパターニングし、ＮＭＯＳＦＥＴとなる領域を開口
し、ボロンをイオン注入する（図８（ｃ））。
【０１２９】ｐ型チャネルの濃度を２Ｅ１６ｃｍ-3とす
るため、１．５Ｅ１２ｃｍ-2のドーズ量、６０ｋｅＶの
エネルギーで注入した。
【０１３０】レジスト８０９を除去した後、熱処理を行
ない、注入したボロンを充分に拡散させる（図８
（ｄ））。
【０１３１】次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2
混合ガス中で酸化を行ない、表面に約８０００Åのシリ
コン酸化膜を形成した後、フッ酸によりこの酸化膜を除
去し、約３０００〜５０００Åの厚さを有する活性層の
構造となる。次に表面を５００〜１０００Å酸化し（８
１６）、ＬＰ−ＣＶＤ法によりシリコンちっ化膜８１５
を堆積しパターンニングする（図９（ｅ））。
【０１３２】次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2
混合ガス中でフィールド酸化膜８０６を形成し、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴを分離する。
【０１３３】その後、ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Åを堆積し、パターニングした構造
が図９（ｆ）である。これらの電極はイオン注入により
高濃度のｎ型又はｐ型不純物が導入してあり、抵抗が充
分小さくしてある。
【０１３４】次にフォトリソグラフィーとイオン注入に
より、ｎ型ソースドレイン領域８１３、ひきつづきｐ型
ソースドレイン領域８１４を形成する。不純物活性化後
の断面図が図９（ｇ）である。
【０１３５】上述したように、本実施例は、絶縁膜上の
単結晶半導体層上に、第１の導電型のエピタキシャル層
の成長を行う工程と、該エピタキシャル層の一部に第２
の導電型の不純物をイオン注入する工程と、該注入イオ
ンを、前記エピタキシャル層／単結晶半導体層中の深さ
方向へ均一に拡散する工程と、前記エピタキシャル層／
単結晶半導体層の表面の一部を除去する工程とを含み、
該除去工程により厚さが薄くなった前記エピタキシャル
層／単結晶半導体層を能動素子の活性層とすることを特
徴とする半導体装置の製造方法を示したものである。
【０１３６】本発明の効果は、 ｎ型チャネル領域はエピタキシャル層で形成されるた
め、不純物濃度は活性層厚にかかわらず、ウェハ面内、
ウェハ間で極めて均一になる。
【０１３７】ｐ型チャネル領域は厚い活性層へのイオ
ン注入により形成された後、薄膜化されるので、活性層
厚のばらつきによる不純物濃度ばらつきは、従来例の数
分の１程度に抑えられる。
【０１３８】チャネル領域形成用マスクはｐ型用に１
枚だけであるのでマスク枚数が削減でき、低コスト化に
有利なプロセスである。
【０１３９】［実施例Ｂ１］図１３に本発明の一実施例
の構成概略図を示す。
【０１４０】８２１は被エッチング物である厚さ６２５
μｍ、大きさ１５ｍｍ×１２ｍｍ程度のＳｉチップであ
る。８２２はエッチングマスクである厚さ１μｍ程度の
ＳｉＯ2 膜である。８２３はエッチングされるべき部分
であり、大きさはチップエッジ８２５から１ｍｍほど離
れた１３ｍｍ×１０ｍｍである。チップエッジ８２５は
四方からクランプ８２４によって保持されている。エッ
ジ８２５は通常±１０μｍ程度の精度でほぼ垂直にＳｉ
ウェハから切出されるために、形状は非常に良好であ
る。そのため、エッジ８２５とクランプ８２４のすきま
は、チップのコーナー部を除けば、非常に小さい。
【０１４１】次にクランプ８２４によって形成されたほ
ぼ密閉された空間８２６に外圧（大気圧）よりも多少高
めの圧力でノズル８２７から空気又は窒素等の不活性ガ
スを導入する。圧力は前述のチップ保持をくずすほど高
くてはいけない。導入されたガスはエッジ８２５とクラ
ンプ８２４の間のすきまから噴出する。
【０１４２】次にエッチャントであるＫＯＨ水溶液を下
方からノズル８２８によって噴出させる。液は前記試料
８２１の下面にストリーム又はシャワー又はスプレーと
なって当たるが、試料の上面及びエッジ８２５には、噴
出しているガスのために到達しない。従ってエッチング
液に侵される試料８２１の上面に形成された集積回路８
２９も侵されることはない。本実施例によれば試料をク
ランプで保持する開放系であるので自動化が容易であ
る。試料は余分な時間を必要とすることなく容易に保
持、脱着できる。また、従来例の治具のように〜４ｍｍ
にも及ぶ余計なＯリング代を必要とせず、エッチングパ
ターン８２３とエッジの距離はわずか１ｍｍ以下で良
い。
【０１４３】また不活性雰囲気でエッチングを行うので
エッチャントから発生する腐食性ミスト及びガスを防ぐ
ことができる。
【０１４４】またエッチング方法も吹付けるノズル８２
８を変更することによって、ストリーム、シャワー、ス
プレーと、試料に合わせた方法に容易に変更できる。
【０１４５】またノズルから純水を吹出させることでリ
ンスを、ガスを吹出させることで乾燥も容易に出来る。
【０１４６】また従来の治具とは異なりチップにとって
重要な両主面に触ることがないために、チップに不必要
な汚染を発生させることもない。またエッチャントは下
方から吹付けられるため、余分なエッチャントは速やか
に試料及びクランプから落下するために付近に長く留ま
って試料等を不必要に侵すこともない。
【０１４７】また任意の角度でノズルからエッチャント
を吹付けることで任意の角度の方向にエッチングを進行
させることも可能である。
【０１４８】またエッチング液を吹付けるのをやめて、
直ちにリンス液に切換えることで正確なエッチング終点
を得ることができる。
【０１４９】本発明の他の実施例として、エッチャント
のＫＯＨ水溶液以外にも、エッチング異方性を示すアル
カリ性エッチャント、例えばエチレンジアミン、ピロカ
テコール、水の混合液、あるいはＴＭＡＨ（テトラメチ
ルアンモニウムハイドロキサイド）水溶液等を用いるこ
とも考えられる。
【０１５０】［実施例Ｂ２］また、保持状態を改善する
ために図１４に示す実施例Ｂ２のように支持するクラン
プ８３２に、試料８３１を保持するためのつめ８３３、
突起８３４等を設けることも考えられる。
【０１５１】［実施例Ｂ３］また試料の大きさが変って
もクランプ可能な実施例として、図１５に示したような
構成のクランプ８４２，８４３も考えられる。図１５
は、被エッチング材としての試料（半導体チップ）８４
１の側壁を、２組のクランプ８４２と８４３が囲んで保
持している状態を示した上面図である。図に示すよう
に、内側のクランプ８４３は、外側のクランプ８４２の
内側を移動可能であり、これにより、試料８４１のサイ
ズ変更に対応することができる。
【０１５２】［実施例Ｂ４］また導入するガスを加圧す
るだけでなく、雰囲気を減圧することによって、等価的
な圧力差を得ることもできる。
【０１５３】このような構成を取れば、下方に存在する
エッチング液が直接接触する領域から発生するミスト及
びガス等を安全に除去できる。
【０１５４】［実施例Ｃ１］図１７に本発明による実施
例Ｃ１を示す。Ｎ型ＭＯＳＦＥＴの例について説明する
と、まず、ＳＯＩ基板上に素子分離領域８５１を形成
し、活性領域８５２を作る（図１７（ｂ））。
【０１５５】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。これ
に、ゲートをマスクとして、活性領域８５２よりも濃く
なるようにＰ型イオンを注入して濃いＰ型領域８５５を
形成する。この濃度は接合耐圧の低下を考え、１×１０
17（ｃｍ-3）程度が理想的である（図１７（ｃ））。
【０１５６】さらにこのＰ型領域を打ち消すように、ゲ
ート電極８５４をマスクとしてＮ型のイオンを注入し電
界緩和層８５６を形成する。この濃度は１×１０17（ｃ
ｍ-3）程度が理想的である（図１７（ｄ））。
【０１５７】さらに、選択的にＮ型のイオンを１×１０
20（ｃｍ-3）程度の濃度になるように注入し、ソース領
域８５７とドレイン領域８５８を形成する（図１７
（ｅ））。
【０１５８】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、また
低濃度電界緩和層８５６の下層に活性領域よりも濃度の
濃い不純物領域８５５を形成することができる。これに
より、インパクトイオン化の発生する点から基板コンタ
クトまでの寄生抵抗を低減することができ、耐圧が向上
する。
【０１５９】実際に、基板コンタクトの寄生抵抗を計算
すると、ボロン１×１０17（ｃｍ-3）の抵抗率は０．２
Ω・ｃｍであり、単位Ｗあたりの抵抗はρ＝７ｋΩとな
る。このことから、従来例の６倍の基板電流（Ｉｓｕｂ
＝６μＡ）まで、寄生バイポーラを動作させないことが
できる。
【０１６０】一方、基板電流Ｉｓｕｂは、次の式で表せ
ることが知られている。
【０１６１】Ｉｓｕｂ＝Ａｅｘｐ（−Ｂ／ＶＤ） ここで、Ａ，Ｂは定数。ＶＤはドレイン電圧である。従
来例のトランジスタではＢの値はおよそ５０である。従
来例のトランジスタの耐圧が１０Ｖであるのに対し、本
実施例のトランジスタの耐圧は１５．６Ｖになる。
【０１６２】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１６３】［実施例Ｃ２］図１８に本発明による実施
例Ｃ２を示す。Ｎ型ＭＯＳＦＥＴの例について説明する
と、まず、実施例Ｃ１と同様にＳＯＩ基板上に素子分離
領域８５１を形成し、活性領域８５２を作る。
【０１６４】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。
【０１６５】これに、ゲート８５４をマスクとして、活
性領域８５２よりも濃くなるようにＰ型イオンを注入し
て濃いＰ型領域８５５を形成する。この濃度は接合耐圧
の低下を考え１×１０17（ｃｍ-3）程度が理想的であ
る。
【０１６６】さらにこのＰ型領域を打ち消すように、ゲ
ート電極８５４をマスクとしてＮ型のイオンを注入し電
界緩和層８５６を形成する。この濃度は１×１０17（ｃ
ｍ-3）程度が理想的である。
【０１６７】さらに、ゲート電極８５４のまわりにサイ
ドウォール８５９を形成し、サイドウォール８５９をマ
スクとして、選択的にＮ型のイオンを１×１０20（ｃｍ
-3）程度の濃度になるように注入し、図１８に示すよう
にソース領域８５７とドレイン領域８５８を形成する
（図１８（ｃ））。
【０１６８】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、また
低濃度電界緩和層８５６の下層に活性領域８５２よりも
濃度の濃い不純物領域８５５を形成することができる。
これにより、インパクトイオン化の発生する点から基板
コンタクトまでの寄生抵抗を低減することができ、耐圧
が向上する。
【０１６９】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１７０】［実施例Ｃ３］図１９に本発明による実施
例Ｃ３を示す。Ｎ型ＭＯＳＦＥＴの例について説明する
と、まず、ＳＯＩ基板上に素子分離領域８５１を形成
し、活性領域８５２を作る。
【０１７１】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。
【０１７２】これに、ゲート８５４をマスクとして、活
性領域８５２よりも濃くなるようにＰ型イオンを注入し
て濃いＰ型領域８５５を形成する。この濃度は接合耐圧
の低下を考え、１×１０17（ｃｍ-3）程度が理想的であ
る。
【０１７３】さらにこのＰ型領域を打ち消すように、ゲ
ート電極８５４をマスクとして熱拡散係数の異なる２種
類のＮ型イオンを注入する。このようにして図１９に示
すように、熱拡散後は、拡散速度の差から、低濃度のソ
ース、ドレイン領域８７６と高濃度のソース、ドレイン
領域８７７が形成される。この低濃度領域８７６の濃度
は１×１０17（ｃｍ-3）程度が理想的である。
【０１７４】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、また
低濃度電界緩和層の下層に活性領域よりも濃度の濃い不
純物領域を形成することができる。これにより、インパ
クトイオン化の発生する点から基板コンタクトまでの寄
生抵抗を低減することができ、耐圧が向上する。
【０１７５】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１７６】［実施例Ｃ４］つぎに本発明の実施例Ｃ４
について説明する。前述の実施例Ｃ１〜Ｃ３では、ソー
ス、ドレインの両側にオフセットがあるＭＯＳについて
説明したが、最も電界集中の起こるドレイン端にのみ、
低濃度電界緩和層をもつＭＯＳＦＥＴにおいても本発明
は効果的である。
【０１７７】図２０に本発明による実施例Ｃ４を示す。
Ｎ型ＭＯＳＦＥＴの例について説明すると、まず、ＳＯ
Ｉ基板上に素子分離領域８５１を形成し、活性領域８５
２を作る。
【０１７８】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。
【０１７９】これに、ゲートをマスクとして、活性領域
８５２よりも濃くなるようにＰ型イオンを注入して濃い
Ｐ型領域８５５を形成する。この濃度は接合耐圧の低下
を考え１×１０17（ｃｍ-3）程度が理想的である。
【０１８０】さらにこのＰ型領域を打ち消すように、ゲ
ート電極８５４をマスクとしてＮ型のイオンを注入し電
界緩和層８５６を形成する。この濃度は１×１０17（ｃ
ｍ-3）程度が理想的である。
【０１８１】さらに、ゲート電極セルフアラインでソー
ス領域８８２を、選択的にドレイン領域８８３を、１×
１０20（ｃｍ-3）程度の濃度になるようにＮ型のイオン
注入によって図２０のように形成する。
【０１８２】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、また
低濃度電界緩和層の下層に活性領域よりも濃度の濃い不
純物領域を形成することができる。これにより、インパ
クトイオン化の発生する点から基板コンタクトまでの寄
生抵抗を低減することができ、耐圧が向上する。
【０１８３】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１８４】［実施例Ｃ５］本発明の実施例Ｃ５につい
て説明する。実施例Ｃ１〜Ｃ４では、低濃度電界緩和層
をもつＭＯＳＦＥＴに本発明を実施した際の例を説明し
たが、低濃度電界緩和層を持たないＭＯＳＦＥＴにおい
ても本発明は有効である。
【０１８５】図２１に本発明による実施例Ｃ５を示す。
Ｎ型ＭＯＳＦＥＴの例について説明すると、まず、ＳＯ
Ｉ基板上に素子分離領域８５１を形成し、活性領域８５
２を作る。
【０１８６】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。
【０１８７】これに、ゲートをマスクとして、活性領域
８５２よりも濃くなるようにＰ型イオンを注入して濃い
Ｐ型領域８５５を形成する。この濃度は接合耐圧の低下
を考え１×１０17（ｃｍ-3）程度が理想的である。
【０１８８】さらにこのＰ型領域を打ち消すように、ゲ
ート電極をマスクとしてＮ型のイオンを注入し図２１に
示すようなソース領域８８０とドレイン領域８８１を、
１×１０20（ｃｍ-3）程度の濃度になるようにＮ型のイ
オン注入によって形成する。この際、ソース、ドレイン
の深さをシリコン層の膜厚よりも浅くすることにより、
ソース、ドレイン下に濃いＰ層を残す。
【０１８９】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、これ
により、インパクトイオン化の発生する点から基板コン
タクトまでの寄生抵抗を低減することができ、耐圧が向
上する。
【０１９０】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１９１】［実施例Ｃ６］本発明の第６の実施例Ｃ６
について説明する。前述の実施例Ｃ１，Ｃ２において、
濃いソース、ドレイン領域がシリコン層の下までとどか
ないようにＭＯＳＦＥＴを形成すると本発明はさらに効
果的になる。図２２に本発明による実施例Ｃ６を示す。
【０１９２】Ｎ型ＭＯＳＦＥＴの例について説明する
と、まず、ＳＯＩ基板上に素子上に素子分離領域８５１
を形成し、活性領域８５２を作る。
【０１９３】次に、ゲート酸化膜８５３を形成後、活性
領域８５２に１×１０16（ｃｍ-3）程度の濃度になるよ
うに、Ｐ型のイオン注入を行い、次に、ゲートとなる電
極８５４（例えばポリシリコン電極）を形成する。
【０１９４】これは、ゲートをマスクとして、活性領域
８５２よりも濃くなるようにＰ型イオンを注入して濃い
Ｐ型領域８５５を形成する。この濃度は接合耐圧の低下
を考え１×１０17（ｃｍ-3）程度が理想的である。さら
にこのＰ型領域を打ち消すように、ゲート電極をマスク
としてＮ型のイオンを注入し電界緩和層８５６を形成す
る。この濃度は１×１０17（ｃｍ-3）程度が理想的であ
る。
【０１９５】さらに、選択的にＮ型のイオンを１×１０
20（ｃｍ-3）程度の濃度になるように注入し、ソース領
域８７８とドレイン領域８７９を形成する。
【０１９６】このような製法により、ドレイン端での電
界の集中を低濃度層によって緩和することができ、また
低濃度電界緩和層および、ベース領域、ドレイン領域の
下層に活性領域よりも濃度の濃い不純物領域を形成する
ことができる。これにより、インパクトイオン化の発生
する点から基板コンタクトまでの寄生抵抗を低減するこ
とができ、耐圧が向上する。
【０１９７】この例では、ＮＭＯＳについて説明した
が、ＰＭＯＳにおいても活性層につくる濃い不純物領域
をＮ型にすることで同じ効果が得られることは言うまで
もない。
【０１９８】
【発明の効果】［効果Ａ］以上説明したように、本発明
によれば、チャネル部の不純物濃度の均一性を著しく向
上させた結果、同じ活性層の膜厚ばらつきに対してＭＯ
ＳＦＥＴのしきい値ばらつきを従来の数分の１に抑える
ことができ、その結果同一ウェア内のチップ間、又はウ
ェハ間での特性ばらつきが極めて少ない集積回路を提供
できることになり、更に、規格値を満足するチップの割
合即ち歩留りが飛躍的に向上する。
【０１９９】また、ＭＯＳＦＥＴのしきい値制御が重要
なアナログ集積回路（例えばＡ／Ｄコンバータ）への応
用も可能となり、ＳＯＩ集積回路の実用的な応用範囲も
拡大する。
【０２００】また、高耐圧ＭＯＳＦＥＴと高速ＭＯＳＦ
ＥＴをＳＯＩ基板上に混在させて、しきい値を等しくす
ることが可能であり、活性層の厚さと濃度を独立に決定
できるので高速ＭＯＳＦＥＴ、高耐圧ＭＯＳＦＥＴをよ
り最適設計することが可能となる。
【０２０１】また、エピタキシャル成長を用いる方法で
は、ｎ型チャネル領域はエピタキシャル層が形成される
ため、不純物濃度が活性層の厚さに拘らず、ウェハ面
内、ウェハ間で極めて均一になり、チャネル形成用マス
クもＰ型用に１枚で足りるのでマスク枚数も削減され
る。
【０２０２】このように、高品質な単結晶を安価に得ら
れるため、ＳＯＩ集積回路の実用性を飛躍的に向上させ
ることができる。
【０２０３】［効果Ｂ］また、本発明によれば、半導体
チップのエッチング工程時に従来のような余分なチップ
面積を必要としないために、チップ面積を小さくするこ
とが出来、より多くの安価なチップを提供できる。
【０２０４】またエッチング時の作業性、生産性も向上
し、汚染を発生しない清浄なエッチング方法であるので
チップの信頼性も向上する。
【０２０５】また制御性の良好なエッチング方法である
ので、従来実現が困難であった広範なエッチング加工に
も応用が可能である。
【０２０６】［効果Ｃ］また、ＳＯＩ基板上のＭＯＳト
ランジスタのインパクトイオン化によって発生した電荷
を、より小さな抵抗を介して基板コンタクトに排出する
ことが可能なため、ＭＯＳトランジスタのサイズを大き
くすることなくインパクトイオン化により電荷が発生し
て基板電流が流れている状態でも、チャネル部の電位の
上昇を抑制することができ、高耐圧のＭＯＳトランジス
タを得ることができる。
【０２０７】また、寄生抵抗が小さいため、ＭＯＳトラ
ンジスタのゲート幅が大きくても、基板コンタクトの数
を増やす必要がなく、高集積化を図ることができ、製品
の小型化、低コスト化が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例Ａ１によるＳＯＩ集積回路の断
面図および製造方法を示す図である。
【図２】図１に示すＳＯＩ集積回路の製造方法を示す図
である。
【図３】図１に示す実施例のしきい値ばらつき特性曲線
である。
【図４】本発明の実施例Ａ２によるＳＯＩ集積回路の断
面図および製造方法を示す図である。
【図５】図４に示す実施例Ａ２の製造方法を示す図であ
る。
【図６】本発明の実施例Ａ３のイオン注入プロファイル
を示す図である。
【図７】本発明の実施例Ａ３のイオン注入プロファイル
を示す別の図である。
【図８】本発明の実施例Ａ４によるＳＯＩ集積回路の製
造方法を示す図である。
【図９】図８に示す本発明の実施例Ａ４によるＳＯＩ集
積回路の断面図および製造方法を示す図である。
【図１０】従来のＳＯＩ集積回路の製造方法を示す図で
ある。
【図１１】図１０に示す従来のＳＯＩ集積回路の断面図
および製造方法を示す図である。
【図１２】従来のＳＯＩ集積回路における異なる活性層
の厚さを有する構造の断面図である。
【図１３】本発明の実施例Ｂ１による半導体チップのエ
ッチング方式の構成図である。
【図１４】本発明の実施例Ｂ２によるクランプの保持状
態を示す図である。
【図１５】本発明の実施例Ｂ３によるＸ，Ｙ２方向用の
クランプ対の構成を示す図である。
【図１６】従来のエッチング用治具を示す図である。
【図１７】本発明の実施例Ｃ１によるＳＯＩ基板上のＭ
ＯＳＦＥＴの製造方法を示す断面模式図である。
【図１８】本発明の実施例Ｃ２によるＳＯＩ基板上のＭ
ＯＳＦＥＴの製造方法を示す断面模式図である。
【図１９】本発明の実施例Ｃ３によるＳＯＩ基板上のＭ
ＯＳＦＥＴの製造方法を示す断面模式図である。
【図２０】本発明の実施例Ｃ４によるＳＯＩ基板上のＭ
ＯＳＦＥＴの製造方法を示す断面模式図である。
【図２１】本発明の実施例Ｃ５によるＳＯＩ基板上のＭ
ＯＳＦＥＴの断面模式図である。
【図２２】本発明の実施例Ｃ６によるＳＯＩ基板上のＭ
ＯＳＦＥＴの断面模式図である。
【図２３】従来のＭＯＳＦＥＴの上面図である。
【図２４】図２３に示す従来例の断面図である。
【図２５】従来のＭＯＳＦＥＴの上面図である。
【符号の説明】
４０１ シリコン基板 ４０２ 絶縁膜 ４０３ 単結晶シリコン ４０４ バッファ酸化膜 ４０５ シリコン窒化膜 ４０６ フィールド酸化膜 ４０７ ｐ型チャネル ４０８ ｎ型チャネル ４０９ レジスト ４１０ レジスト ４１１ ポリシリコンゲート電極 ４１２ ポリシリコンゲート電極 ４１３ ｎ+ 型ソースドレイン ４１４ ｐ+ 型ソースドレイン ４１５ シリコン酸化膜 ４１６ パッド酸化膜 ５０１ シリコン基板 ５０２ 絶縁膜 ５０３ 単結晶シリコン ５０３ａ 薄い単結晶シリコン ５０３ｂ 厚い単結晶シリコン ５０４ パッド酸化膜 ５０５ シリコン窒化膜 ５０６ フィールド酸化膜 ５０７ 厚い活性層 ５０８ 薄い活性層 ５０９ レジスト ５１１ ポリシリコンゲート電極 ５１２ ポリシリコンゲート電極 ５１３ 厚い活性層を有するＭＯＳＦＥＴのｎ+ 型ソー
ス／ドレイン ５１４ 薄い活性層を有するＭＯＳＦＥＴのｎ+ 型ソー
ス／ドレイン ５１５ シリコン酸化膜 ５１６ パッド酸化膜 ８０１ シリコン基板 ８０２ 絶縁膜 ８０３ 単結晶シリコン ８０４ エピタキシャル層 ８０５ バッファ酸化膜 ８０６ フィールド酸化膜 ８０７ ｐ型活性層 ８０９ レジスト ８１１，８１２ ポリシリコンゲート電極 ８１３ ｎ+ 型ソース／ドレイン ８１４ ｐ+ 型ソース／ドレイン ８１５ シリコン酸化膜 ８１６ パッド酸化膜 ８２１，８３１，８４１ 試料 ８２２ マスク ８２３ パターン ８２４，８３２，８４２，８４３ クランプ ８２５ エッジ ８２６ 空間 ８２７，８２８ ノズル ８２９ 集積回路 ８３３ ツメ ８３４ 突起 ８５１ 素子分離領域 ８５２ 活性領域 ８５３ ゲート酸化膜 ８５４ ポリシリコン電極 ８５５ 濃い（ｐ型）不純物領域 ８５６ 電解緩和層 ８５７ ソース領域 ８５８ ドレイン領域 ８５９ サイドウォール ８７６ 低濃度ソース／ドレイン領域 ８７７ 高濃度ソース／ドレイン領域 ８７８ ゲート電極セルファラインによるソース領域 ８７９ 選択的ドレイン領域 ８８０ イオン注入によるソース領域 ８８１ イオン注入によるドレイン領域 ８８２ 選択的ソース領域 ８８３ 選択的ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ 9056−4Ｍ 29/78 ３１１ Ｙ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 絶縁膜上の単結晶半導体層に形成された
    複数の能動素子を有する半導体装置において、 該複数の能動素子の活性層膜厚の最大値をＴSOI(max)、
    最小値をＴSOI(min)とした場合、該活性層の不純物濃度
    の最大値と最小値の比がＴSOI(max)／ＴSOI(min)以下で
    あることを特徴とする半導体装置。
  2. 【請求項２】 同一基体上に複数の活性層領域を有する
    半導体装置の製造方法において、 絶縁膜上の単結晶半導体層中に不純物イオンを導入する
    工程と、 該イオンを前記単結晶半導体層中の深さ方向へ均一に拡
    散する工程と、 前記単結晶半導体層の表面の一部を除去する工程と、 該除去工程により厚さが薄くなった層を前記複数の能動
    素子の活性層とする工程と、を有することを特徴とする
    半導体装置の製造方法。
  3. 【請求項３】 絶縁膜上の単結晶半導体層中に、厚さの
    異なる複数の単結晶半導体層領域を形成する工程と、 該厚さの異なる領域毎に異なる注入量でイオン注入を行
    う工程と、 前記複数の単結晶半導体層領域に少なくとも能動素子を
    形成することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 絶縁膜上の単結晶半導体層中に、第１の
    イオン注入を行う工程と、 該第１のイオン注入と同導電型を有する不純物を注入す
    る第２のイオン注入工程と、 該第１、第２の注入イオンを前記単結晶半導体層中の深
    さ方向へ均一に拡散する工程とを含み、 前記単結晶半導体層を能動素子の活性層とする半導体装
    置の製造方法において、 前記第１のイオン注入時の前記単結晶半導体層の厚さを
    ＴSOI としたとき、前記第１のイオン注入の飛程Ｒp1が
    前記ＴSOI より充分小さく、 前記第２のイオン注入の飛程Ｒp2と前記ＴSOI は実質的
    に等しく、 前記第２のイオン注入の飛程Ｒp2と偏差ΔＲp2とＴSOI
    の関係が、 Ｒp2−ΔＲp2＜ＴSOI ＜Ｒp2＋ΔＲp2 を満たすことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 絶縁膜上の単結晶半導体層上に、第１の
    導電型のエピタキシャル層の成長を行う工程と、 該エピタキシャル層の一部に第２の導電型の不純物をイ
    オン注入する工程と、 該注入イオンを、前記エピタキシャル層／単結晶半導体
    層中の深さ方向へ均一に拡散する工程と、 前記エピタキシャル層／単結晶半導体層の表面の一部を
    除去する工程とを含み、 該除去工程により厚さが薄くなった前記エピタキシャル
    層／単結晶半導体層を能動素子の活性層とすることを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体チップのエッチング工程を含む半
    導体装置の製造方法において、 前記半導体チップの側壁（エッジ）を保持手段により保
    持し、 前記チップと前記保持手段により形成される空間に、該
    空間外の雰囲気よりもわずかに高い圧力によって非反応
    性ガスを導入し、前記チップと前記保持手段との隙間を
    通して下方に前記ガスを噴出させ、 かつ前記チップの下方からエッチング液を、ストリー
    ム、又はシャワー、又はスプレーによって供給して、該
    チップのエッチングを行うことを特徴とする半導体装置
    の製造方法。
  7. 【請求項７】 前記保持手段に、前記チップを保持する
    ための突起が付いていることを特徴とする請求項６に記
    載の半導体装置の製造方法。
  8. 【請求項８】 前記保持手段に、前記チップを保持する
    ためのツメが付いていることを特徴とする請求項６に記
    載の半導体装置の製造方法。
  9. 【請求項９】 前記保持手段は、Ｘ，Ｙ２方向用のそれ
    ぞれ対のクランプであり、一方の対が他方よりも外側に
    存在し、内側の前記クランプが外側の前記クランプの内
    側を移動することによって、チップサイズの変更に対応
    することを特徴とする請求項６に記載の半導体装置の製
    造方法。
  10. 【請求項１０】 前記ガスは、空気又はクリーンエアー
    であることを特徴とする請求項６に記載の半導体装置の
    製造方法。
  11. 【請求項１１】 前記雰囲気を大気圧よりもわずかに減
    圧することによって、前記ガスとの間にわずかの圧力差
    を実現したことを特徴とする請求項６に記載の半導体装
    置の製造方法。
  12. 【請求項１２】 前記エッチング液は、ノズル形状の噴
    出口から噴出され、該噴出口はリンス液又は乾燥用ガス
    の噴出口をも兼ねることを特徴とする請求項６に記載の
    半導体装置の製造方法。
  13. 【請求項１３】 前記エッチング液を供給する噴出口の
    噴出角度を任意に変更し、これにより被エッチング材の
    任意の角度のエッチングの進行を制御することを特徴と
    する請求項６に記載の半導体装置の製造方法。
  14. 【請求項１４】 ＳＯＩ基板上に形成されたＭＯＳ型電
    界効果トランジスタにおいて、 該トランジスタの活性領域の電位が電極によって固定さ
    れ、 チャネル領域以外の領域の少なくとも一部に、前記チャ
    ネル領域と同じ導電型で前記チャネル領域より濃い不純
    物領域を有することを特徴とする半導体装置。
  15. 【請求項１５】 ＳＯＩ基板上に形成されたＭＯＳ型電
    界効果トランジスタの活性領域の電位が電極によって固
    定され、かつ、前記チャネル領域以外の領域の少なくと
    も一部に、前記チャネル領域と同じ導電型で前記チャネ
    ル領域より濃い不純物領域を有する半導体装置の製造方
    法において、 ゲート電極をマスクとして、前記チャネル領域と同導電
    型のイオン注入により、チャネル領域よりも濃い不純物
    領域を形成する工程と、 前記ゲート電極をマスクとして、前記濃い不純物領域と
    反対導電型のイオン注入により、前記濃い不純物領域の
    上層部を低濃度電界緩和層とする工程と、 選択的イオン注入により、前記低濃度電界緩和層と濃い
    不純物領域に接して、ソース、ドレイン領域を形成する
    工程と、 を有することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 前記低濃度電界緩和層とする工程の
    後、前記ゲート電極のまわりにサイドウォールを形成す
    る工程と、 前記サイドウォールをマスクとして、選択的イオン注入
    により、前記低濃度電界緩和層と濃い不純物領域に接し
    て、ソース、ドレイン領域を形成する工程と、を有する
    請求項１５に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記濃い不純物領域を形成する工程の
    後、前記ゲート電極をマスクとして、熱拡散係数の異な
    る２種類の前記濃い不純物領域とは反対導電型のイオン
    注入を行なうことにより、低濃度のソース、ドレイン領
    域と、高濃度のソース、ドレイン領域を形成する工程を
    有する請求項１５に記載の半導体装置の製造方法。
  18. 【請求項１８】 前記濃い不純物領域を形成する工程の
    後、前記濃い不純物領域とは反対導電型のイオン注入を
    行ない、ゲート電極セルフアラインでソース領域を形成
    し、選択的にドレイン領域を形成する工程を有する請求
    項１５に記載の半導体装置の製造方法。
  19. 【請求項１９】 前記濃い不純物領域を形成する工程の
    後、前記濃い不純物領域とは反対導電型のイオン注入を
    ゲート電極をマスクとして行ない、前記濃い不純物領域
    の上部にソース、ドレイン領域を形成する工程を有する
    請求項１５に記載の半導体装置の製造方法。
  20. 【請求項２０】 ドレイン側にのみ電界緩和層を残し
    て、ソース、ドレイン領域を形成する工程を有する請求
    項１５に記載の半導体装置の製造方法。
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