JP3402644B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、より具体的には絶縁膜上の単結晶薄膜（ＳＯＩ：Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）上に形成さ
れた半導体集積回路装置及び製造方法等に関する。
し、より具体的には絶縁膜上の単結晶薄膜（ＳＯＩ：Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）上に形成さ
れた半導体集積回路装置及び製造方法等に関する。
【０００２】
【従来の技術】従来のＳＯＩ上の半導体集積回路装置の
例を図１１（ｅ）の断面模式図に示す。図１１（ｅ）は
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの断面構造を示したも
ので、ｎ+ 型ソース・ドレイン９１３、ｐ型ウェル９０
７、ポリシリコンゲート電極９１１より構成されるＮＭ
ＯＳＦＥＴ、ｐ+ 型ソース・ドレイン９１４、ｎ型ウェ
ル９０８、ポリシリコンゲート電極９１２より構成され
るＰＭＯＳＦＥＴがフィールド酸化膜９０６により完全
分離され、シリコン基板９０１上の絶縁膜９０２上に形
成されている図である。
例を図１１（ｅ）の断面模式図に示す。図１１（ｅ）は
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの断面構造を示したも
ので、ｎ+ 型ソース・ドレイン９１３、ｐ型ウェル９０
７、ポリシリコンゲート電極９１１より構成されるＮＭ
ＯＳＦＥＴ、ｐ+ 型ソース・ドレイン９１４、ｎ型ウェ
ル９０８、ポリシリコンゲート電極９１２より構成され
るＰＭＯＳＦＥＴがフィールド酸化膜９０６により完全
分離され、シリコン基板９０１上の絶縁膜９０２上に形
成されている図である。
【０００３】図１１（ｅ）のＮＭＯＳ，ＰＭＯＳを組合
せ、電気的に接続することで、インバータ、ＮＡＮＤ，
ＮＯＲなどの機能を有する種々の回路を構成していくこ
とができる。
せ、電気的に接続することで、インバータ、ＮＡＮＤ，
ＮＯＲなどの機能を有する種々の回路を構成していくこ
とができる。
【０００４】また、ＳＯＩ上のＭＯＳトランジスタはソ
ースドレインの拡散層直下が絶縁膜９０２であるため、
バルクシリコン上のデバイスで寄生容量の原因となって
いるソース・ドレイン−ウェル間の接合容量が著しく低
減されるので回路動作が高速になるという利点がある。
ースドレインの拡散層直下が絶縁膜９０２であるため、
バルクシリコン上のデバイスで寄生容量の原因となって
いるソース・ドレイン−ウェル間の接合容量が著しく低
減されるので回路動作が高速になるという利点がある。
【０００５】図１１（ｅ）の構造を実現する製造工程を
図１０（ａ）〜（ｃ）、図１１（ｄ）〜（ｅ）を用いて
説明する。
図１０（ａ）〜（ｃ）、図１１（ｄ）〜（ｅ）を用いて
説明する。
【０００６】まず、絶縁膜９０２によりシリコン基板９
０１と分離された単結晶シリコン９０３を有するＳＯＩ
基板９００を用意し、単結晶シリコン９０３を５００Å
酸化し、バッファー酸化膜９０４を形成後、ＬＰ−ＣＶ
Ｄでシリコン窒化膜９０５を１０００〜２０００Å堆積
し、パターニングする（図１０（ａ））。
０１と分離された単結晶シリコン９０３を有するＳＯＩ
基板９００を用意し、単結晶シリコン９０３を５００Å
酸化し、バッファー酸化膜９０４を形成後、ＬＰ−ＣＶ
Ｄでシリコン窒化膜９０５を１０００〜２０００Å堆積
し、パターニングする（図１０（ａ））。
【０００７】次に、Ｈ2 ／Ｏ2 ガス中で酸化をおこない
単結晶シリコン９０３の領域を分離する。この従来例で
は単結晶シリコン９０３の厚さを５００〜４５００Åと
し、上記の酸化により、酸化膜９０６直下と絶縁膜９０
２の間に単結晶領域が残らない様にしている。
単結晶シリコン９０３の領域を分離する。この従来例で
は単結晶シリコン９０３の厚さを５００〜４５００Åと
し、上記の酸化により、酸化膜９０６直下と絶縁膜９０
２の間に単結晶領域が残らない様にしている。
【０００８】つづいて、窒化膜９０５をリン酸ではく離
した後、ＰＭＯＳＦＥＴの形成される領域をレジスト９
０９で覆い、ボロン又は２弗化ボロンのイオン注入を行
う。このとき、イオン注入量は単結晶シリコンの厚さに
より異なるが、従来例では単結晶シリコン中のｐ型不純
物濃度が１×１０ 14 〜１×１０ 17 （ｃｍ-3）となる様に
選ぶ。例えば単結晶シリコンの厚さが４０００Åのと
き、ボロンを６０ｋｅＶのエネルギーで４×１０ 11 ｃｍ
-2のｄｏｓｅ量で注入する（図１０（ｂ））。
した後、ＰＭＯＳＦＥＴの形成される領域をレジスト９
０９で覆い、ボロン又は２弗化ボロンのイオン注入を行
う。このとき、イオン注入量は単結晶シリコンの厚さに
より異なるが、従来例では単結晶シリコン中のｐ型不純
物濃度が１×１０ 14 〜１×１０ 17 （ｃｍ-3）となる様に
選ぶ。例えば単結晶シリコンの厚さが４０００Åのと
き、ボロンを６０ｋｅＶのエネルギーで４×１０ 11 ｃｍ
-2のｄｏｓｅ量で注入する（図１０（ｂ））。
【０００９】次にレジスト９０９をエッチング除去し、
新たにレジスト９１０を塗布し、パターニングした後、
ＰＭＯＳＦＥＴを形成する領域にリン又はヒ素等のｎ型
不純物を注入する。ｐ型不純物層９０７を形成する場合
と同様に、単結晶シリコン９０３の厚さにより、ｎ層不
純物濃度が１×１０ 14 〜１×１０ 17 （ｃｍ-3）となる様
に、ｄｏｓｅ量を選ぶ。例えば、単結晶シリコンの厚さ
が４０００Åのとき、リンを６０ｋｅＶのエネルギーで
４×１０ 11 ｃｍ-2のｄｏｓｅ量で注入する（図１０
（ｃ））。
新たにレジスト９１０を塗布し、パターニングした後、
ＰＭＯＳＦＥＴを形成する領域にリン又はヒ素等のｎ型
不純物を注入する。ｐ型不純物層９０７を形成する場合
と同様に、単結晶シリコン９０３の厚さにより、ｎ層不
純物濃度が１×１０ 14 〜１×１０ 17 （ｃｍ-3）となる様
に、ｄｏｓｅ量を選ぶ。例えば、単結晶シリコンの厚さ
が４０００Åのとき、リンを６０ｋｅＶのエネルギーで
４×１０ 11 ｃｍ-2のｄｏｓｅ量で注入する（図１０
（ｃ））。
【００１０】その後、熱処理、例えば１０００℃で４時
間Ｎ2 ガス中で処理することにより、ｐ型不純物領域９
０７、ｎ型不純物領域９０８の不純物を活性化し、濃度
を均一にする。その後ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴのゲート電極９１１、ＰＭＯ
ＳＦＥＴのゲート電極９１２を形成する。これらの電極
は、イオン注入により、高濃度のｎ型又は高濃度のｐ型
不純物が導入されており、抵抗が充分小さくしてある
（図１１（ｄ））。
間Ｎ2 ガス中で処理することにより、ｐ型不純物領域９
０７、ｎ型不純物領域９０８の不純物を活性化し、濃度
を均一にする。その後ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴのゲート電極９１１、ＰＭＯ
ＳＦＥＴのゲート電極９１２を形成する。これらの電極
は、イオン注入により、高濃度のｎ型又は高濃度のｐ型
不純物が導入されており、抵抗が充分小さくしてある
（図１１（ｄ））。
【００１１】次にフォトリソグラフィーとイオン注入に
より、ｎ+ 型ソース・ドレイン領域９１３、ひき続きｐ
+ 型ソース・ドレイン領域９１４を形成する。不純物活
性化をおこなった後の断面図が図１１（ｅ）である。
より、ｎ+ 型ソース・ドレイン領域９１３、ひき続きｐ
+ 型ソース・ドレイン領域９１４を形成する。不純物活
性化をおこなった後の断面図が図１１（ｅ）である。
【００１２】図示していないが、この後、層間絶縁膜を
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成して半導体装置が完成する。
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成して半導体装置が完成する。
【００１３】
【発明が解決しようとしている課題】しかしながら、従
来の構造ならびに製造方法には以下の様な欠点があっ
た。図１２（ａ），（ｂ）を用いて説明する。
来の構造ならびに製造方法には以下の様な欠点があっ
た。図１２（ａ），（ｂ）を用いて説明する。
【００１４】図１２（ａ），（ｂ）は、単一のウェハ
上、又は異なるウェハ上において、シリコン活性層９２
３，９２４の厚さが異なる場合の側面図を示しており、
９２２は下地絶縁層、９２３は厚い活性層、９２４は薄
い活性層である。
上、又は異なるウェハ上において、シリコン活性層９２
３，９２４の厚さが異なる場合の側面図を示しており、
９２２は下地絶縁層、９２３は厚い活性層、９２４は薄
い活性層である。
【００１５】このように、ＳＯＩ基板としてＳｉ層の品
質の高い貼り合せＳＯＩ基板或いは多孔質シリコン上に
形成した単結晶シリコン基板（エルトラン基板）では、
ウェハ面内或いはウェハ間で必らず活性層の厚さの異な
る部分を生じている。
質の高い貼り合せＳＯＩ基板或いは多孔質シリコン上に
形成した単結晶シリコン基板（エルトラン基板）では、
ウェハ面内或いはウェハ間で必らず活性層の厚さの異な
る部分を生じている。
【００１６】一方、従来の構造とその製法から明らかな
様に、イオン注入および熱処理により活性層をドーピン
グする際、単位面積当り一定量Ｑ（ｃｍ-2）で注入され
る不純物は活性層内にほぼ均一に拡散するので、濃度Ｎ
p は活性層厚さをＴSOI （ｃｍ）とした場合、Ｎp ＝Ｑ
／ＴSOI （ｃｍ-3）となる。これは、通常ドーピングに
使用する不純物の拡散速度がＳｉ内に比べて絶縁層（９
２２）内で数ケタ以上小さいためである。従って活性層
厚さのばらつきはそのまま、活性層内の不純物濃度のば
らつきとなる。
様に、イオン注入および熱処理により活性層をドーピン
グする際、単位面積当り一定量Ｑ（ｃｍ-2）で注入され
る不純物は活性層内にほぼ均一に拡散するので、濃度Ｎ
p は活性層厚さをＴSOI （ｃｍ）とした場合、Ｎp ＝Ｑ
／ＴSOI （ｃｍ-3）となる。これは、通常ドーピングに
使用する不純物の拡散速度がＳｉ内に比べて絶縁層（９
２２）内で数ケタ以上小さいためである。従って活性層
厚さのばらつきはそのまま、活性層内の不純物濃度のば
らつきとなる。
【００１７】不純物濃度のばらつきは、しきい値、単チ
ャネル効果、耐圧、ホットキャリア発生量といったＭＯ
ＳＦＥＴの重要なパラメータを全てばらつかせると言っ
ても過言ではない。従って、ウェハ面内、ウェハ間でい
かにばらつきを少なく、再現性良く活性層不純物濃度を
決めるかは、ＳＯＩの集積回路を実現していく上での、
キーテクノロジーであると言える。
ャネル効果、耐圧、ホットキャリア発生量といったＭＯ
ＳＦＥＴの重要なパラメータを全てばらつかせると言っ
ても過言ではない。従って、ウェハ面内、ウェハ間でい
かにばらつきを少なく、再現性良く活性層不純物濃度を
決めるかは、ＳＯＩの集積回路を実現していく上での、
キーテクノロジーであると言える。
【００１８】従来の構造及び製法では、図１０（ｂ），
（ｃ）で示したイオン注入工程の際の活性層の厚さが、
例えば最小２０００Å最大６０００Åとなった場合、Ｑ
＝２Ｅ１２（ｃｍ-2）としてＮp ＝Ｑ／ＴSOI により、
濃度は最小３．３×１０ 15 （ｃｍ-3）、最大１×１０ 16
（ｃｍ-3）となり、しきい値で１Ｖ以上のばらつきを生
じてしまう。ＳＯＩ基板の現状の技術では、±２０００
Åのばらつきが生じることはしばしばあり、ＳＯＩデバ
イスの実現、量産化の大きな障害となっていた。
（ｃ）で示したイオン注入工程の際の活性層の厚さが、
例えば最小２０００Å最大６０００Åとなった場合、Ｑ
＝２Ｅ１２（ｃｍ-2）としてＮp ＝Ｑ／ＴSOI により、
濃度は最小３．３×１０ 15 （ｃｍ-3）、最大１×１０ 16
（ｃｍ-3）となり、しきい値で１Ｖ以上のばらつきを生
じてしまう。ＳＯＩ基板の現状の技術では、±２０００
Åのばらつきが生じることはしばしばあり、ＳＯＩデバ
イスの実現、量産化の大きな障害となっていた。
【００１９】［発明の目的］
本発明の目的は、異なる厚さを有する活性層のそれぞれ
の不純物濃度差を、その厚さの比に比べて小さく制御す
ることにより、同一チップ内、ウェハ内、ウェハ間で特
性のばらつきが小さいＳＯＩ集積回路を得ることができ
る半導体装置及びその製造方法を提供することである。
の不純物濃度差を、その厚さの比に比べて小さく制御す
ることにより、同一チップ内、ウェハ内、ウェハ間で特
性のばらつきが小さいＳＯＩ集積回路を得ることができ
る半導体装置及びその製造方法を提供することである。
【００２０】
【００２１】
【課題を解決するための手段及び作用】 本発明に係る半
導体装置の製造方法は、 絶縁膜上の単結晶半導体層中
に、厚さの異なる複数個の単結晶半導体層領域を形成す
る工程と、該厚さの異なる領域毎に膜厚比と比例する注
入量でイオン注入を行う工程と、前記複数の単結晶半導
体層領域に少なくとも能動素子を形成する工程と、を有
することを特徴としている。また、絶縁膜上の単結晶半
導体層中に、第１のイオン注入を行う工程と、該第１の
イオン注入と同導電型を有する不純物を注入する第２の
イオン注入を行う工程と、この第１、第２の注入イオン
を前記単結晶半導体層中、深さ方向へ均一に拡散する工
程とを含み、前記単結晶半導体層を能動素子の活性層と
する半導体装置の製造方法において、前記第１のイオン
注入時の前記単結晶半導体層の厚さをＴSOIとしたと
き、前記第１のイオン注入の飛程Ｒp1がＴSOIより充分
小さく、第２のイオン注入の飛程Ｒp2と前記ＴSOIは実
質的に等しく、第２のイオン注入の飛程Ｒp2と偏差ΔＲ
p2とＴSOIの関係が、Ｒp2−ΔＲp2＜ＴSOI＜Ｒp2＋ΔＲ
p2を満たすことを特徴としている。
導体装置の製造方法は、 絶縁膜上の単結晶半導体層中
に、厚さの異なる複数個の単結晶半導体層領域を形成す
る工程と、該厚さの異なる領域毎に膜厚比と比例する注
入量でイオン注入を行う工程と、前記複数の単結晶半導
体層領域に少なくとも能動素子を形成する工程と、を有
することを特徴としている。また、絶縁膜上の単結晶半
導体層中に、第１のイオン注入を行う工程と、該第１の
イオン注入と同導電型を有する不純物を注入する第２の
イオン注入を行う工程と、この第１、第２の注入イオン
を前記単結晶半導体層中、深さ方向へ均一に拡散する工
程とを含み、前記単結晶半導体層を能動素子の活性層と
する半導体装置の製造方法において、前記第１のイオン
注入時の前記単結晶半導体層の厚さをＴSOIとしたと
き、前記第１のイオン注入の飛程Ｒp1がＴSOIより充分
小さく、第２のイオン注入の飛程Ｒp2と前記ＴSOIは実
質的に等しく、第２のイオン注入の飛程Ｒp2と偏差ΔＲ
p2とＴSOIの関係が、Ｒp2−ΔＲp2＜ＴSOI＜Ｒp2＋ΔＲ
p2を満たすことを特徴としている。
【００２２】
【００２３】
【００２４】本発明によれば、絶縁膜上の単結晶半導体
層中に故意に厚さの異なる複数個の単結晶半導体層領域
を形成することによって、故意に特性の異なる領域を形
成する逆用が可能であり、各厚さの異なる領域毎にイオ
ン注入工程でそれぞれ異なる注入量のイオン注入を行
い、各領域の濃度が等しくなるようにイオン注入量の調
整を行って能動素子を形成するので、特性の異なる領域
を自由に制御、形成することができる。
層中に故意に厚さの異なる複数個の単結晶半導体層領域
を形成することによって、故意に特性の異なる領域を形
成する逆用が可能であり、各厚さの異なる領域毎にイオ
ン注入工程でそれぞれ異なる注入量のイオン注入を行
い、各領域の濃度が等しくなるようにイオン注入量の調
整を行って能動素子を形成するので、特性の異なる領域
を自由に制御、形成することができる。
【００２５】あるいは、絶縁膜上の単結晶半導体層中に
第１、第２のイオン注入工程を行い、深さ方向へ均一に
拡散して活性層とする際に、第１のイオン注入時の単結
晶半導体層の厚さをＴSOI として、第１のイオン注入飛
程Ｒp1がＴSOI より充分小さく、第２のイオン注入飛程
Ｒp2、偏差ΔＲp2との関係はＲp2−ΔＲp2＜ＴSOI ＜Ｒ
p2＋ΔＲp2の条件を満たすよう制御するので、活性層内
の不純物濃度のバラツキは減少できる。
第１、第２のイオン注入工程を行い、深さ方向へ均一に
拡散して活性層とする際に、第１のイオン注入時の単結
晶半導体層の厚さをＴSOI として、第１のイオン注入飛
程Ｒp1がＴSOI より充分小さく、第２のイオン注入飛程
Ｒp2、偏差ΔＲp2との関係はＲp2−ΔＲp2＜ＴSOI ＜Ｒ
p2＋ΔＲp2の条件を満たすよう制御するので、活性層内
の不純物濃度のバラツキは減少できる。
【００２６】
【００２７】
【実施例】［実施例Ａ１］
以下、本発明による第１の実施例を図１、図２を用いて
説明する。
説明する。
【００２８】図１（ａ）は本実施例によるＣＭＯＳ回路
の半導体装置の断面図である。
の半導体装置の断面図である。
【００２９】図１（ａ）において、４１３はｎ+ 型ソー
ス、ドレイン、４０７はｐ型ウェル、４１１はポリシリ
コンゲート電極であり、以上でＮＭＯＳＦＥＴを構成し
ている。また、４１４はｐ+ 型ソース・ドレイン、４０
８はｎ型ウェル、４１２はポリシリコンゲート電極であ
り、以上でＰＭＯＳＦＥＴを構成している。両ＭＯＳＦ
ＥＴはフィールド酸化膜４０６により完全分離され、シ
リコン基板４０１上の絶縁膜４０２上に形成されてい
る。
ス、ドレイン、４０７はｐ型ウェル、４１１はポリシリ
コンゲート電極であり、以上でＮＭＯＳＦＥＴを構成し
ている。また、４１４はｐ+ 型ソース・ドレイン、４０
８はｎ型ウェル、４１２はポリシリコンゲート電極であ
り、以上でＰＭＯＳＦＥＴを構成している。両ＭＯＳＦ
ＥＴはフィールド酸化膜４０６により完全分離され、シ
リコン基板４０１上の絶縁膜４０２上に形成されてい
る。
【００３０】また、図１（ａ）において、ｐ型チャネル
層４０７の濃度Ｎp 、ｎ型チャネル層４０８の濃度Ｎ
n 、活性層厚さＴSOI として、チャネル層形成の際のイ
オン注入ドーズ量はｐ型ドーパントＱp 、ｎ型ドーパン
トＱn としたとき、それぞれの関係はＮp ≒Ｑp ／２Ｔ
SOI ，Ｎn ≒Ｑn ／２ＴSOI となっている。
層４０７の濃度Ｎp 、ｎ型チャネル層４０８の濃度Ｎ
n 、活性層厚さＴSOI として、チャネル層形成の際のイ
オン注入ドーズ量はｐ型ドーパントＱp 、ｎ型ドーパン
トＱn としたとき、それぞれの関係はＮp ≒Ｑp ／２Ｔ
SOI ，Ｎn ≒Ｑn ／２ＴSOI となっている。
【００３１】即ち、後に工程フローで示すとおり、チャ
ネル層形成時の活性層厚さを最終状態（図１（ａ））の
ほぼ２倍とすることにより、同じドーパント注入量に対
し、Ｎｎ、Ｎｐをほぼ１／２とすると同時に、ＴSOI の
ばらつきに対するＮｎ，Ｎｐの変動量もほぼ１／２とし
ている。例えば、チャネル層形成時のウエハ面内での活
性層厚最大値を１００００Å、最小値を６０００Åとす
ると、ウェルイオン注入量を１．８×１０12（ｃｍ-2）
とした時、最小と最大の差は、４０００Å、ｐ型チャネ
ル濃度の最小はＮ＝Ｑ／Ｔより１.８×１０ 16 ｃｍ-3、
最大は３．０×１０ 16 ｃｍ-3である。従って、Ｎｐ
(max) ／Ｎｐ(min) ＝１．７となる。
ネル層形成時の活性層厚さを最終状態（図１（ａ））の
ほぼ２倍とすることにより、同じドーパント注入量に対
し、Ｎｎ、Ｎｐをほぼ１／２とすると同時に、ＴSOI の
ばらつきに対するＮｎ，Ｎｐの変動量もほぼ１／２とし
ている。例えば、チャネル層形成時のウエハ面内での活
性層厚最大値を１００００Å、最小値を６０００Åとす
ると、ウェルイオン注入量を１．８×１０12（ｃｍ-2）
とした時、最小と最大の差は、４０００Å、ｐ型チャネ
ル濃度の最小はＮ＝Ｑ／Ｔより１.８×１０ 16 ｃｍ-3、
最大は３．０×１０ 16 ｃｍ-3である。従って、Ｎｐ
(max) ／Ｎｐ(min) ＝１．７となる。
【００３２】最終状態での活性層の厚さは、ウエハ面内
での最大値ＴSOI(max)＝１００００−４０００＝６００
０Å、最小値ＴSOI(min)＝６０００−４０００＝２００
０Åとなるので、仮に、この膜厚分布の状態でチャネル
領域のイオン注入を行なうと、不純物濃度は、最大値／
最小値が６０００Å／２０００Å＝３となる。
での最大値ＴSOI(max)＝１００００−４０００＝６００
０Å、最小値ＴSOI(min)＝６０００−４０００＝２００
０Åとなるので、仮に、この膜厚分布の状態でチャネル
領域のイオン注入を行なうと、不純物濃度は、最大値／
最小値が６０００Å／２０００Å＝３となる。
【００３３】本発明は、絶縁膜上の単結晶半導体層に形
成された集積回路において、該集積回路を構成する複数
の能動素子の活性層膜厚の最大値をＴSOI(max)、最小値
をＴSOI(min)とした場合、該活性層の不純物濃度の最大
値と最小値の比がＴSOI(max)／ＴSOI(min)以下であるこ
とを特徴とするものである。そこで、本実施例では、 能動素子の活性層膜厚の最大値 ＴSOI(max)＝６０００Å 能動素子の活性層膜厚の最小値 ＴSOI(min)＝２０００Å 該活性層の不純物濃度の最大値＝３．０×１０ 16 ｃｍ-3 該活性層の不純物濃度の最小値＝１．８×１０ 16 ｃｍ-3 となり、従って、 Ｎｐ(max) ／Ｎｐ(min) ＝３．０／１．８≒１．７ となり、ＴSOI(max)／ＴSOI(min)＝３ 以下であること
を特徴とする。
成された集積回路において、該集積回路を構成する複数
の能動素子の活性層膜厚の最大値をＴSOI(max)、最小値
をＴSOI(min)とした場合、該活性層の不純物濃度の最大
値と最小値の比がＴSOI(max)／ＴSOI(min)以下であるこ
とを特徴とするものである。そこで、本実施例では、 能動素子の活性層膜厚の最大値 ＴSOI(max)＝６０００Å 能動素子の活性層膜厚の最小値 ＴSOI(min)＝２０００Å 該活性層の不純物濃度の最大値＝３．０×１０ 16 ｃｍ-3 該活性層の不純物濃度の最小値＝１．８×１０ 16 ｃｍ-3 となり、従って、 Ｎｐ(max) ／Ｎｐ(min) ＝３．０／１．８≒１．７ となり、ＴSOI(max)／ＴSOI(min)＝３ 以下であること
を特徴とする。
【００３４】次に、図１（ｂ）〜（ｄ）、図２（ｅ）〜
（ｇ）に従い、本実施例の半導体装置の作製法を説明す
る。
（ｇ）に従い、本実施例の半導体装置の作製法を説明す
る。
【００３５】まず絶縁膜４０２によりシリコン基板４０
１と分離された単結晶シリコン４０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、量産性に優れ、結
晶晶質がバルクシリコン同等のエルトラン基板（多孔質
シリコン上に形成した単結晶シリコン基板を使用した。
１と分離された単結晶シリコン４０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、量産性に優れ、結
晶晶質がバルクシリコン同等のエルトラン基板（多孔質
シリコン上に形成した単結晶シリコン基板を使用した。
【００３６】しかし、基板の作製法はこの限りでない。
【００３７】例えば、シリコン基板同志を直接貼り合わ
せたボンディングウェハを用いても本発明の効果は充分
に得られる。ボンディングウェハ作製技術の詳細は、例
えば、Ｗ．Ｐ．ＭａｓｚａｒａによりＪｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔ
ｙ Ｖｏｌ．１３８ No.１，Ｊａｎｕａｒｙ １９９１
ｐｐ３４１〜３４７に記述されている。
せたボンディングウェハを用いても本発明の効果は充分
に得られる。ボンディングウェハ作製技術の詳細は、例
えば、Ｗ．Ｐ．ＭａｓｚａｒａによりＪｏｕｒｎａｌ
ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔ
ｙ Ｖｏｌ．１３８ No.１，Ｊａｎｕａｒｙ １９９１
ｐｐ３４１〜３４７に記述されている。
【００３８】この基板を５００Å酸化し、バッファー酸
化膜４０４を形成後、レジスト４０９を塗布し、パター
ニングし、ｐウェル領域を開口する（図１（ｂ））。こ
の時点での活性層４０３の厚さは、本実施例では約８０
００Åであるが、更に厚い方が本実施例の効果は大き
い。
化膜４０４を形成後、レジスト４０９を塗布し、パター
ニングし、ｐウェル領域を開口する（図１（ｂ））。こ
の時点での活性層４０３の厚さは、本実施例では約８０
００Åであるが、更に厚い方が本実施例の効果は大き
い。
【００３９】次にｐウェル形成のためのボロンのイオン
注入を行う。ｐウェルの濃度を２×１０ 16 （ｃｍ-3）程
度とするために４×１０ 11 （ｃｍ-3）のドーズ量、６０
ｋｅＶのエネルギーで注入した。
注入を行う。ｐウェルの濃度を２×１０ 16 （ｃｍ-3）程
度とするために４×１０ 11 （ｃｍ-3）のドーズ量、６０
ｋｅＶのエネルギーで注入した。
【００４０】レジスト４０９をはく離した後、新たにレ
ジスト４１０を塗布し、パターニングし、Ｎウェル領域
を開口する（図１（ｃ））。
ジスト４１０を塗布し、パターニングし、Ｎウェル領域
を開口する（図１（ｃ））。
【００４１】Ｎウェルの濃度を２×１０ 16 （ｃｍ-3）程
度とするために、４×１０ 11 （ｃｍ-2）のドーズ量、８
０ｋｅＶのエネルギーで注入した。レジスト４１０をは
く離後、１０００〜１１００℃でＮ2 ガス中、１〜４時
間熱処理することにより、活性層内のｐ型ウェル４０
７、ｎ型ウェル４０８を深さ方向に均一に形成する（図
１（ｄ））。
度とするために、４×１０ 11 （ｃｍ-2）のドーズ量、８
０ｋｅＶのエネルギーで注入した。レジスト４１０をは
く離後、１０００〜１１００℃でＮ2 ガス中、１〜４時
間熱処理することにより、活性層内のｐ型ウェル４０
７、ｎ型ウェル４０８を深さ方向に均一に形成する（図
１（ｄ））。
【００４２】次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2
混合ガス中で酸化を行ない表面に約８０００Åのシリコ
ン酸化膜４１５を形成する（図２（ｅ））。このとき、
ｐ型ウェル、ｎ型ウェルは、ともに酸化前後で濃度は変
化しない。濃度がほとんど変化しないことが、本実施例
では重要である。このためには、前工程での熱処理によ
り、両ウェルの不純物を深さ方向に充分に均一に拡散し
ておくことが望ましい。
混合ガス中で酸化を行ない表面に約８０００Åのシリコ
ン酸化膜４１５を形成する（図２（ｅ））。このとき、
ｐ型ウェル、ｎ型ウェルは、ともに酸化前後で濃度は変
化しない。濃度がほとんど変化しないことが、本実施例
では重要である。このためには、前工程での熱処理によ
り、両ウェルの不純物を深さ方向に充分に均一に拡散し
ておくことが望ましい。
【００４３】次に酸化膜４１５をウェットエッチングに
より除去する。この工程で、チャネル領域のシリコン厚
さは８０００Åの約半分の４０００Åが消費される。本
実施例では、このエッチング工程で、最終形（図１
（ａ））で必要な活性層を得ている。
より除去する。この工程で、チャネル領域のシリコン厚
さは８０００Åの約半分の４０００Åが消費される。本
実施例では、このエッチング工程で、最終形（図１
（ａ））で必要な活性層を得ている。
【００４４】次に、表面を５００〜１０００Å酸化し、
次にＬＰ−ＣＶＤによりシリコン窒化膜４０５を堆積
し、パターニングする（図２（ｆ））。
次にＬＰ−ＣＶＤによりシリコン窒化膜４０５を堆積
し、パターニングする（図２（ｆ））。
【００４５】次にフィールド酸化を１０００℃〜１１０
０℃ Ｈ2 ／Ｏ2 混合ガス中で行ない、フィールド酸化
膜４０６を形成し、ＮＭＯＳＦＥＴ領域とＰＭＯＳＦＥ
Ｔ領域に分離する（図２（ｇ））。
０℃ Ｈ2 ／Ｏ2 混合ガス中で行ない、フィールド酸化
膜４０６を形成し、ＮＭＯＳＦＥＴ領域とＰＭＯＳＦＥ
Ｔ領域に分離する（図２（ｇ））。
【００４６】その後、ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴの電極４１１、ＰＭＯＳＦＥ
Ｔのゲート電極４１２を形成する。これらの電極はイオ
ン注入により、高濃度のｎ型又はｐ型不純物が導入して
あり、抵抗も充分小さくしてある（図２（ｇ））。
２０００〜５０００Å堆積する。ポリシリコンをパター
ニングし、ＮＭＯＳＦＥＴの電極４１１、ＰＭＯＳＦＥ
Ｔのゲート電極４１２を形成する。これらの電極はイオ
ン注入により、高濃度のｎ型又はｐ型不純物が導入して
あり、抵抗も充分小さくしてある（図２（ｇ））。
【００４７】次にフォトリソグラフィーとイオン注入に
より、ｎ+ 型ソースドレイン領域４１３、ひき続きｐ+
型ソースドレイン領域４１４を形成する。不純物活性化
を行なった後の断面図が図１（ａ）である。
より、ｎ+ 型ソースドレイン領域４１３、ひき続きｐ+
型ソースドレイン領域４１４を形成する。不純物活性化
を行なった後の断面図が図１（ａ）である。
【００４８】図示していないが、この後、層間絶縁膜を
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成し、半導体装置が完成する。
堆積し、コンタクト孔を開口した後、アルミニウムの電
極を形成し、半導体装置が完成する。
【００４９】本実施例においてはＣＭＯＳ回路を示した
が、ＮＭＯＳ，ＰＭＯＳのうち一方だけを用いた回路に
も適用できることは言うまでもない。
が、ＮＭＯＳ，ＰＭＯＳのうち一方だけを用いた回路に
も適用できることは言うまでもない。
【００５０】また、ＣＭＯＳの他にもバイポーラを混載
したＢｉＣＭＯＳ−ＳＯＩ回路、ＢｉＮＭＯＳ−ＳＯ
Ｉ、ＢｉＰＭＯＳ−ＳＯＩ等の回路でも適用できる。
したＢｉＣＭＯＳ−ＳＯＩ回路、ＢｉＮＭＯＳ−ＳＯ
Ｉ、ＢｉＰＭＯＳ−ＳＯＩ等の回路でも適用できる。
【００５１】［本実施例の効果］
以上説明したように、本発明によれば、チャネル部の不
純物濃度の均一性を著しく向上させた結果、 同じ活性層の膜厚ばらつきに対してＭＯＳＦＥＴのし
きい値ばらつきを従来の数分の１に抑えることができ、
その結果同一ウェハ内のチップ間、又はウェハ間での特
性ばらつきが極めて少ない集積回路を提供できる。
純物濃度の均一性を著しく向上させた結果、 同じ活性層の膜厚ばらつきに対してＭＯＳＦＥＴのし
きい値ばらつきを従来の数分の１に抑えることができ、
その結果同一ウェハ内のチップ間、又はウェハ間での特
性ばらつきが極めて少ない集積回路を提供できる。
【００５２】図３は、このばらつきの抑制効果を具体的
に示した図である。図に示すように、ゲート酸化膜厚を
６５０Å、ＮＭＯＳの活性層の平均濃度を３×１０
16（ｃｍ-3）、ＰＭＯＳの活性層の平均濃度を２×１０
16（ｃｍ-3）としたとき、しきい値ばらつき（ウェハ面
内）に対する活性層へのイオン注入時活性層の平均膜厚
（図１（ｂ）の４０３に対応）との関係を、活性層（シ
リコン）厚のばらつき（±最大値−平均値又は平均値−
最小値）をパラメータとしてプロットしたものである。
に示した図である。図に示すように、ゲート酸化膜厚を
６５０Å、ＮＭＯＳの活性層の平均濃度を３×１０
16（ｃｍ-3）、ＰＭＯＳの活性層の平均濃度を２×１０
16（ｃｍ-3）としたとき、しきい値ばらつき（ウェハ面
内）に対する活性層へのイオン注入時活性層の平均膜厚
（図１（ｂ）の４０３に対応）との関係を、活性層（シ
リコン）厚のばらつき（±最大値−平均値又は平均値−
最小値）をパラメータとしてプロットしたものである。
【００５３】従来法で横軸５０００Åのときイオン注入
を行ない活性層を形成する場合にＮＭＯＳのしきい値が
±０．５Ｖ、ＰＭＯＳが±０．３５Ｖばらついていたの
に対し、本発明では、例えば活性層厚を１００００Åと
したとき、ＮＭＯＳのしきい値ばらつきは、±０．２０
Ｖ、ＰＭＯＳが±０．１８Ｖとなり、極めて小さなばら
つきとなる。
を行ない活性層を形成する場合にＮＭＯＳのしきい値が
±０．５Ｖ、ＰＭＯＳが±０．３５Ｖばらついていたの
に対し、本発明では、例えば活性層厚を１００００Åと
したとき、ＮＭＯＳのしきい値ばらつきは、±０．２０
Ｖ、ＰＭＯＳが±０．１８Ｖとなり、極めて小さなばら
つきとなる。
【００５４】また図より、単結晶層の膜厚ばらつきが大
きい程、本発明の効果が顕著に表れることがわかるもの
である。
きい程、本発明の効果が顕著に表れることがわかるもの
である。
【００５５】更に、本実施例によれば、規格値を満足
するチップの割合即ち歩留りが飛躍的に向上する。
するチップの割合即ち歩留りが飛躍的に向上する。
【００５６】また、ＭＯＳＦＥＴのしきい値制御が重
要なアナログ集積回路（例えばＡ／Ｄコンバータ）への
応用も可能となり、ＳＯＩ集積回路の実用的な応用範囲
も拡大する。
要なアナログ集積回路（例えばＡ／Ｄコンバータ）への
応用も可能となり、ＳＯＩ集積回路の実用的な応用範囲
も拡大する。
【００５７】以上より、本発明によれば、高品質な単結
晶を安価に得られる前述のエルトラン基板のメリットを
十分に生かし、ＳＯＩ集積回路の実用性を飛躍的に向上
させることが可能となる。
晶を安価に得られる前述のエルトラン基板のメリットを
十分に生かし、ＳＯＩ集積回路の実用性を飛躍的に向上
させることが可能となる。
【００５８】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に不純物イオンを導入する工程と、該
イオンを前記単結晶半導体層中の深さ方向へ均一に拡散
する工程と、前記単結晶半導体層の表面の一部を除去す
る工程とを含み、該除去工程により厚さが薄くなった層
を能動素子の活性層とすることを特徴とする半導体装置
の製造方法を示したものである。
単結晶半導体層中に不純物イオンを導入する工程と、該
イオンを前記単結晶半導体層中の深さ方向へ均一に拡散
する工程と、前記単結晶半導体層の表面の一部を除去す
る工程とを含み、該除去工程により厚さが薄くなった層
を能動素子の活性層とすることを特徴とする半導体装置
の製造方法を示したものである。
【００５９】［実施例Ａ２］
次に本発明の、第２の実施例を図４、図５を用いて説明
する。本実施例は、活性層の厚さを故意に変化させ、異
なる特性のＮＭＯＳＦＥＴを同一チップ上に集積した場
合を示す。ＮＭＯＳＦＥＴの活性層を厚くすることは、
ソース・ドレイン間の耐圧向上に有効である一方、活性
層厚を薄くすることで、寄生容量の少ない高速動作をさ
せることができることが知られており、回路部の機能に
応じ、同一チップ内に両者を作りこむことが可能であ
る。
する。本実施例は、活性層の厚さを故意に変化させ、異
なる特性のＮＭＯＳＦＥＴを同一チップ上に集積した場
合を示す。ＮＭＯＳＦＥＴの活性層を厚くすることは、
ソース・ドレイン間の耐圧向上に有効である一方、活性
層厚を薄くすることで、寄生容量の少ない高速動作をさ
せることができることが知られており、回路部の機能に
応じ、同一チップ内に両者を作りこむことが可能であ
る。
【００６０】本実施例の完成図を図４（ａ）に示す。図
４（ａ）に示すように、厚い活性層５０７、ｎ+ 型ソー
ス・ドレイン５１３、ポリシリコンゲート電極５１１よ
り成る高耐圧ＮＭＯＳＦＥＴと、薄い活性層５０８、ｎ
+ 型ソース・ドレイン５１４、ポリシリコンゲート電極
５１２より成る高速ＮＭＯＳＦＥＴの両者が２０００〜
１００００Åの絶縁層５０２を隔てて、シリコン基板５
０１上に集積してある。
４（ａ）に示すように、厚い活性層５０７、ｎ+ 型ソー
ス・ドレイン５１３、ポリシリコンゲート電極５１１よ
り成る高耐圧ＮＭＯＳＦＥＴと、薄い活性層５０８、ｎ
+ 型ソース・ドレイン５１４、ポリシリコンゲート電極
５１２より成る高速ＮＭＯＳＦＥＴの両者が２０００〜
１００００Åの絶縁層５０２を隔てて、シリコン基板５
０１上に集積してある。
【００６１】本実施例では、厚い活性層５０７、薄い活
性層５０８の濃度が等しくなる様に製造工程でイオン注
入量を調整してある。その結果、高耐圧ＭＯＳＦＥＴ、
高速ＭＯＳＦＥＴとも同じしきい値が得られ、回路設計
が非常に容易になった。
性層５０８の濃度が等しくなる様に製造工程でイオン注
入量を調整してある。その結果、高耐圧ＭＯＳＦＥＴ、
高速ＭＯＳＦＥＴとも同じしきい値が得られ、回路設計
が非常に容易になった。
【００６２】本実施例の製造方法を図４（ｂ）〜
（ｄ）、図５（ｅ）〜（ｇ）を用いて説明する。
（ｄ）、図５（ｅ）〜（ｇ）を用いて説明する。
【００６３】まず絶縁膜５０２よりシリコン基板５０１
と分離された単結晶シリコン５０３を有するＳＯＩ基板
を用意する。ＳＯＩ基板としては、実施例１と同様にエ
ルトラン基板を用いた（しかし、基板作製法はこれに限
定されるものではない）。この基板表面を５００〜１０
００Å酸化してパッド酸化膜５０４を形成し、その上か
らＬＰ−ＣＶＤ法により、シリコン窒化膜を５００〜２
０００Å堆積し、活性層を厚くしたい領域のみを残しエ
ッチング除去する（図４（ｂ））。
と分離された単結晶シリコン５０３を有するＳＯＩ基板
を用意する。ＳＯＩ基板としては、実施例１と同様にエ
ルトラン基板を用いた（しかし、基板作製法はこれに限
定されるものではない）。この基板表面を５００〜１０
００Å酸化してパッド酸化膜５０４を形成し、その上か
らＬＰ−ＣＶＤ法により、シリコン窒化膜を５００〜２
０００Å堆積し、活性層を厚くしたい領域のみを残しエ
ッチング除去する（図４（ｂ））。
【００６４】１０００℃〜１１００℃、１〜６時間のス
チーム酸化膜形成を行ない、窒化膜５０５により表面保
護されていない部分に４０００〜１５０００Åのシリコ
ン酸化膜５１５を形成した後、窒化膜５０５をエッチン
グ除去する。
チーム酸化膜形成を行ない、窒化膜５０５により表面保
護されていない部分に４０００〜１５０００Åのシリコ
ン酸化膜５１５を形成した後、窒化膜５０５をエッチン
グ除去する。
【００６５】次に全面よりボロンをイオン注入する。ボ
ロンのイオン注入量Ｑは、厚い活性層５０３ｂの厚さＴ
SOI と所望のチャネル濃度Ｎp により決定される。
ロンのイオン注入量Ｑは、厚い活性層５０３ｂの厚さＴ
SOI と所望のチャネル濃度Ｎp により決定される。
【００６６】即ちＱ＝ＮP ＴSOI となるようにＱを選
ぶ。本実施例では、ＴSOI ＝８０００Åであり、Ｎp ＝
３×１０ 16 ｃｍ-3とするためにＱ＝２．４×１０ 12 （ｃ
ｍ-2）としたが、ＴSOI ，Ｎp ともこの限りではない
（図４（ｃ））。
ぶ。本実施例では、ＴSOI ＝８０００Åであり、Ｎp ＝
３×１０ 16 ｃｍ-3とするためにＱ＝２．４×１０ 12 （ｃ
ｍ-2）としたが、ＴSOI ，Ｎp ともこの限りではない
（図４（ｃ））。
【００６７】次に表面の酸化膜５１５を一旦全てウェッ
トエッチング除去し、再び表面を数百Å酸化し、バッフ
ァー酸化膜５１６を形成した後、レジスト５０９を塗
布、パターニングし、薄い活性層領域のみを開口する。
トエッチング除去し、再び表面を数百Å酸化し、バッフ
ァー酸化膜５１６を形成した後、レジスト５０９を塗
布、パターニングし、薄い活性層領域のみを開口する。
【００６８】次にボロンをイオン注入する。イオン注入
量Ｑp'は薄い活性層５０３ａの厚さＴSOI'及び所望のチ
ャネル濃度Ｎp'＝（Ｎp ）により決定され本実施例では
ＴSOI'＝４０００ÅとしたためＱp'＝１．２×１０
12 （ｃｍ-2）としたが、ＴSOI'はこの数値に限定されな
い（図４（ｄ））。
量Ｑp'は薄い活性層５０３ａの厚さＴSOI'及び所望のチ
ャネル濃度Ｎp'＝（Ｎp ）により決定され本実施例では
ＴSOI'＝４０００ÅとしたためＱp'＝１．２×１０
12 （ｃｍ-2）としたが、ＴSOI'はこの数値に限定されな
い（図４（ｄ））。
【００６９】次にレジストを除去し、１０００℃〜１１
００℃で数時間の熱処理を行ない、イオン注入したボロ
ンが深さ方向に充分に均一になる様にし、不純物濃度の
等しい厚い活性領域５０７と薄い活性層域５０８を形成
する（図５（ｅ））。
００℃で数時間の熱処理を行ない、イオン注入したボロ
ンが深さ方向に充分に均一になる様にし、不純物濃度の
等しい厚い活性領域５０７と薄い活性層域５０８を形成
する（図５（ｅ））。
【００７０】次に再びＬＰ−ＣＶＤによりシリコンちっ
化膜５１７を堆積し、ＭＯＳＦＥＴ間の分離部の窒化膜
厚をパターニング除去する（図５（ｆ））。
化膜５１７を堆積し、ＭＯＳＦＥＴ間の分離部の窒化膜
厚をパターニング除去する（図５（ｆ））。
【００７１】１０００℃〜１１００℃のスチーム酸化に
より素子間分離のためのフィールド酸化膜５０６を形成
した後、窒化膜５１７を除去する。その後、ゲート電極
となるポリシリコンをＬＰ−ＣＶＤ法により堆積する。
ポリシリコンをパターニングし、高耐圧ＮＭＯＳＦＥＴ
のゲート電極５１１、高速ＮＭＯＳＦＥＴのゲート電極
５１２を形成する（図５（ｇ））．次にフォトリソグラ
フィーとイオン注入により、ｎ+ 型ソースドレイン領域
５１３，５１４を形成した後、不純物活性化の熱処理を
行ない、所望の構造（図４（ａ））を得る。
より素子間分離のためのフィールド酸化膜５０６を形成
した後、窒化膜５１７を除去する。その後、ゲート電極
となるポリシリコンをＬＰ−ＣＶＤ法により堆積する。
ポリシリコンをパターニングし、高耐圧ＮＭＯＳＦＥＴ
のゲート電極５１１、高速ＮＭＯＳＦＥＴのゲート電極
５１２を形成する（図５（ｇ））．次にフォトリソグラ
フィーとイオン注入により、ｎ+ 型ソースドレイン領域
５１３，５１４を形成した後、不純物活性化の熱処理を
行ない、所望の構造（図４（ａ））を得る。
【００７２】本実施例は、ＮＭＯＳＦＥＴのみの構成を
示したが、発明の効果はこれに限られるものではなく、
ＰＭＯＳＦＥＴの構成、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥ
Ｔの混在する構成でも発揮されることは言うまでもな
い。
示したが、発明の効果はこれに限られるものではなく、
ＰＭＯＳＦＥＴの構成、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥ
Ｔの混在する構成でも発揮されることは言うまでもな
い。
【００７３】第２の実施例のポイントは、活性層の厚さ
を故意に変える様にした場合に、厚さに対しイオン注入
量を調整し、濃度を一定にすることである。
を故意に変える様にした場合に、厚さに対しイオン注入
量を調整し、濃度を一定にすることである。
【００７４】第２の実施例の効果は、
高耐圧ＭＯＳＦＥＴと高速ＭＯＳＦＥＴが混在するＳ
ＯＩ集積回路において、しきい値を等しくすることが出
来、設計が容易になると同時に、設計の自由度が増す。
ＯＩ集積回路において、しきい値を等しくすることが出
来、設計が容易になると同時に、設計の自由度が増す。
【００７５】また活性層の濃度と厚さを独立に決める
ことができるので、高速ＭＯＳＦＥＴをより最適設計す
る或いは、高耐圧ＭＯＳＦＥＴをより最適設計すること
ができる。
ことができるので、高速ＭＯＳＦＥＴをより最適設計す
る或いは、高耐圧ＭＯＳＦＥＴをより最適設計すること
ができる。
【００７６】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に、厚さの異なる複数の単結晶半導体
層領域を形成する工程と、該厚さの異なる領域毎に異な
る注入量でイオン注入を行う工程と、前記複数の単結晶
半導体層領域に少なくとも能動素子を形成することを特
徴とする半導体装置の製造方法について述べたものであ
り、これにより前述した本発明の作用を得るものであ
る。
単結晶半導体層中に、厚さの異なる複数の単結晶半導体
層領域を形成する工程と、該厚さの異なる領域毎に異な
る注入量でイオン注入を行う工程と、前記複数の単結晶
半導体層領域に少なくとも能動素子を形成することを特
徴とする半導体装置の製造方法について述べたものであ
り、これにより前述した本発明の作用を得るものであ
る。
【００７７】［実施例Ａ３］
次に、本発明の第３の実施例は、活性層の厚さのばらつ
きがあまり大きくない（例えば分散／平均＝１０％以
下）場合に、従来例の構造と同じものを最小の濃度ばら
つきで形成する方法に関するものである。
きがあまり大きくない（例えば分散／平均＝１０％以
下）場合に、従来例の構造と同じものを最小の濃度ばら
つきで形成する方法に関するものである。
【００７８】実施例Ａ３による集積回路の断面図は従来
例の図１１（ｅ）の最終断面図と同じであり、各部の名
称も同じである。
例の図１１（ｅ）の最終断面図と同じであり、各部の名
称も同じである。
【００７９】製造工程も従来例に従い図１０（ａ）〜
（ｃ）、図１１（ｄ）〜（ｅ）のフローをたどる。しか
し本実施例では図１０（ｂ）及び図１０（ｃ）のＮＭＯ
ＳＦＥＴ、ＰＭＯＳＦＥＴのチャネル濃度を決定するイ
オン注入の条件が異なる。
（ｃ）、図１１（ｄ）〜（ｅ）のフローをたどる。しか
し本実施例では図１０（ｂ）及び図１０（ｃ）のＮＭＯ
ＳＦＥＴ、ＰＭＯＳＦＥＴのチャネル濃度を決定するイ
オン注入の条件が異なる。
【００８０】本実施例では、図６に示すイオン注入プロ
ファイルで２度イオン注入をおこなう。このイオン注入
の特徴は、イオン注入による飛程Ｒp （Ｐｒｏｊｅｃｔ
ｅｄＲａｎｇｅ）を、活性層９０７，９０８の厚さＴ
SOI の関係が Ｒp1≪ＴSOI なる第１のイオン注入 Ｒp2≒ＴSOI なる第２のイオン注入よりなることであ
る。このとき活性層内の所望の濃度をＮp とすると、第
１のイオン注入量をＱ1 （ｃｍ-2）、第２のイオン注入
量をＱ2 （ｃｍ-2）として、 Ｑ1 ＋Ｑ2 ／２＝Ｎp ＴSOI …（０） となる様に選ぶ。
ファイルで２度イオン注入をおこなう。このイオン注入
の特徴は、イオン注入による飛程Ｒp （Ｐｒｏｊｅｃｔ
ｅｄＲａｎｇｅ）を、活性層９０７，９０８の厚さＴ
SOI の関係が Ｒp1≪ＴSOI なる第１のイオン注入 Ｒp2≒ＴSOI なる第２のイオン注入よりなることであ
る。このとき活性層内の所望の濃度をＮp とすると、第
１のイオン注入量をＱ1 （ｃｍ-2）、第２のイオン注入
量をＱ2 （ｃｍ-2）として、 Ｑ1 ＋Ｑ2 ／２＝Ｎp ＴSOI …（０） となる様に選ぶ。
【００８１】更にＱ1 とＱ2 は以上の様にして決定す
る。
る。
【００８２】図７は第２のイオン注入のプロファイルを
詳細に示しており、活性層厚さがＴSOI のときＱSOI ＝
Ｑ2 ／２のイオンが活性層内に入り、活性層厚がこれよ
り大きいＴSOI ＋ΔＴSOI のときＱSOI ＋ΔＱSOI が、
これより小さいＴSOI −ΔＴSOI のときＱSOI −ΔＱ
SOI が入ることを示している。
詳細に示しており、活性層厚さがＴSOI のときＱSOI ＝
Ｑ2 ／２のイオンが活性層内に入り、活性層厚がこれよ
り大きいＴSOI ＋ΔＴSOI のときＱSOI ＋ΔＱSOI が、
これより小さいＴSOI −ΔＴSOI のときＱSOI −ΔＱ
SOI が入ることを示している。
【００８３】２回のイオン注入の全注入量が、後の熱処
理により、活性層内で均一に拡散するので活性層厚がＴ
SOI のとき、最終状態での濃度Ｎp1は Ｎp1＝（Ｑ1 ＋ＱSOI ）／ＴSOI …（１） 活性層厚がＴSOI ＋ΔＴSOI のとき、最終状態での濃度
Ｎp2は Ｎp2＝（Ｑ1 ＋ＱSOI ＋ΔＱSOI ）／（ＴSOI ＋ΔＴSOI ） …（２） 活性層厚がＴSOI −ΔＴSOI のとき最終状態での濃度Ｎ
p3は、 Ｎp3＝（Ｑ1 ＋ＱSOI −ΔＱSOI'）／（ＴSOI −ΔＴSOI ） …（３） （１）〜（３）の濃度が全て一致していることが濃度バ
ラつきを抑制するための理想状態である。
理により、活性層内で均一に拡散するので活性層厚がＴ
SOI のとき、最終状態での濃度Ｎp1は Ｎp1＝（Ｑ1 ＋ＱSOI ）／ＴSOI …（１） 活性層厚がＴSOI ＋ΔＴSOI のとき、最終状態での濃度
Ｎp2は Ｎp2＝（Ｑ1 ＋ＱSOI ＋ΔＱSOI ）／（ＴSOI ＋ΔＴSOI ） …（２） 活性層厚がＴSOI −ΔＴSOI のとき最終状態での濃度Ｎ
p3は、 Ｎp3＝（Ｑ1 ＋ＱSOI −ΔＱSOI'）／（ＴSOI −ΔＴSOI ） …（３） （１）〜（３）の濃度が全て一致していることが濃度バ
ラつきを抑制するための理想状態である。
【００８４】
Ｎp1＝Ｎp2より（ΔＴSOI ／ＴSOI ）＝ΔＱSOI ／（Ｑ1 ＋ＱSOI ）…（４）
Ｎp1＝Ｎp3より（ΔＴSOI ／ＴSOI ）＝ΔＱSOI'／（Ｑ1 ＋ＱSOI ）…（５）
（４），（５）によりＮp1＝Ｎp2＝Ｎp3が成立するの
は、ΔＱSOI ＝ΔＱSOI'の場合だけであり、これは、イ
オン注入のピーク位置がＴSOI と等しい場合、即ちＴ
SOI ＝Ｒp2に相当する。
は、ΔＱSOI ＝ΔＱSOI'の場合だけであり、これは、イ
オン注入のピーク位置がＴSOI と等しい場合、即ちＴ
SOI ＝Ｒp2に相当する。
【００８５】実際には、ＴSOI がＲP と実質的に等しく
なる様に設定する。また、ウエハ面内の平均的な活性層
厚をＴSOI とすればよい。また、ＴSOI がＲP からずれ
ると、ガウス分布の形状から考えて、ΔＱSOI とΔＱ
SOI'が大きく異なってくるので、実際的には、ＴSOI が
ガウス分布の変曲点（ＲP ±ΔＲP ）の外側に出ないよ
うにすることで、ΔＱSOI とΔＱSOI'が実質的に大きく
異ならない様にするのが望ましい。
なる様に設定する。また、ウエハ面内の平均的な活性層
厚をＴSOI とすればよい。また、ＴSOI がＲP からずれ
ると、ガウス分布の形状から考えて、ΔＱSOI とΔＱ
SOI'が大きく異なってくるので、実際的には、ＴSOI が
ガウス分布の変曲点（ＲP ±ΔＲP ）の外側に出ないよ
うにすることで、ΔＱSOI とΔＱSOI'が実質的に大きく
異ならない様にするのが望ましい。
【００８６】従って、実際的なＴSOI ，ＲP ，ΔＲP の
関係は、 ＲP −ΔＲP ＜ＴSOI ＜ＲP ＋ΔＲP となる。
関係は、 ＲP −ΔＲP ＜ＴSOI ＜ＲP ＋ΔＲP となる。
【００８７】通常イオン注入エネルギーとイオン種が決
定すればイオン注入プロファイルが一意的に決まるの
で、活性層厚さのばらつきの実力（＝ΔＴSOI ／Ｔ
SOI ）を知ることが出来、ＱSOI とΔＱSOI の関係がわ
かる。以上のプロセスより（４）においてΔＴSOI ／Ｔ
SOI ，ΔＱSOI ／ＱSOI を知り、ΔＱSOI ／Ｑ1 を知る
ことができる。Ｑ2 ＝２ＱSOI であるので、以上と
（０）式からＱ1 ，Ｑ2 を決定することができる。
定すればイオン注入プロファイルが一意的に決まるの
で、活性層厚さのばらつきの実力（＝ΔＴSOI ／Ｔ
SOI ）を知ることが出来、ＱSOI とΔＱSOI の関係がわ
かる。以上のプロセスより（４）においてΔＴSOI ／Ｔ
SOI ，ΔＱSOI ／ＱSOI を知り、ΔＱSOI ／Ｑ1 を知る
ことができる。Ｑ2 ＝２ＱSOI であるので、以上と
（０）式からＱ1 ，Ｑ2 を決定することができる。
【００８８】数値例；本発明者らの実験では、
ＴSOI ＝４０００Å ΔＴSOI ＝２０００Å
ボロンでＲp ＝ＴSOI ＝４０００Åとするために注入エ
ネルギを１００ｋｅＶとした。このときΔＲp ＝９４０
Å ∴ΔＱSOI ／ＱSOI ＝０．８０ ∴Ｑ1 ＝０．７５ ΔＱSOI ＝０．６０ ＱSOI ＝１．
２Ｑ2 Ｎp ＝３×１０ 16 ｃｍ-3としたので、 Ｑ1 ＝８．４×１０ 11 ｃｍ-2 Ｑ2 ＝７．０×１０ 11 ｃ
ｍ-2とした。
ネルギを１００ｋｅＶとした。このときΔＲp ＝９４０
Å ∴ΔＱSOI ／ＱSOI ＝０．８０ ∴Ｑ1 ＝０．７５ ΔＱSOI ＝０．６０ ＱSOI ＝１．
２Ｑ2 Ｎp ＝３×１０ 16 ｃｍ-3としたので、 Ｑ1 ＝８．４×１０ 11 ｃｍ-2 Ｑ2 ＝７．０×１０ 11 ｃ
ｍ-2とした。
【００８９】この結果、濃度ばらつきは、従来法の１０
分の１以下になり、ウェハ面内のしきい値ばらつきも１
０分の１以下になり、ＳＯＩ集積回路の実用化を大幅に
進展させることが出来た。
分の１以下になり、ウェハ面内のしきい値ばらつきも１
０分の１以下になり、ＳＯＩ集積回路の実用化を大幅に
進展させることが出来た。
【００９０】上述したように、本実施例は、絶縁膜上の
単結晶半導体層中に、第１のイオン注入を行う工程と、
該第１のイオン注入と同導電型を有する不純物を注入す
る第２のイオン注入工程と、該第１、第２の注入イオン
を前記単結晶半導体層中の深さ方向へ均一に拡散する工
程とを含み、前記単結晶半導体層を能動素子の活性層と
する半導体装置の製造方法において、前記第１のイオン
注入時の前記単結晶半導体層の厚さをＴSOI としたと
き、前記第１のイオン注入の飛程Ｒp1がＴSOI より充分
小さく、前記第２のイオン注入の飛程ＲP2とＴSOI が実
質的に等しいことを特徴とする半導体装置の製造方法を
示したものである。
単結晶半導体層中に、第１のイオン注入を行う工程と、
該第１のイオン注入と同導電型を有する不純物を注入す
る第２のイオン注入工程と、該第１、第２の注入イオン
を前記単結晶半導体層中の深さ方向へ均一に拡散する工
程とを含み、前記単結晶半導体層を能動素子の活性層と
する半導体装置の製造方法において、前記第１のイオン
注入時の前記単結晶半導体層の厚さをＴSOI としたと
き、前記第１のイオン注入の飛程Ｒp1がＴSOI より充分
小さく、前記第２のイオン注入の飛程ＲP2とＴSOI が実
質的に等しいことを特徴とする半導体装置の製造方法を
示したものである。
【００９１】また更に、前記第２のイオン注入の飛程Ｒ
p2と偏差ΔＲp2とＴSOI の関係が、Ｒp2−ΔＲp2＜Ｔ
SOI ＜Ｒp2＋ΔＲp2を満たすことを特徴とする半導体装
置の製造方法を示したものである。
p2と偏差ΔＲp2とＴSOI の関係が、Ｒp2−ΔＲp2＜Ｔ
SOI ＜Ｒp2＋ΔＲp2を満たすことを特徴とする半導体装
置の製造方法を示したものである。
【００９２】［実施例Ａ４］
本発明の第４の実施例は、エピタキシャル成長による均
一な濃度の一導電型チャネルと、第１の実施例で示し
た、厚い活性層へのイオン注入とその後の薄膜化プロセ
スを利用した反対導電型チャネルを組合わせたＳＯＩＣ
ＭＯＳ集積回路の製造工程例である。
一な濃度の一導電型チャネルと、第１の実施例で示し
た、厚い活性層へのイオン注入とその後の薄膜化プロセ
スを利用した反対導電型チャネルを組合わせたＳＯＩＣ
ＭＯＳ集積回路の製造工程例である。
【００９３】最終断面図を図９（ｇ）に示す。図におい
て、ポリシリコンゲート電極８１１、ｎ+ 型ソース・ド
レイン８１３、ｐ型チャネル８０７より形成されるＮＭ
ＯＳＦＥＴ、ポリシリコンゲート８１２、ｐ+ ソースド
レイン８１４、ｎ型チャネル領域８０３より成るＰＭＯ
ＳＦＥＴがフィールド酸化膜８０６により互いに分離さ
れ、絶縁層８０２により電気的に分離されたシリコン単
結晶基板８０１上に集積してある。
て、ポリシリコンゲート電極８１１、ｎ+ 型ソース・ド
レイン８１３、ｐ型チャネル８０７より形成されるＮＭ
ＯＳＦＥＴ、ポリシリコンゲート８１２、ｐ+ ソースド
レイン８１４、ｎ型チャネル領域８０３より成るＰＭＯ
ＳＦＥＴがフィールド酸化膜８０６により互いに分離さ
れ、絶縁層８０２により電気的に分離されたシリコン単
結晶基板８０１上に集積してある。
【００９４】本実施例では、シリコン活性層の厚さは２
０００〜４０００Å、絶縁層８０２は８０００ÅのＳｉ
Ｏ2 、ｐ型チャネル層の不純物濃度は２×１０ 16 （ｃｍ
-3）、ｎ型チャネル層の不純物濃度は１×１０ 15 （ｃｍ
-3）である。
０００〜４０００Å、絶縁層８０２は８０００ÅのＳｉ
Ｏ2 、ｐ型チャネル層の不純物濃度は２×１０ 16 （ｃｍ
-3）、ｎ型チャネル層の不純物濃度は１×１０ 15 （ｃｍ
-3）である。
【００９５】図８（ａ）〜（ｄ）、図９（ｅ）〜（ｇ）
に従い製造工程を説明する。
に従い製造工程を説明する。
【００９６】まず絶縁膜８０２によりシリコン基板８０
１と分離された単結晶シリコン８０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、エルトラン基板を
使用した。但し、今までの実施例と同様、基板作製法は
この限りではない。８０３の導電型はｐ型であるが、不
純物濃度は１×１０ 16 ｃｍ-3以上である（図８
（ａ））。
１と分離された単結晶シリコン８０３を有するＳＯＩ基
板を用意する。ＳＯＩ基板としては、エルトラン基板を
使用した。但し、今までの実施例と同様、基板作製法は
この限りではない。８０３の導電型はｐ型であるが、不
純物濃度は１×１０ 16 ｃｍ-3以上である（図８
（ａ））。
【００９７】次にｎ型不純物を２×１０ 16 〜１×１０ 17
ｃｍ-3含むエピタキシャル層８０４を堆積させる。膜厚
は５０００Å〜２００００Å程度である。このエピタキ
シャル層の膜厚を精密に制御することは均一な集積回路
を作製する上で重要である。本発明者らは、低温（８５
０〜９５０℃）の減圧下のエピタキシャル成長により平
均６０００Åの膜厚に対し、ウェハ面内でのばらつきを
±３００Å以下に抑えた。このとき、エピタキシャル成
長時の熱によりエピタキシャル層内のｎ型不純物が単結
晶シリコン８０３中へ拡散し、ｎ型となる（図８
（ｂ））。
ｃｍ-3含むエピタキシャル層８０４を堆積させる。膜厚
は５０００Å〜２００００Å程度である。このエピタキ
シャル層の膜厚を精密に制御することは均一な集積回路
を作製する上で重要である。本発明者らは、低温（８５
０〜９５０℃）の減圧下のエピタキシャル成長により平
均６０００Åの膜厚に対し、ウェハ面内でのばらつきを
±３００Å以下に抑えた。このとき、エピタキシャル成
長時の熱によりエピタキシャル層内のｎ型不純物が単結
晶シリコン８０３中へ拡散し、ｎ型となる（図８
（ｂ））。
【００９８】次に表面を５００〜１０００Å熱酸化し、
バッファー酸化膜８０５を形成した後、レジスト８０９
をパターニングし、ＮＭＯＳＦＥＴとなる領域を開口
し、ボロンをイオン注入する（図８（ｃ））。
バッファー酸化膜８０５を形成した後、レジスト８０９
をパターニングし、ＮＭＯＳＦＥＴとなる領域を開口
し、ボロンをイオン注入する（図８（ｃ））。
【００９９】ｐ型チャネルの濃度を２×１０ 16 ｃｍ-3と
するため、１．５×１０ 12 ｃｍ-2のドーズ量、６０ｋｅ
Ｖのエネルギーで注入した。
するため、１．５×１０ 12 ｃｍ-2のドーズ量、６０ｋｅ
Ｖのエネルギーで注入した。
【０１００】レジスト８０９を除去した後、熱処理を行
ない、注入したボロンを充分に拡散させる（図８
（ｄ））。
ない、注入したボロンを充分に拡散させる（図８
（ｄ））。
【０１０１】次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2
混合ガス中で酸化を行ない、表面に約８０００Åのシリ
コン酸化膜を形成した後、フッ酸によりこの酸化膜を除
去し、約３０００〜５０００Åの厚さを有する活性層の
構造となる。次に表面を５００〜１０００Å酸化し（８
１６）、ＬＰ−ＣＶＤ法によりシリコンちっ化膜８１５
を堆積しパターンニングする（図９（ｅ））。
混合ガス中で酸化を行ない、表面に約８０００Åのシリ
コン酸化膜を形成した後、フッ酸によりこの酸化膜を除
去し、約３０００〜５０００Åの厚さを有する活性層の
構造となる。次に表面を５００〜１０００Å酸化し（８
１６）、ＬＰ−ＣＶＤ法によりシリコンちっ化膜８１５
を堆積しパターンニングする（図９（ｅ））。
【０１０２】次に１０００℃〜１１００℃ Ｈ2 ／Ｏ2
混合ガス中でフィールド酸化膜８０６を形成し、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴを分離する。
混合ガス中でフィールド酸化膜８０６を形成し、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴを分離する。
【０１０３】その後、ＬＰ−ＣＶＤ法でポリシリコンを
２０００〜５０００Åを堆積し、パターニングした構造
が図９（ｆ）である。これらの電極はイオン注入により
高濃度のｎ型又はｐ型不純物が導入してあり、抵抗が充
分小さくしてある。
２０００〜５０００Åを堆積し、パターニングした構造
が図９（ｆ）である。これらの電極はイオン注入により
高濃度のｎ型又はｐ型不純物が導入してあり、抵抗が充
分小さくしてある。
【０１０４】次にフォトリソグラフィーとイオン注入に
より、ｎ型ソースドレイン領域８１３、ひきつづきｐ型
ソースドレイン領域８１４を形成する。不純物活性化後
の断面図が図９（ｇ）である。
より、ｎ型ソースドレイン領域８１３、ひきつづきｐ型
ソースドレイン領域８１４を形成する。不純物活性化後
の断面図が図９（ｇ）である。
【０１０５】上述したように、本実施例は、絶縁膜上の
単結晶半導体層上に、第１の導電型のエピタキシャル層
の成長を行う工程と、該エピタキシャル層の一部に第２
の導電型の不純物をイオン注入する工程と、該注入イオ
ンを、前記エピタキシャル層／単結晶半導体層中の深さ
方向へ均一に拡散する工程と、前記エピタキシャル層／
単結晶半導体層の表面の一部を除去する工程とを含み、
該除去工程により厚さが薄くなった前記エピタキシャル
層／単結晶半導体層を能動素子の活性層とすることを特
徴とする半導体装置の製造方法を示したものである。
単結晶半導体層上に、第１の導電型のエピタキシャル層
の成長を行う工程と、該エピタキシャル層の一部に第２
の導電型の不純物をイオン注入する工程と、該注入イオ
ンを、前記エピタキシャル層／単結晶半導体層中の深さ
方向へ均一に拡散する工程と、前記エピタキシャル層／
単結晶半導体層の表面の一部を除去する工程とを含み、
該除去工程により厚さが薄くなった前記エピタキシャル
層／単結晶半導体層を能動素子の活性層とすることを特
徴とする半導体装置の製造方法を示したものである。
【０１０６】本発明の効果は、
ｎ型チャネル領域はエピタキシャル層で形成されるた
め、不純物濃度は活性層厚にかかわらず、ウェハ面内、
ウェハ間で極めて均一になる。
め、不純物濃度は活性層厚にかかわらず、ウェハ面内、
ウェハ間で極めて均一になる。
【０１０７】ｐ型チャネル領域は厚い活性層へのイオ
ン注入により形成された後、薄膜化されるので、活性層
厚のばらつきによる不純物濃度ばらつきは、従来例の数
分の１程度に抑えられる。
ン注入により形成された後、薄膜化されるので、活性層
厚のばらつきによる不純物濃度ばらつきは、従来例の数
分の１程度に抑えられる。
【０１０８】チャネル領域形成用マスクはｐ型用に１
枚だけであるのでマスク枚数が削減でき、低コスト化に
有利なプロセスである。
枚だけであるのでマスク枚数が削減でき、低コスト化に
有利なプロセスである。
【０１０９】
【発明の効果】以上説明したように、本発明によれば、
異なる厚さを有する活性層のそれぞれの不純物濃度差
を、その厚さの比に比べて小さく制御することにより、
同一チップ内、ウェハ内、ウェハ間で特性のばらつきが
小さいＳＯＩ集積回路を得ることができる。すなわち、
本発明によれば、チャネル部の不純物濃度の均一性を著
しく向上させた結果、同じ活性層の膜厚ばらつきに対し
てＭＯＳＦＥＴのしきい値ばらつきを従来の数分の１に
抑えることができ、その結果同一ウェハ内のチップ間、
又はウェハ間での特性ばらつきが極めて少ない集積回路
を提供できることになり、更に、規格値を満足するチッ
プの割合即ち歩留りが飛躍的に向上する。
異なる厚さを有する活性層のそれぞれの不純物濃度差
を、その厚さの比に比べて小さく制御することにより、
同一チップ内、ウェハ内、ウェハ間で特性のばらつきが
小さいＳＯＩ集積回路を得ることができる。すなわち、
本発明によれば、チャネル部の不純物濃度の均一性を著
しく向上させた結果、同じ活性層の膜厚ばらつきに対し
てＭＯＳＦＥＴのしきい値ばらつきを従来の数分の１に
抑えることができ、その結果同一ウェハ内のチップ間、
又はウェハ間での特性ばらつきが極めて少ない集積回路
を提供できることになり、更に、規格値を満足するチッ
プの割合即ち歩留りが飛躍的に向上する。
【０１１０】また、ＭＯＳＦＥＴのしきい値制御が重要
なアナログ集積回路（例えばＡ／Ｄコンバータ）への応
用も可能となり、ＳＯＩ集積回路の実用的な応用範囲も
拡大する。
なアナログ集積回路（例えばＡ／Ｄコンバータ）への応
用も可能となり、ＳＯＩ集積回路の実用的な応用範囲も
拡大する。
【０１１１】また、高耐圧ＭＯＳＦＥＴと高速ＭＯＳＦ
ＥＴをＳＯＩ基板上に混在させて、しきい値を等しくす
ることが可能であり、活性層の厚さと濃度を独立に決定
できるので高速ＭＯＳＦＥＴ、高耐圧ＭＯＳＦＥＴをよ
り最適設計することが可能となる。
ＥＴをＳＯＩ基板上に混在させて、しきい値を等しくす
ることが可能であり、活性層の厚さと濃度を独立に決定
できるので高速ＭＯＳＦＥＴ、高耐圧ＭＯＳＦＥＴをよ
り最適設計することが可能となる。
【０１１２】また、エピタキシャル成長を用いる方法で
は、ｎ型チャネル領域はエピタキシャル層が形成される
ため、不純物濃度が活性層の厚さに拘らず、ウェハ面
内、ウェハ間で極めて均一になり、チャネル形成用マス
クもＰ型用に１枚で足りるのでマスク枚数も削減され
る。
は、ｎ型チャネル領域はエピタキシャル層が形成される
ため、不純物濃度が活性層の厚さに拘らず、ウェハ面
内、ウェハ間で極めて均一になり、チャネル形成用マス
クもＰ型用に１枚で足りるのでマスク枚数も削減され
る。
【０１１３】このように、高品質な単結晶を安価に得ら
れるため、ＳＯＩ集積回路の実用性を飛躍的に向上させ
ることができる。
れるため、ＳＯＩ集積回路の実用性を飛躍的に向上させ
ることができる。
【図１】本発明の実施例Ａ１によるＳＯＩ集積回路の断
面図および製造方法を示す図である。
面図および製造方法を示す図である。
【図２】図１に示すＳＯＩ集積回路の製造方法を示す図
である。
である。
【図３】図１に示す実施例のしきい値ばらつき特性曲線
である。
である。
【図４】本発明の実施例Ａ２によるＳＯＩ集積回路の断
面図および製造方法を示す図である。
面図および製造方法を示す図である。
【図５】図４に示す実施例Ａ２の製造方法を示す図であ
る。
る。
【図６】本発明の実施例Ａ３のイオン注入プロファイル
を示す図である。
を示す図である。
【図７】本発明の実施例Ａ３のイオン注入プロファイル
を示す別の図である。
を示す別の図である。
【図８】本発明の実施例Ａ４によるＳＯＩ集積回路の製
造方法を示す図である。
造方法を示す図である。
【図９】図８に示す本発明の実施例Ａ４によるＳＯＩ集
積回路の断面図および製造方法を示す図である。
積回路の断面図および製造方法を示す図である。
【図１０】従来のＳＯＩ集積回路の製造方法を示す図で
ある。
ある。
【図１１】図１０に示す従来のＳＯＩ集積回路の断面図
および製造方法を示す図である。
および製造方法を示す図である。
【図１２】従来のＳＯＩ集積回路における異なる活性層
の厚さを有する構造の断面図である。
の厚さを有する構造の断面図である。
４０１ シリコン基板
４０２ 絶縁膜
４０３ 単結晶シリコン
４０４ バッファ酸化膜
４０５ シリコン窒化膜
４０６ フィールド酸化膜
４０７ ｐ型チャネル
４０８ ｎ型チャネル
４０９ レジスト
４１０ レジスト
４１１ ポリシリコンゲート電極
４１２ ポリシリコンゲート電極
４１３ ｎ+ 型ソースドレイン
４１４ ｐ+ 型ソースドレイン
４１５ シリコン酸化膜
４１６ パッド酸化膜
５０１ シリコン基板
５０２ 絶縁膜
５０３ 単結晶シリコン
５０３ａ 薄い単結晶シリコン
５０３ｂ 厚い単結晶シリコン
５０４ パッド酸化膜
５０５ シリコン窒化膜
５０６ フィールド酸化膜
５０７ 厚い活性層
５０８ 薄い活性層
５０９ レジスト
５１１ ポリシリコンゲート電極
５１２ ポリシリコンゲート電極
５１３ 厚い活性層を有するＭＯＳＦＥＴのｎ+ 型ソー
ス／ドレイン ５１４ 薄い活性層を有するＭＯＳＦＥＴのｎ+ 型ソー
ス／ドレイン ５１５ シリコン酸化膜 ５１６ パッド酸化膜 ８０１ シリコン基板 ８０２ 絶縁膜 ８０３ 単結晶シリコン ８０４ エピタキシャル層 ８０５ バッファ酸化膜 ８０６ フィールド酸化膜 ８０７ ｐ型活性層 ８０９ レジスト ８１１，８１２ ポリシリコンゲート電極 ８１３ ｎ+ 型ソース／ドレイン ８１４ ｐ+ 型ソース／ドレイン ８１５ シリコン酸化膜 ８１６ パッド酸化膜
ス／ドレイン ５１４ 薄い活性層を有するＭＯＳＦＥＴのｎ+ 型ソー
ス／ドレイン ５１５ シリコン酸化膜 ５１６ パッド酸化膜 ８０１ シリコン基板 ８０２ 絶縁膜 ８０３ 単結晶シリコン ８０４ エピタキシャル層 ８０５ バッファ酸化膜 ８０６ フィールド酸化膜 ８０７ ｐ型活性層 ８０９ レジスト ８１１，８１２ ポリシリコンゲート電極 ８１３ ｎ+ 型ソース／ドレイン ８１４ ｐ+ 型ソース／ドレイン ８１５ シリコン酸化膜 ８１６ パッド酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−289138（ＪＰ，Ａ)
特開 平５−243510（ＪＰ，Ａ)
特開 昭60−126867（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/265
H01L 27/08 331
H01L 27/12
Claims (2)
- 【請求項１】 絶縁膜上の単結晶半導体層中に、厚さの
異なる複数の単結晶半導体層領域を形成する工程と、 該厚さの異なる複数の単結晶半導体層領域毎に、膜厚比
と比例する注入量で不純物のイオン注入を行う工程と、 前記複数の単結晶半導体層領域に少なくとも能動素子を
形成する工程と、を有する半導体装置の製造方法。 - 【請求項２】 絶縁膜上の単結晶半導体層中に、第１の
イオン注入を行う工程と、 該第１のイオン注入により注入される不純物と同導電型
を有する不純物を注入する第２のイオン注入工程と、 該第１、第２のイオン注入により注入された不純物を前
記単結晶半導体層中の深さ方向へ均一に拡散する工程と
を含み、 前記単結晶半導体層を能動素子の活性層とする半導体装
置の製造方法において、 前記第１のイオン注入時の前記単結晶半導体層の厚さを
ＴSOIとしたとき、前記第１のイオン注入の飛程Ｒp1が
前記ＴSOIより充分小さく、 前記第２のイオン注入の飛程Ｒp2と前記ＴSOIは実質的
に等しく、 前記第２のイオン注入の飛程Ｒp2と偏差ΔＲp2と前記Ｔ
SOIの関係が、 Ｒp2−ΔＲp2＜ＴSOI＜Ｒp2＋ΔＲp2 を満たすことを特徴とする半導体装置の製造方法。
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