JP2008192852A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】絶縁基板1上に形成されたシリコン薄膜層2上に形成されたゲート絶縁膜11と、その上に形成されたゲート電極12と、ゲート電極の両側のシリコン薄膜層に形成された高濃度拡散層と、高濃度拡散層の間のシリコン薄膜層に形成されたチャネル領域10とを備えた完全空乏型の半導体素子の製造方法において、チャネル領域に高濃度拡散層と逆型である第1不純物を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚の半分より浅い位置になるように注入する第1不純物注入工程と、チャネル領域に高濃度拡散層と逆型である第2不純物を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚の半分より深い位置になるように注入する第2不純物注入工程とを備える。
【選択図】図2
Description
以下に、図10、図11を用いてその解析結果を説明する。
図10に示すように、絶縁基板としてのサファイア基板1上に形成された単結晶シリコンからなるシリコン薄膜層2を有するSOS基板3に形成された完全空乏型のnMOS素子4は、素子分離層5に囲まれた素子形成領域6のシリコン薄膜層2にP型の不純物を拡散させて形成されたチャネル領域10と、酸化シリコン(SiO2)等からなるゲート絶縁膜11を介してチャネル領域10に対向するポリシリコン等からなるゲート電極12、ゲート電極12の側面に形成された酸化シリコン等からなるサイドウォール13、シリコン薄膜層2のチャネル領域10に隣接するP型とは逆型のN型の不純物を高濃度に拡散させて形成された高濃度拡散層としてのソース層14およびドレイン層15等を備えて構成され、ソース層14およびドレイン層15は、それぞれのチャネル領域10側にゲート電極12の下方に延在してN型不純物を比較的低濃度に拡散させて形成された低濃度拡散層16を有するLDD(Lightly Doped Drain)構造に形成されている。
このシリコン基板51のように、導電性を有する基板を用いたSOI基板に形成されたnMOS素子4場合は、基板にバイアスを印加できるため、ドレイン層15からの電界は、図11に破線の矢印で示すようにシリコン基板51側に向かって形成されるが、図10に示すSOS基板3に形成されたnMOS素子4においては、サファイア基板1が絶縁性を有しているので、基板にバイアスを印加することができず、ドレイン層15からの電界は図10に破線の矢印で示すようにサファイア基板1とシリコン薄膜層2との界面20側に回りこみ、ドレイン電位が高くなるとチャネル領域10の界面20側に図10に2点鎖線で示す反転層21が形成され、リーク電流が発生し、この界面20側のリーク電流がサブスレッショルド特性の傾きを劣化させる要因になる。
このSOS基板に形成したnMOS素子等のMOSFETのリーク電流の抑制のためには、チャネル領域の界面側の不純物濃度を高濃度化して反転層を形成し難くすることが有効であるが、完全空乏型のMOSFETの場合には、チャネル領域の界面側の不純物濃度を高濃度化するために、チャネル領域へ不純物を深く注入すると、リーク電流を抑制することはできるが、シリコン薄膜層の膜厚Tsiが薄いために、膜厚Tsiのバラツキによるしきい電圧のバラツキが増大するという問題がある。
なお、図13に示す縦軸は、図12に示すシリコン薄膜層の膜厚TsiがバラツキによりΔTsi変化した場合に、その膜厚のシリコン薄膜層に注入された不純物の積分量の変化量ΔNdを示したものである。
また、サブスレッショルド特性の傾きの劣化を抑制するために不純物濃度のピークが深くなるように不純物を注入すれば、シリコン薄膜層の膜厚Tsiのバラツキによるしきい電圧Vthのバラツキ幅が増加するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、絶縁基板上に形成されたシリコン薄膜層を有する半導体基板に形成された完全空乏型の半導体素子のリーク電流を低減すると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減する手段を提供することを目的とする。
なお、上記図10と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のSOS基板3は、絶縁基板であるサファイア基板1上に、膜厚70nmのシリコン薄膜層2が形成されている。
以下に、図2を用い、Pで示す工程に従って本実施例の半導体装置の製造方法について説明する。
P3、工程P2で形成したレジストマスク34を除去し、露出したシリコン窒化膜32をマスクとしてLOCOS(Local Oxidation Of Silicon)法により、素子分離層5の形成領域のシリコン薄膜層2を酸化してサファイア基板1に達する素子分離層5を形成し、熱燐酸(Hot−H2PO4)等によるウェットエッチングにより窒化シリコンを選択的にエッチングしてシリコン窒化膜32を除去する。
これにより、シリコン薄膜層2にP型不純物を比較的低濃度に拡散させたチャネル領域10を形成するためのP−拡散層が形成される。
0.75 ≦ Da/Df ≦ 2.0 ・・・・・・・・・・・・(1)
にするとよい。
P5、工程P3で形成したレジストマスク34を除去し、フッ酸(HF)によるウェットエッチングにより酸化シリコンを選択的にエッチングしてパッド酸化膜31を除去した後に、熱酸化法により素子形成領域6のシリコン薄膜層2の上面を酸化して、ゲート絶縁膜11を形成するための酸化シリコンからなるシリコン酸化膜35を形成する。
このように、2段階に不純物を注入してゲート電極12側と、サファイア基板1とシリコン薄膜層2との界面20側との不純物の濃度差を小さくし、界面20側の不純物濃度を高濃度化することにより、チャネル領域10の界面20側における反転層21が形成され難くなり、サブスレッショルド特性の傾きの劣化を抑制して、界面20側で生じるリーク電流を低減させることが可能になる共に、しきい電圧Vthのバラツキ幅を低減することが可能になる。
また、第1不純物と第2不純物とは異なる種類のP型不純物であるとして説明したが、同じP型不純物であってもよい。この場合には加速エネルギを調整して浅い注入と深い注入との2段階の注入を行うようにするとよい。
更に、上記実施例においては、MOSFETはnMOS素子として説明したが、pMOS素子であっても同様である。この場合にチャネル領域はN−拡散層として、ソース層およびドレイン層はP型の高濃度拡散層として形成される。
更に、上記実施例においては、半導体基板はSOS基板であるとして説明したが、半導体基板は前記に限らず、絶縁基板としてのクオーツ基板に、薄い単結晶シリコンからなるシリコン薄膜層を形成したSOQ(Silicon On Quartz)基板等であってもよい。
2、53 シリコン薄膜層
3 SOS基板
4 nMOS素子
5 素子分離層
6 素子形成領域
10 チャネル領域
11 ゲート絶縁膜
12 ゲート電極
13 サイドウォール
14 ソース層
15 ドレイン層
20 界面
21 反転層
31 パッド酸化膜
32 シリコン窒化膜
34 レジストマスク
35 シリコン酸化膜
51 シリコン基板
52 埋込み酸化膜
54 SOI基板
Claims (4)
- 絶縁基板と、該絶縁基板上に形成されたシリコン薄膜層とを有する半導体基板のシリコン薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記シリコン薄膜層に対向配置されたゲート電極と、該ゲート電極の両側の前記シリコン薄膜層に形成された高濃度拡散層と、該高濃度拡散層の間の前記シリコン薄膜層に形成されたチャネル領域とを備えた完全空乏型の半導体素子の製造方法において、
前記チャネル領域に、前記高濃度拡散層と逆型である第1不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より浅い位置になるように注入する第1不純物注入工程と、
前記チャネル領域に、前記高濃度拡散層と逆型である第2不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より深い位置になるように注入する第2不純物注入工程と、を備えることを特徴とする半導体素子の製造方法。 - 請求項1において、
前記第2不純物注入工程は、前記第2不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層と前記絶縁基板との界面になるように注入することを特徴とする半導体素子の製造方法。 - 請求項1または請求項2において、
前記半導体基板が、SOS基板であることを特徴とする半導体素子の製造方法。 - 請求項1または請求項2において、
前記半導体基板が、SOQ基板であることを特徴とする半導体素子の製造方法。
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