JPH0621356A - 半導体装置および固体撮像装置の水平レジスタ - Google Patents
半導体装置および固体撮像装置の水平レジスタInfo
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- JPH0621356A JPH0621356A JP4196174A JP19617492A JPH0621356A JP H0621356 A JPH0621356 A JP H0621356A JP 4196174 A JP4196174 A JP 4196174A JP 19617492 A JP19617492 A JP 19617492A JP H0621356 A JPH0621356 A JP H0621356A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 本発明は、信号入力線に加わった静電衝撃を
接地線に接続した保護回路によって緩和することによ
り、半導体装置として、例えばＭＯＳ型トランジスタの
ゲートや固体撮像装置の水平レジスタの出力トランジス
タおよびその周辺の絶縁膜等の破壊を防止する。 【構成】 信号入力線２と接地線５とを接続したもの
で、半導体基板（図示せず）に形成した半導体装置１で
あって、信号入力線２と接地線５とに接続する保護回路
６を、当該半導体装置１に対して並列に接続したもので
あり、この保護回路６は、例えばバイポーラトランジス
タ，ダイオードあるいはＭＯＳ型トランジスタ等によっ
て構成される。
接地線に接続した保護回路によって緩和することによ
り、半導体装置として、例えばＭＯＳ型トランジスタの
ゲートや固体撮像装置の水平レジスタの出力トランジス
タおよびその周辺の絶縁膜等の破壊を防止する。 【構成】 信号入力線２と接地線５とを接続したもの
で、半導体基板（図示せず）に形成した半導体装置１で
あって、信号入力線２と接地線５とに接続する保護回路
６を、当該半導体装置１に対して並列に接続したもので
あり、この保護回路６は、例えばバイポーラトランジス
タ，ダイオードあるいはＭＯＳ型トランジスタ等によっ
て構成される。
Description
【０００１】
【産業上の利用分野】本発明は、保護回路を接続した半
導体装置および固体撮像装置の水平レジスタの出力トラ
ンジスタに関するものである。
導体装置および固体撮像装置の水平レジスタの出力トラ
ンジスタに関するものである。
【０００２】
【従来の技術】ＭＯＳ型トランジスタを回路に組み込ん
で使用する場合に、ＭＯＳ型トランジスタのゲートを接
地端子に直接に接続する場合がある。例えば、固体撮像
装置の水平レジスタにおける出力トランジスタのゲート
は、通常、接地端子に接続されている。
で使用する場合に、ＭＯＳ型トランジスタのゲートを接
地端子に直接に接続する場合がある。例えば、固体撮像
装置の水平レジスタにおける出力トランジスタのゲート
は、通常、接地端子に接続されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の出力トランジスタでは、接地端子に静電衝撃が加わ
った場合には、当該出力トランジスタのゲート絶縁膜が
破壊される。例えば図１２に示すような水平レジスタ１
１１の入力端子１１２に静電衝撃が加わった場合には、
出力ゲート１１３とゲート１１４との間の絶縁膜１１５
やゲート１１４のゲート絶縁膜１１６等が破壊されやす
い。
成の出力トランジスタでは、接地端子に静電衝撃が加わ
った場合には、当該出力トランジスタのゲート絶縁膜が
破壊される。例えば図１２に示すような水平レジスタ１
１１の入力端子１１２に静電衝撃が加わった場合には、
出力ゲート１１３とゲート１１４との間の絶縁膜１１５
やゲート１１４のゲート絶縁膜１１６等が破壊されやす
い。
【０００４】本発明は、接地端子に加わる静電衝撃に対
して十分に耐えられる保護回路を搭載した半導体装置お
よび固体撮像装置の水平レジスタの出力トランジスタを
提供することを目的とする。
して十分に耐えられる保護回路を搭載した半導体装置お
よび固体撮像装置の水平レジスタの出力トランジスタを
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、信号入力
線と接地線とを接続した半導体素子と、信号入力線と接
地線との間に半導体素子に対して並列に接続した保護回
路とよりなるものである。
成するためになされたものである。すなわち、信号入力
線と接地線とを接続した半導体素子と、信号入力線と接
地線との間に半導体素子に対して並列に接続した保護回
路とよりなるものである。
【０００６】上記半導体素子を、例えばＭＯＳ型トラン
ジスタで構成し、保護回路を、例えば負電位線と、少な
くとも負電位線にベースを接続するとともに信号入力線
にエミッタを接続した第１のバイポーラトランジスタ
と、ベースを負電位線に接続してコレクタを第１のバイ
ポーラトランジスタのコレクタに接続するとともにエミ
ッタを接地線に接続した第２のバイポーラトランジスタ
とにより構成したものである。
ジスタで構成し、保護回路を、例えば負電位線と、少な
くとも負電位線にベースを接続するとともに信号入力線
にエミッタを接続した第１のバイポーラトランジスタ
と、ベースを負電位線に接続してコレクタを第１のバイ
ポーラトランジスタのコレクタに接続するとともにエミ
ッタを接地線に接続した第２のバイポーラトランジスタ
とにより構成したものである。
【０００７】あるいは、上記半導体素子を、例えばＭＯ
Ｓ型トランジスタで構成し、保護回路を、電源線と、負
電位線と、信号入力線より電源線に順方向電流が流れる
状態に、信号入力線と電源線とに接続した第１のダイオ
ードと、負電位線より信号入力線に順方向電流が流れる
状態に、負電位線と信号入力線とに接続した第２のダイ
オードと、接地線より電源線に順方向電流が流れる状態
に、接地線と電源線とに接続した第３のダイオードと、
負電位線より接地線に順方向電流が流れる状態に、負電
位線と接地線とに接続した第４のダイオードとにより構
成したものである。
Ｓ型トランジスタで構成し、保護回路を、電源線と、負
電位線と、信号入力線より電源線に順方向電流が流れる
状態に、信号入力線と電源線とに接続した第１のダイオ
ードと、負電位線より信号入力線に順方向電流が流れる
状態に、負電位線と信号入力線とに接続した第２のダイ
オードと、接地線より電源線に順方向電流が流れる状態
に、接地線と電源線とに接続した第３のダイオードと、
負電位線より接地線に順方向電流が流れる状態に、負電
位線と接地線とに接続した第４のダイオードとにより構
成したものである。
【０００８】または、上記半導体素子を、例えばＭＯＳ
型トランジスタで構成し、保護回路を、負電位線と、信
号入力線と負電位線とにドレイン・ソースを接続すると
ともに負電位線をチャネルが形成される第１のウェル領
域に接続した第１のＭＯＳ型トランジスタと、第１のＭ
ＯＳ型トランジスタのゲートと信号入力線との間に直列
接続した第１のキャパシタと、第１のＭＯＳ型トランジ
スタのゲートと負電位線との間に直列接続した第１の抵
抗と、接地線と負電位線とにドレイン・ソースを接続す
るとともに、負電位線をチャネルが形成される第２のウ
ェル領域に接続した第２のＭＯＳ型トランジスタと、こ
の第２のＭＯＳ型トランジスタのゲートと接地線との間
に直列接続した第２のキャパシタと、第２のＭＯＳ型ト
ランジスタのゲートと負電位線との間に直列接続した第
２の抵抗とで構成したものである。
型トランジスタで構成し、保護回路を、負電位線と、信
号入力線と負電位線とにドレイン・ソースを接続すると
ともに負電位線をチャネルが形成される第１のウェル領
域に接続した第１のＭＯＳ型トランジスタと、第１のＭ
ＯＳ型トランジスタのゲートと信号入力線との間に直列
接続した第１のキャパシタと、第１のＭＯＳ型トランジ
スタのゲートと負電位線との間に直列接続した第１の抵
抗と、接地線と負電位線とにドレイン・ソースを接続す
るとともに、負電位線をチャネルが形成される第２のウ
ェル領域に接続した第２のＭＯＳ型トランジスタと、こ
の第２のＭＯＳ型トランジスタのゲートと接地線との間
に直列接続した第２のキャパシタと、第２のＭＯＳ型ト
ランジスタのゲートと負電位線との間に直列接続した第
２の抵抗とで構成したものである。
【０００９】固体撮像装置の水平レジスタであって、水
平レジスタのゲートに接続する信号入力線と水平レジス
タの出力ゲートに接続する接地線との間に、保護回路を
水平レジスタに対して並列に接続したものである。
平レジスタのゲートに接続する信号入力線と水平レジス
タの出力ゲートに接続する接地線との間に、保護回路を
水平レジスタに対して並列に接続したものである。
【００１０】上記固体撮像装置の水平レジスタであっ
て、保護回路を、少なくともベースを負電位線に接続す
るとともにエミッタを水平レジスタの信号入力線に接続
した第１の保護トランジスタと、ベースを負電位線に接
続してコレクタを第１のバイポーラトランジスタのコレ
クタに接続するとともにエミッタを接地線に接続する第
２の保護トランジスタとで構成したものである。
て、保護回路を、少なくともベースを負電位線に接続す
るとともにエミッタを水平レジスタの信号入力線に接続
した第１の保護トランジスタと、ベースを負電位線に接
続してコレクタを第１のバイポーラトランジスタのコレ
クタに接続するとともにエミッタを接地線に接続する第
２の保護トランジスタとで構成したものである。
【００１１】上記固体撮像装置の水平レジスタであっ
て、保護回路を、信号入力線より電源線に順方向電流が
流れる状態に、信号入力線と電源線とに接続した第１の
ダイオードと、負電位線より前記信号入力線に順方向電
流が流れる状態に、負電位線と信号入力線とに接続した
第２のダイオードと、固体撮像装置の水平レジスタに接
続した接地線より電源線に順方向電流が流れる状態に、
接地線と電源線とに接続した第３のダイオードと、負電
位線より接地線に順方向電流が流れる状態に、負電位線
と接地線とに接続した第４のダイオードとで構成したも
のである。
て、保護回路を、信号入力線より電源線に順方向電流が
流れる状態に、信号入力線と電源線とに接続した第１の
ダイオードと、負電位線より前記信号入力線に順方向電
流が流れる状態に、負電位線と信号入力線とに接続した
第２のダイオードと、固体撮像装置の水平レジスタに接
続した接地線より電源線に順方向電流が流れる状態に、
接地線と電源線とに接続した第３のダイオードと、負電
位線より接地線に順方向電流が流れる状態に、負電位線
と接地線とに接続した第４のダイオードとで構成したも
のである。
【００１２】上記固体撮像装置の水平レジスタであっ
て、保護回路を、信号入力線と負電位線とにドレイン・
ソースを接続するとともに負電位線をチャネルが形成さ
れる第１のウェル領域に接続した第１のＭＯＳ型トラン
ジスタと、第１のＭＯＳ型トランジスタのゲートと信号
入力線との間に直列接続した第１のキャパシタと、第１
のＭＯＳ型トランジスタのゲートと負電位線との間に直
列接続した第１の抵抗と、接地線と負電位線とにドレイ
ン・ソースを接続するとともに負電位線をチャネルが形
成される第２のウェル領域に接続した第２のＭＯＳ型ト
ランジスタと、第２のＭＯＳ型トランジスタのゲートと
接地線との間に直列接続した第２のキャパシタと、第２
のＭＯＳ型トランジスタのゲートと負電位線との間に直
列接続した第２の抵抗とで構成したものである。
て、保護回路を、信号入力線と負電位線とにドレイン・
ソースを接続するとともに負電位線をチャネルが形成さ
れる第１のウェル領域に接続した第１のＭＯＳ型トラン
ジスタと、第１のＭＯＳ型トランジスタのゲートと信号
入力線との間に直列接続した第１のキャパシタと、第１
のＭＯＳ型トランジスタのゲートと負電位線との間に直
列接続した第１の抵抗と、接地線と負電位線とにドレイ
ン・ソースを接続するとともに負電位線をチャネルが形
成される第２のウェル領域に接続した第２のＭＯＳ型ト
ランジスタと、第２のＭＯＳ型トランジスタのゲートと
接地線との間に直列接続した第２のキャパシタと、第２
のＭＯＳ型トランジスタのゲートと負電位線との間に直
列接続した第２の抵抗とで構成したものである。
【００１３】
【作用】上記構成の半導体装置では、信号入力線と接地
線とに接続する保護回路を、半導体装置に対して並列に
設けたことにより、例えば信号入力線に静電衝撃が加わ
った場合には、保護回路側に過大電流を流すことによ
り、半導体装置に過大な電流が流れるのを防ぐ。このよ
うにして、半導体装置の破壊を防止する。また上記構成
の固体撮像装置の水平レジスタも、信号入力線と接地線
とに接続する保護回路を、水平レジスタに対して並列に
設けたことにより、上記同様に、保護回路側に電流を流
すことにより水平レジスタに過大電流が流れるのを防
ぐ。そして、水平レジスタのゲート間の絶縁膜やゲート
絶縁膜等の破壊を防止する。
線とに接続する保護回路を、半導体装置に対して並列に
設けたことにより、例えば信号入力線に静電衝撃が加わ
った場合には、保護回路側に過大電流を流すことによ
り、半導体装置に過大な電流が流れるのを防ぐ。このよ
うにして、半導体装置の破壊を防止する。また上記構成
の固体撮像装置の水平レジスタも、信号入力線と接地線
とに接続する保護回路を、水平レジスタに対して並列に
設けたことにより、上記同様に、保護回路側に電流を流
すことにより水平レジスタに過大電流が流れるのを防
ぐ。そして、水平レジスタのゲート間の絶縁膜やゲート
絶縁膜等の破壊を防止する。
【００１４】
【実施例】本発明の実施例を、図１のブロック図により
説明する。図に示すように、半導体素子１には、信号を
入力する信号入力線２と信号を出力する信号出力線３と
が接続されている。またグランド端子４に接続する接地
線５が接続されている。上記信号入力線２と接地線５と
には、上記半導体素子１に対して並列に、保護回路６が
接続されている。上記の如くに、半導体装置７は構成さ
れている。
説明する。図に示すように、半導体素子１には、信号を
入力する信号入力線２と信号を出力する信号出力線３と
が接続されている。またグランド端子４に接続する接地
線５が接続されている。上記信号入力線２と接地線５と
には、上記半導体素子１に対して並列に、保護回路６が
接続されている。上記の如くに、半導体装置７は構成さ
れている。
【００１５】上記構成の半導体装置７では、保護回路６
を当該半導体素子１に対して並列に接続したことによ
り、例えばグランド端子４の電位が０Ｖの状態で信号入
力線２または接地線５に静電衝撃が加わった場合には、
過大電流が保護回路６側を流れることにより、半導体素
子１を保護する。
を当該半導体素子１に対して並列に接続したことによ
り、例えばグランド端子４の電位が０Ｖの状態で信号入
力線２または接地線５に静電衝撃が加わった場合には、
過大電流が保護回路６側を流れることにより、半導体素
子１を保護する。
【００１６】次に上記ブロック図において、半導体素子
がＭＯＳ型トランジスタであって、保護回路をバイポー
ラトランジスタで構成した場合を、図２の回路図および
この回路の一例を示す図３の概略構成断面図により説明
する。図に示すように、半導体素子１は、通常のＭＯＳ
型トランジスタ１１よりなる。このＭＯＳ型トランジス
タ１１のゲート１２には信号入力線２が接続されてい
る。また同ＭＯＳ型トランジスタ１１のチャネルが形成
されるウェル領域１３には、取り出し領域１４を介して
グランド端子４に至る接地線５が接続されている。
がＭＯＳ型トランジスタであって、保護回路をバイポー
ラトランジスタで構成した場合を、図２の回路図および
この回路の一例を示す図３の概略構成断面図により説明
する。図に示すように、半導体素子１は、通常のＭＯＳ
型トランジスタ１１よりなる。このＭＯＳ型トランジス
タ１１のゲート１２には信号入力線２が接続されてい
る。また同ＭＯＳ型トランジスタ１１のチャネルが形成
されるウェル領域１３には、取り出し領域１４を介して
グランド端子４に至る接地線５が接続されている。
【００１７】上記信号入力線２と接地線５とには、上記
ＭＯＳ型トランジスタ１１に対して並列に保護回路６が
設けられている。上記保護回路６は、第１のバイポーラ
トランジスタ２１と第２のバイポーラトランジスタ２２
とにより構成されている。第１のバイポーラトランジス
タ２１のベース２３には、負電位ＶL を供給する負電位
線２４が接続されている。また半導体基板８を同第１の
バイポーラトランジスタ２１のコレクタ２５とする。さ
らに信号入力線２には、同第１のバイポーラトランジス
タ２１のエミッタ２６が接続されている。また第２のバ
イポーラトランジスタ２２のベース２７には負電位線２
４が接続されている。上記半導体基板８を、同第２のバ
イポーラトランジスタ２２のコレクタ２８とする。さら
に上記接地線５には同第２のバイポーラトランジスタ２
２のエミッタ２９が接続されている。なお回路図に図示
した抵抗８１，８２は半導体基板８の基板抵抗を示す。
ＭＯＳ型トランジスタ１１に対して並列に保護回路６が
設けられている。上記保護回路６は、第１のバイポーラ
トランジスタ２１と第２のバイポーラトランジスタ２２
とにより構成されている。第１のバイポーラトランジス
タ２１のベース２３には、負電位ＶL を供給する負電位
線２４が接続されている。また半導体基板８を同第１の
バイポーラトランジスタ２１のコレクタ２５とする。さ
らに信号入力線２には、同第１のバイポーラトランジス
タ２１のエミッタ２６が接続されている。また第２のバ
イポーラトランジスタ２２のベース２７には負電位線２
４が接続されている。上記半導体基板８を、同第２のバ
イポーラトランジスタ２２のコレクタ２８とする。さら
に上記接地線５には同第２のバイポーラトランジスタ２
２のエミッタ２９が接続されている。なお回路図に図示
した抵抗８１，８２は半導体基板８の基板抵抗を示す。
【００１８】上記構成のＭＯＳ型トランジスタ１１で
は、保護回路６を設けたことにより、例えば接地電位が
０Ｖの状態で信号入力線２に正の電位の静電衝撃が加わ
った場合に、第１のバイポーラトランジスタ２１にパン
チスルー耐圧を超える電圧がかかる。このため、半導体
基板８の電位が上昇するとともに負電位線２４の電位も
上昇するので、第２のバイポーラトランジスタ２２がＯ
Ｎ状態になる。この結果、信号入力線２，第１のバイポ
ーラトランジスタ２１のエミッタ２６，同コレクタ２
５，第２のバイポーラトランジスタ２２のコレクタ２
８，同エミッタ２９の順に電流が流れる保護経路ができ
る。したがって、ＭＯＳ型トランジスタ１１は保護され
る。
は、保護回路６を設けたことにより、例えば接地電位が
０Ｖの状態で信号入力線２に正の電位の静電衝撃が加わ
った場合に、第１のバイポーラトランジスタ２１にパン
チスルー耐圧を超える電圧がかかる。このため、半導体
基板８の電位が上昇するとともに負電位線２４の電位も
上昇するので、第２のバイポーラトランジスタ２２がＯ
Ｎ状態になる。この結果、信号入力線２，第１のバイポ
ーラトランジスタ２１のエミッタ２６，同コレクタ２
５，第２のバイポーラトランジスタ２２のコレクタ２
８，同エミッタ２９の順に電流が流れる保護経路ができ
る。したがって、ＭＯＳ型トランジスタ１１は保護され
る。
【００１９】また、例えば接地電位が０Ｖの状態で信号
入力線２に負の電位の静電衝撃が加わった場合に、第１
のバイポーラトランジスタ２１のパンチスルー耐圧およ
びエミッタ２６−ベース２３間の逆耐圧を超えると、上
記同様の保護経路ができる。したがって、ＭＯＳ型トラ
ンジスタ１１は保護される。
入力線２に負の電位の静電衝撃が加わった場合に、第１
のバイポーラトランジスタ２１のパンチスルー耐圧およ
びエミッタ２６−ベース２３間の逆耐圧を超えると、上
記同様の保護経路ができる。したがって、ＭＯＳ型トラ
ンジスタ１１は保護される。
【００２０】次に上記ブロック図において、半導体素子
がＭＯＳ型トランジスタであって、保護回路をダイオー
ドで構成した場合を、図４の回路図により説明する。図
に示すように、半導体素子１はＭＯＳ型トランジスタ１
１で構成されている。このＭＯＳ型トランジスタ１１の
ゲート１２には信号入力線２が接続されている。また同
ＭＯＳ型トランジスタ１１のチャネルが形成されるウェ
ル領域（図示せず）には、グランド端子４に接続する接
地線５が接続されている。
がＭＯＳ型トランジスタであって、保護回路をダイオー
ドで構成した場合を、図４の回路図により説明する。図
に示すように、半導体素子１はＭＯＳ型トランジスタ１
１で構成されている。このＭＯＳ型トランジスタ１１の
ゲート１２には信号入力線２が接続されている。また同
ＭＯＳ型トランジスタ１１のチャネルが形成されるウェ
ル領域（図示せず）には、グランド端子４に接続する接
地線５が接続されている。
【００２１】上記信号入力線２と接地線５とには、上記
ＭＯＳ型トランジスタ１１に対して並列に保護回路６が
設けられている。上記保護回路６には、電源電位を供給
する電源線３１と負電位を供給する負電位線３２とが設
けられている。上記電源線３１と上記信号入力線２との
間には、信号入力線２より電源線３１に順方向電流が流
れる状態に第１のダイオード３３が接続されている。ま
た負電位線３２と信号入力線２との間には、負電位線３
２より信号入力線２に順方向電流が流れる状態に第２の
ダイオード３４が接続されている。上記接地線５と上記
電源線３１との間には、接地線５より電源線３１に順方
向電流が流れる状態に第３のダイオード３５が接続され
ている。さらに負電位線３２と接地線５との間には、負
電位線３２より接地線５に順方向電流が流れる状態に第
４のダイオード３６が接続されている。
ＭＯＳ型トランジスタ１１に対して並列に保護回路６が
設けられている。上記保護回路６には、電源電位を供給
する電源線３１と負電位を供給する負電位線３２とが設
けられている。上記電源線３１と上記信号入力線２との
間には、信号入力線２より電源線３１に順方向電流が流
れる状態に第１のダイオード３３が接続されている。ま
た負電位線３２と信号入力線２との間には、負電位線３
２より信号入力線２に順方向電流が流れる状態に第２の
ダイオード３４が接続されている。上記接地線５と上記
電源線３１との間には、接地線５より電源線３１に順方
向電流が流れる状態に第３のダイオード３５が接続され
ている。さらに負電位線３２と接地線５との間には、負
電位線３２より接地線５に順方向電流が流れる状態に第
４のダイオード３６が接続されている。
【００２２】上記構成のＭＯＳ型トランジスタ１１で
は、第１〜第４のダイオード３３〜３６により構成され
る保護回路６を設けたことにより、例えば接地電位が０
Ｖの状態で信号入力線２に正の電位の静電衝撃が加わっ
た場合に、第２のダイオード３４の逆耐圧以上の電位が
掛かると、負電位線３２の電位が上昇して、第４のダイ
オード３６がＯＮ状態になる。このとき電源電位が信号
入力に追従して第３のダイオード３５の逆耐圧を超える
と、保護経路ができる。したがって、ＭＯＳ型トランジ
スタ１１は静電衝撃より保護される。
は、第１〜第４のダイオード３３〜３６により構成され
る保護回路６を設けたことにより、例えば接地電位が０
Ｖの状態で信号入力線２に正の電位の静電衝撃が加わっ
た場合に、第２のダイオード３４の逆耐圧以上の電位が
掛かると、負電位線３２の電位が上昇して、第４のダイ
オード３６がＯＮ状態になる。このとき電源電位が信号
入力に追従して第３のダイオード３５の逆耐圧を超える
と、保護経路ができる。したがって、ＭＯＳ型トランジ
スタ１１は静電衝撃より保護される。
【００２３】次に上記ブロック図において、半導体装置
がＭＯＳ型トランジスタであって、保護回路をＭＯＳ型
トランジスタで構成した場合を、図５の回路図により説
明する。図に示すように、半導体素子１はＭＯＳ型トラ
ンジスタ１１で構成されている。このＭＯＳ型トランジ
スタ１１のゲート１２には信号入力線２が接続されてい
る。また同ＭＯＳ型トランジスタ１１のチャネルが形成
されるウェル領域（図示せず）には、グランド端子４に
接続する接地線５が接続されている。
がＭＯＳ型トランジスタであって、保護回路をＭＯＳ型
トランジスタで構成した場合を、図５の回路図により説
明する。図に示すように、半導体素子１はＭＯＳ型トラ
ンジスタ１１で構成されている。このＭＯＳ型トランジ
スタ１１のゲート１２には信号入力線２が接続されてい
る。また同ＭＯＳ型トランジスタ１１のチャネルが形成
されるウェル領域（図示せず）には、グランド端子４に
接続する接地線５が接続されている。
【００２４】上記信号入力線２と接地線５とには、上記
ＭＯＳ型トランジスタ１１に対して並列に、保護回路６
が設けられている。この保護回路６には、負電位を供給
する負電位線４１が設けられている。上記信号入力線２
と上記負電位線４１との間には、第１のＭＯＳ型トラン
ジスタ４２が接続されている。すなわち信号入力線２に
は一方側のソース・ドレイン領域４３が接続されてい
て、負電位線４１には他方側のソース・ドレイン領域４
４が接続されている。上記第１のＭＯＳ型トランジスタ
４２の一方側のソース・ドレイン領域４３と当該第１の
ＭＯＳ型トランジスタ４２のゲート４５との間には、第
１のキャパシタ４６が接続されている。また上記第１の
ＭＯＳ型トランジスタ４２の他方側のソース・ドレイン
領域４４と上記ゲート４５との間には第１の抵抗４７が
接続されている。さらに上記第１の抵抗４７と上記他方
側のソース・ドレイン領域４４との接続点４８と当該第
１のＭＯＳ型トランジスタ４２のチャネルが形成される
第１のウェル領域（図示せず）とが接続されている。
ＭＯＳ型トランジスタ１１に対して並列に、保護回路６
が設けられている。この保護回路６には、負電位を供給
する負電位線４１が設けられている。上記信号入力線２
と上記負電位線４１との間には、第１のＭＯＳ型トラン
ジスタ４２が接続されている。すなわち信号入力線２に
は一方側のソース・ドレイン領域４３が接続されてい
て、負電位線４１には他方側のソース・ドレイン領域４
４が接続されている。上記第１のＭＯＳ型トランジスタ
４２の一方側のソース・ドレイン領域４３と当該第１の
ＭＯＳ型トランジスタ４２のゲート４５との間には、第
１のキャパシタ４６が接続されている。また上記第１の
ＭＯＳ型トランジスタ４２の他方側のソース・ドレイン
領域４４と上記ゲート４５との間には第１の抵抗４７が
接続されている。さらに上記第１の抵抗４７と上記他方
側のソース・ドレイン領域４４との接続点４８と当該第
１のＭＯＳ型トランジスタ４２のチャネルが形成される
第１のウェル領域（図示せず）とが接続されている。
【００２５】また上記接地線５と上記負電位線４１との
間には、第２のＭＯＳ型トランジスタ５１が接続されて
いる。すなわち接地線５には一方側のソース・ドレイン
領域５２が接続されていて、負電位線４１には他方側の
ソース・ドレイン領域５３が接続されている。上記第２
のＭＯＳ型トランジスタ５１の一方側のソース・ドレイ
ン領域５２と当該第２のＭＯＳ型トランジスタ５１のゲ
ート５４との間には、第２のキャパシタ５５が接続され
ている。また上記第２のＭＯＳ型トランジスタ５１の他
方側のソース・ドレイン領域５３と上記ゲート５４との
間には第２の抵抗５６が接続されている。さらに上記第
２の抵抗５６と上記他方側のソース・ドレイン領域５３
との接続点５７と当該第２のＭＯＳ型トランジスタ５１
のチャネルが形成される第２のウェル領域（図示せず）
とが接続されている。
間には、第２のＭＯＳ型トランジスタ５１が接続されて
いる。すなわち接地線５には一方側のソース・ドレイン
領域５２が接続されていて、負電位線４１には他方側の
ソース・ドレイン領域５３が接続されている。上記第２
のＭＯＳ型トランジスタ５１の一方側のソース・ドレイ
ン領域５２と当該第２のＭＯＳ型トランジスタ５１のゲ
ート５４との間には、第２のキャパシタ５５が接続され
ている。また上記第２のＭＯＳ型トランジスタ５１の他
方側のソース・ドレイン領域５３と上記ゲート５４との
間には第２の抵抗５６が接続されている。さらに上記第
２の抵抗５６と上記他方側のソース・ドレイン領域５３
との接続点５７と当該第２のＭＯＳ型トランジスタ５１
のチャネルが形成される第２のウェル領域（図示せず）
とが接続されている。
【００２６】上記構成のＭＯＳ型トランジスタ１１で
は、保護回路６を設けたことにより、例えば接地電位が
０Ｖの状態で信号入力線２に正の電位の静電衝撃が加わ
った場合に、第１のＭＯＳ型トランジスタ４２のゲート
電圧は第１のキャパシタ４６と第１の抵抗４７との時定
数をもって上昇する。それにともなって、負電位線４１
の電位が上昇する。この結果、第２のＭＯＳ型トランジ
スタ５１のチャネルを形成する拡散層領域（図示せず）
の電位が上昇するので、第２のＭＯＳ型トランジスタ５
１はＯＮ状態になる。このようにして、第１のＭＯＳ型
トランジスタ４２より負電位線４１を経由して第２のＭ
ＯＳ型トランジスタ５１を通り接地線５に至る保護経路
ができる。したがって、ＭＯＳ型トランジスタ１１は保
護される。
は、保護回路６を設けたことにより、例えば接地電位が
０Ｖの状態で信号入力線２に正の電位の静電衝撃が加わ
った場合に、第１のＭＯＳ型トランジスタ４２のゲート
電圧は第１のキャパシタ４６と第１の抵抗４７との時定
数をもって上昇する。それにともなって、負電位線４１
の電位が上昇する。この結果、第２のＭＯＳ型トランジ
スタ５１のチャネルを形成する拡散層領域（図示せず）
の電位が上昇するので、第２のＭＯＳ型トランジスタ５
１はＯＮ状態になる。このようにして、第１のＭＯＳ型
トランジスタ４２より負電位線４１を経由して第２のＭ
ＯＳ型トランジスタ５１を通り接地線５に至る保護経路
ができる。したがって、ＭＯＳ型トランジスタ１１は保
護される。
【００２７】次に上記ブロック図において、半導体素子
が固体撮像装置の水平レジスタであって、保護回路をバ
イポーラトランジスタで構成した場合を、図６の回路図
およびこの回路の一例を示す図７の概略構成断面図によ
り説明する。なお上記図２，図３で説明したと同様の構
成部品には同一符号を付す。図に示すように、半導体素
子１は半導体基板８に形成した固体撮像装置の水平レジ
スタ１５（回路図では２点鎖線で囲む部分）で構成され
ている。この水平レジスタ１５の各ゲート１６には、信
号Ｈφ1 を供給する信号入力線２が接続されている。ま
た同水平レジスタ１５の出力ゲート１７には、グランド
端子４に接続する接地線５が接続されている。なお回路
図においては、概略構成図中の各ゲート１６とウェル領
域１８との間の容量をキャパシタ９で示す。またゲート
１６と出力ゲート１７との間の容量をキャパシタ１０で
示す。
が固体撮像装置の水平レジスタであって、保護回路をバ
イポーラトランジスタで構成した場合を、図６の回路図
およびこの回路の一例を示す図７の概略構成断面図によ
り説明する。なお上記図２，図３で説明したと同様の構
成部品には同一符号を付す。図に示すように、半導体素
子１は半導体基板８に形成した固体撮像装置の水平レジ
スタ１５（回路図では２点鎖線で囲む部分）で構成され
ている。この水平レジスタ１５の各ゲート１６には、信
号Ｈφ1 を供給する信号入力線２が接続されている。ま
た同水平レジスタ１５の出力ゲート１７には、グランド
端子４に接続する接地線５が接続されている。なお回路
図においては、概略構成図中の各ゲート１６とウェル領
域１８との間の容量をキャパシタ９で示す。またゲート
１６と出力ゲート１７との間の容量をキャパシタ１０で
示す。
【００２８】上記信号入力線２と接地線５とには、上記
水平レジスタ１５に対して並列に、保護回路６が設けら
れている。上記保護回路６には、負電位を供給する負電
位線２４が設けられている。この負電位線２４には、第
１のバイポーラトランジスタ２１のベース２３が接続さ
れている。また半導体基板８を同第１のバイポーラトラ
ンジスタ２１のコレクタ２５とする。さらに信号入力線
２には、同第１のバイポーラトランジスタ２１のエミッ
タ２６が接続されている。また上記負電位線２４には、
第２のバイポーラトランジスタ２２のベース２７が接続
されている。上記半導体基板８を同第２のバイポーラト
ランジスタ２２のコレクタ２８とする。さらに上記接地
線５には同第２のバイポーラトランジスタ２２のエミッ
タ２９が接続されている。なお回路図に図示した抵抗８
１，８２は半導体基板８の基板抵抗を示す。またダイオ
ード８３はウェル領域１８と半導体基板８とで構成され
る。
水平レジスタ１５に対して並列に、保護回路６が設けら
れている。上記保護回路６には、負電位を供給する負電
位線２４が設けられている。この負電位線２４には、第
１のバイポーラトランジスタ２１のベース２３が接続さ
れている。また半導体基板８を同第１のバイポーラトラ
ンジスタ２１のコレクタ２５とする。さらに信号入力線
２には、同第１のバイポーラトランジスタ２１のエミッ
タ２６が接続されている。また上記負電位線２４には、
第２のバイポーラトランジスタ２２のベース２７が接続
されている。上記半導体基板８を同第２のバイポーラト
ランジスタ２２のコレクタ２８とする。さらに上記接地
線５には同第２のバイポーラトランジスタ２２のエミッ
タ２９が接続されている。なお回路図に図示した抵抗８
１，８２は半導体基板８の基板抵抗を示す。またダイオ
ード８３はウェル領域１８と半導体基板８とで構成され
る。
【００２９】上記構成の水平レジスタ１５では、保護回
路６を設けたことにより、例えば接地電位が０Ｖの状態
で信号入力線２に正の電位の静電衝撃が加わった場合
に、第１のバイポーラトランジスタ２１にパンチスルー
耐圧を超える電圧がかかる。このため、半導体基板８の
電位が上昇するとともに負電位線２４の電位も上昇する
ので、第２のバイポーラトランジスタ２２がＯＮ状態に
なる。この結果、信号入力線２，第１のバイポーラトラ
ンジスタ２１のエミッタ２６，同コレクタ２５，第２の
バイポーラトランジスタ２２のコレクタ２８，同エミッ
タ２９の順に電流が流れる保護経路ができる。したがっ
て、固体撮像装置の水平レジスタ１５は静電衝撃より保
護される。
路６を設けたことにより、例えば接地電位が０Ｖの状態
で信号入力線２に正の電位の静電衝撃が加わった場合
に、第１のバイポーラトランジスタ２１にパンチスルー
耐圧を超える電圧がかかる。このため、半導体基板８の
電位が上昇するとともに負電位線２４の電位も上昇する
ので、第２のバイポーラトランジスタ２２がＯＮ状態に
なる。この結果、信号入力線２，第１のバイポーラトラ
ンジスタ２１のエミッタ２６，同コレクタ２５，第２の
バイポーラトランジスタ２２のコレクタ２８，同エミッ
タ２９の順に電流が流れる保護経路ができる。したがっ
て、固体撮像装置の水平レジスタ１５は静電衝撃より保
護される。
【００３０】次に上記ブロック図において、半導体素子
が固体撮像装置の水平レジスタであって、保護回路をダ
イオードで構成した場合を、図８の回路図およびこの回
路の一例を示す図９の概略構成図により説明する。なお
上記図４で説明したと同様の構成部品には同一符号を付
す。図に示すように、半導体素子１は半導体基板８に形
成した固体撮像装置の水平レジスタ１５（回路図では２
点鎖線で囲む部分）で構成されている。この水平レジス
タ１５の各ゲート１６には、信号Ｈφ1 を供給する信号
入力線２が接続されている。また同水平レジスタ１５の
出力ゲート１７には、グランド端子４に接続する接地線
５が接続されている。なお回路図において、概略構成図
中の各ゲート１６とウェル領域１８との間の容量をキャ
パシタ９で示す。またゲート１６と出力ゲート１７との
間の容量をキャパシタ１０で示す。
が固体撮像装置の水平レジスタであって、保護回路をダ
イオードで構成した場合を、図８の回路図およびこの回
路の一例を示す図９の概略構成図により説明する。なお
上記図４で説明したと同様の構成部品には同一符号を付
す。図に示すように、半導体素子１は半導体基板８に形
成した固体撮像装置の水平レジスタ１５（回路図では２
点鎖線で囲む部分）で構成されている。この水平レジス
タ１５の各ゲート１６には、信号Ｈφ1 を供給する信号
入力線２が接続されている。また同水平レジスタ１５の
出力ゲート１７には、グランド端子４に接続する接地線
５が接続されている。なお回路図において、概略構成図
中の各ゲート１６とウェル領域１８との間の容量をキャ
パシタ９で示す。またゲート１６と出力ゲート１７との
間の容量をキャパシタ１０で示す。
【００３１】上記信号入力線２と接地線５とには、上記
水平レジスタ１５に対して並列に保護回路６が設けられ
ている。上記保護回路６には、電源電位ＶDDを供給する
電源線３１と負電位ＶL を供給する負電位線３２とが設
けられている。上記電源線３１と上記信号入力線２との
間には、信号入力線２より電源線３１に順方向電流が流
れる状態に第１のダイオード３３が接続されている。ま
た負電位線３２と信号入力線２との間には、負電位線３
２より信号入力線２に順方向電流が流れる状態に第２の
ダイオード３４が接続されている。上記接地線５と上記
電源線３１との間には、接地線５より電源線３１に順方
向電流が流れる状態に第３のダイオード３５が接続され
ている。さらに負電位線３２と接地線５との間には、負
電位線３２より接地線５に順方向電流が流れる状態に第
４のダイオード３６が接続されている。
水平レジスタ１５に対して並列に保護回路６が設けられ
ている。上記保護回路６には、電源電位ＶDDを供給する
電源線３１と負電位ＶL を供給する負電位線３２とが設
けられている。上記電源線３１と上記信号入力線２との
間には、信号入力線２より電源線３１に順方向電流が流
れる状態に第１のダイオード３３が接続されている。ま
た負電位線３２と信号入力線２との間には、負電位線３
２より信号入力線２に順方向電流が流れる状態に第２の
ダイオード３４が接続されている。上記接地線５と上記
電源線３１との間には、接地線５より電源線３１に順方
向電流が流れる状態に第３のダイオード３５が接続され
ている。さらに負電位線３２と接地線５との間には、負
電位線３２より接地線５に順方向電流が流れる状態に第
４のダイオード３６が接続されている。
【００３２】上記構成の水平レジスタ１５では、第１〜
第４のダイオード３３〜３６により構成される保護回路
６を設けたことにより、例えば接地電位が０Ｖの状態で
信号入力線２に正の電位の静電衝撃が加わった場合に、
第２のダイオード３４の逆耐圧以上の電位が掛かると、
負電位線３２の電位が上昇して、第４のダイオード３６
がＯＮ状態になる。このとき電源電位が信号入力に追従
して第３のダイオード３５の逆耐圧を超えると、保護経
路ができる。したがって、水平レジスタ１５は静電衝撃
より保護される。
第４のダイオード３３〜３６により構成される保護回路
６を設けたことにより、例えば接地電位が０Ｖの状態で
信号入力線２に正の電位の静電衝撃が加わった場合に、
第２のダイオード３４の逆耐圧以上の電位が掛かると、
負電位線３２の電位が上昇して、第４のダイオード３６
がＯＮ状態になる。このとき電源電位が信号入力に追従
して第３のダイオード３５の逆耐圧を超えると、保護経
路ができる。したがって、水平レジスタ１５は静電衝撃
より保護される。
【００３３】次に上記ブロック図において、半導体素子
が固体撮像装置の水平レジスタであって、保護回路をＭ
ＯＳ型トランジスタで構成した場合を、図１０の回路図
およびこの回路の一例を示す図１１の概略構成図により
説明する。なお上記図５で説明したと同様の構成部品に
は同一符号を付す。図に示すように、半導体素子１は、
半導体基板８に形成した固体撮像装置の水平レジスタ１
５（回路図では２点鎖線で囲む部分）で構成されてい
る。この水平レジスタ１５の各ゲート１６には、信号Ｈ
φ1 を供給する信号入力線２が接続されている。また同
水平レジスタ１５の出力ゲート１７には、グランド端子
４に接続する接地線５が接続されている。なお回路図に
おいては、概略構成図中の各ゲート１６とウェル領域１
８との間の容量をキャパシタ９で示す。またゲート１６
と出力ゲート１７との間の容量をキャパシタ１０で示
す。
が固体撮像装置の水平レジスタであって、保護回路をＭ
ＯＳ型トランジスタで構成した場合を、図１０の回路図
およびこの回路の一例を示す図１１の概略構成図により
説明する。なお上記図５で説明したと同様の構成部品に
は同一符号を付す。図に示すように、半導体素子１は、
半導体基板８に形成した固体撮像装置の水平レジスタ１
５（回路図では２点鎖線で囲む部分）で構成されてい
る。この水平レジスタ１５の各ゲート１６には、信号Ｈ
φ1 を供給する信号入力線２が接続されている。また同
水平レジスタ１５の出力ゲート１７には、グランド端子
４に接続する接地線５が接続されている。なお回路図に
おいては、概略構成図中の各ゲート１６とウェル領域１
８との間の容量をキャパシタ９で示す。またゲート１６
と出力ゲート１７との間の容量をキャパシタ１０で示
す。
【００３４】上記信号入力線２と接地線５とには、上記
水平レジスタ１５に対して並列に、保護回路６が設けら
れている。この保護回路６には、負電位を供給する負電
位線４１が設けられている。上記信号入力線２と上記負
電位線４１との間には、第１のＭＯＳ型トランジスタ４
２が接続されている。すなわち信号入力線２には一方側
のソース・ドレイン領域４３が接続されていて、負電位
線４１には他方側のソース・ドレイン領域４４が接続さ
れている。上記第１のＭＯＳ型トランジスタ４２の一方
側のソース・ドレイン領域４３と当該第１のＭＯＳ型ト
ランジスタ４２のゲート４５との間には、第１のキャパ
シタ４６が接続されている。また上記第１のＭＯＳ型ト
ランジスタ４２の他方側のソース・ドレイン領域４４と
上記ゲート４５との間には第１の抵抗４７が接続されて
いる。さらに上記第１の抵抗４７と上記他方側のソース
・ドレイン領域４４との接続点４８と当該第１のＭＯＳ
型トランジスタ４２のチャネルが形成される第１のウェ
ル領域４９とが取り出し領域５０を介して接続されてい
る。
水平レジスタ１５に対して並列に、保護回路６が設けら
れている。この保護回路６には、負電位を供給する負電
位線４１が設けられている。上記信号入力線２と上記負
電位線４１との間には、第１のＭＯＳ型トランジスタ４
２が接続されている。すなわち信号入力線２には一方側
のソース・ドレイン領域４３が接続されていて、負電位
線４１には他方側のソース・ドレイン領域４４が接続さ
れている。上記第１のＭＯＳ型トランジスタ４２の一方
側のソース・ドレイン領域４３と当該第１のＭＯＳ型ト
ランジスタ４２のゲート４５との間には、第１のキャパ
シタ４６が接続されている。また上記第１のＭＯＳ型ト
ランジスタ４２の他方側のソース・ドレイン領域４４と
上記ゲート４５との間には第１の抵抗４７が接続されて
いる。さらに上記第１の抵抗４７と上記他方側のソース
・ドレイン領域４４との接続点４８と当該第１のＭＯＳ
型トランジスタ４２のチャネルが形成される第１のウェ
ル領域４９とが取り出し領域５０を介して接続されてい
る。
【００３５】また上記接地線５と上記負電位線４１との
間には、第２のＭＯＳ型トランジスタ５１が接続されて
いる。すなわち接地線５には一方側のソース・ドレイン
領域５２が接続されていて、負電位線４１には他方側の
ソース・ドレイン領域５３が接続されている。上記第２
のＭＯＳ型トランジスタ５１の一方側のソース・ドレイ
ン領域５２と当該第２のＭＯＳ型トランジスタ５１のゲ
ート５４との間には、第２のキャパシタ５５が接続され
ている。また上記第２のＭＯＳ型トランジスタ５１の他
方側のソース・ドレイン領域５３と上記ゲート５４との
間には第２の抵抗５６が接続されている。さらに上記第
２の抵抗５６と上記他方側のソース・ドレイン領域５３
との接続点５７と当該第２のＭＯＳ型トランジスタ５１
のチャネルが形成される第２のウェル領域５８とが取り
出し領域５９を介して接続されている。
間には、第２のＭＯＳ型トランジスタ５１が接続されて
いる。すなわち接地線５には一方側のソース・ドレイン
領域５２が接続されていて、負電位線４１には他方側の
ソース・ドレイン領域５３が接続されている。上記第２
のＭＯＳ型トランジスタ５１の一方側のソース・ドレイ
ン領域５２と当該第２のＭＯＳ型トランジスタ５１のゲ
ート５４との間には、第２のキャパシタ５５が接続され
ている。また上記第２のＭＯＳ型トランジスタ５１の他
方側のソース・ドレイン領域５３と上記ゲート５４との
間には第２の抵抗５６が接続されている。さらに上記第
２の抵抗５６と上記他方側のソース・ドレイン領域５３
との接続点５７と当該第２のＭＯＳ型トランジスタ５１
のチャネルが形成される第２のウェル領域５８とが取り
出し領域５９を介して接続されている。
【００３６】上記構成の水平レジスタ１５では、保護回
路６を設けたことにより、例えば接地電位が０Ｖの状態
で信号入力線２に正の電位の静電衝撃が加わった場合
に、第１のＭＯＳ型トランジスタ４２のゲート電圧は第
１のキャパシタ４６と第１の抵抗４７との時定数をもっ
て上昇する。それにともなって、負電位線４１の電位が
上昇する。この結果、第２のＭＯＳ型トランジスタ５１
の第２のウェル領域５８の電位が上昇するので、第２の
ＭＯＳ型トランジスタ５１はＯＮ状態になる。このよう
にして、第１のＭＯＳ型トランジスタ４２より負電位線
４１を経由して第２のＭＯＳ型トランジスタ５１を通り
接地線５に至る保護経路ができる。したがって、水平レ
ジスタ１５は静電衝撃より保護される。
路６を設けたことにより、例えば接地電位が０Ｖの状態
で信号入力線２に正の電位の静電衝撃が加わった場合
に、第１のＭＯＳ型トランジスタ４２のゲート電圧は第
１のキャパシタ４６と第１の抵抗４７との時定数をもっ
て上昇する。それにともなって、負電位線４１の電位が
上昇する。この結果、第２のＭＯＳ型トランジスタ５１
の第２のウェル領域５８の電位が上昇するので、第２の
ＭＯＳ型トランジスタ５１はＯＮ状態になる。このよう
にして、第１のＭＯＳ型トランジスタ４２より負電位線
４１を経由して第２のＭＯＳ型トランジスタ５１を通り
接地線５に至る保護経路ができる。したがって、水平レ
ジスタ１５は静電衝撃より保護される。
【００３７】
【発明の効果】以上、説明したように本発明によれば、
ＭＯＳ型トランジスタ等の半導体装置や固体撮像装置の
水平レジスタに接続した信号入力線と接地線とに接続す
るとともに、当該ＭＯＳ型トランジスタ等の半導体装置
や固体撮像装置の水平レジスタに対して並列に接続する
保護回路を設けたので、ＭＯＳ型トランジスタ等の半導
体装置や固体撮像装置の水平レジスタを静電衝撃より保
護することができる。よって、ＭＯＳ型トランジスタ等
の半導体装置や固体撮像装置の水平レジスタの信頼性の
向上が図れる。
ＭＯＳ型トランジスタ等の半導体装置や固体撮像装置の
水平レジスタに接続した信号入力線と接地線とに接続す
るとともに、当該ＭＯＳ型トランジスタ等の半導体装置
や固体撮像装置の水平レジスタに対して並列に接続する
保護回路を設けたので、ＭＯＳ型トランジスタ等の半導
体装置や固体撮像装置の水平レジスタを静電衝撃より保
護することができる。よって、ＭＯＳ型トランジスタ等
の半導体装置や固体撮像装置の水平レジスタの信頼性の
向上が図れる。
【図１】実施例のブロック図である。
【図２】ＭＯＳ型トランジスタの保護回路図である。
【図３】ＭＯＳ型トランジスタの保護回路の概略構成図
である。
である。
【図４】ＭＯＳ型トランジスタの保護回路図である。
【図５】ＭＯＳ型トランジスタの保護回路図である。
【図６】固体撮像装置の水平レジスタの保護回路図であ
る。
る。
【図７】図６中の水平レジスタの概略構成図である。
【図８】固体撮像装置の水平レジスタの保護回路図であ
る。
る。
【図９】図８中の水平レジスタの概略構成図である。
【図１０】固体撮像装置の水平レジスタの保護回路図で
ある。
ある。
【図１１】図１０中の水平レジスタの概略構成図であ
る。
る。
【図１２】課題の説明図である。
１ 半導体素子 ２ 信号入力線 ５ 接地線 ６ 保護回路 ７ 半導体装置 ８ 半導体基板 １５ 水平レジスタ １６ ゲート １７ 出力ゲート ２１ 第１のバ
イポーラトランジスタ ２２ 第２のバイポーラトランジスタ ２３ ベース ２４ 負電位線 ２５ コレクタ ２６ エミッタ ２７ ベース ２８ コレクタ ２９ エミッタ ３１ 電源線 ３２ 負電位線 ３３ 第１のダイオード ３４ 第２のダ
イオード ３５ 第３のダイオード ３６ 第４のダ
イオード ４１ 負電位線 ４２ 第１のＭ
ＯＳ型トランジスタ ４５ ゲート ４６ 第１のキ
ャパシタ ４７ 第１の抵抗 ４９ 第１のウ
ェル領域 ５１ 第２のＭＯＳ型トランジスタ ５４ ゲート ５５ 第２のキャパシタ ５６ 第２の抵
抗 ５８ 第２のウェル領域
イポーラトランジスタ ２２ 第２のバイポーラトランジスタ ２３ ベース ２４ 負電位線 ２５ コレクタ ２６ エミッタ ２７ ベース ２８ コレクタ ２９ エミッタ ３１ 電源線 ３２ 負電位線 ３３ 第１のダイオード ３４ 第２のダ
イオード ３５ 第３のダイオード ３６ 第４のダ
イオード ４１ 負電位線 ４２ 第１のＭ
ＯＳ型トランジスタ ４５ ゲート ４６ 第１のキ
ャパシタ ４７ 第１の抵抗 ４９ 第１のウ
ェル領域 ５１ 第２のＭＯＳ型トランジスタ ５４ ゲート ５５ 第２のキャパシタ ５６ 第２の抵
抗 ５８ 第２のウェル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/146 Ｈ０４Ｎ 5/335 Ｅ 9170−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｂ 9170−4Ｍ ３１１ Ａ 7210−4Ｍ 27/14 Ａ
Claims (8)
- 【請求項１】 信号入力線と接地線とを接続した半導体
素子と、 前記信号入力線と前記接地線との間に、前記半導体素子
に対して並列に接続した保護回路とより構成したことを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 信号入力線と接地線とを接続した半導体素子をＭＯＳ型
トランジスタで構成するとともに、 保護回路を、 負電位を供給する負電位線と、 少なくともベースを前記負電位線に接続するとともにエ
ミッタを前記信号入力線に接続した第１のバイポーラト
ランジスタと、 ベースを前記負電位線に接続するとともにコレクタを前
記第１のバイポーラトランジスタのコレクタに接続しか
つエミッタを前記接地線に接続した第２のバイポーラト
ランジスタとにより構成したことを特徴とする半導体装
置。 - 【請求項３】 請求項１記載の半導体装置であって、 信号入力線と接地線とを接続した半導体素子をＭＯＳ型
トランジスタで構成するとともに、 保護回路を、 電源電位を供給する電源線と、 負電位を供給する負電位線と、 前記信号入力線より前記電源線に順方向電流が流れる状
態に、当該信号入力線と当該電源線とに接続した第１の
ダイオードと、 前記負電位線より前記信号入力線に順方向電流が流れる
状態に、当該負電位線と前記信号入力線とに接続した第
２のダイオードと、 前記接地線より前記電源線に順方向電流が流れる状態
に、当該接地線と当該電源線とに接続した第３のダイオ
ードと、 前記負電位線より前記接地線に順方向電流が流れる状態
に、当該負電位線と当該接地線とに接続した第４のダイ
オードとにより構成したことを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置であって、 信号入力線と接地線とを接続した半導体素子をＭＯＳ型
トランジスタで構成するとともに、 保護回路を、 負電位を供給する負電位線と、 前記信号入力線と前記負電位線とに接続するとともに、
当該負電位線をチャネルが形成される第１のウェル領域
に接続した第１のＭＯＳ型トランジスタと、 前記第１のＭＯＳ型トランジスタのゲートと前記信号入
力線との間に直列接続した第１のキャパシタと、 前記第１のＭＯＳ型トランジスタのゲートと前記負電位
線との間に直列接続した第１の抵抗と、 前記接地線と前記負電位線と。接続するとともに、当該
負電位線をチャネルが形成される第２のウェル領域に接
続した第２のＭＯＳ型トランジスタと、 前記第２のＭＯＳ型トランジスタのゲートと前記接地線
との間に直列接続した第２のキャパシタと、 前記第２のＭＯＳ型トランジスタのゲートと前記負電位
線との間に直列接続した第２の抵抗とで構成したことを
特徴とする半導体装置。 - 【請求項５】 固体撮像装置の水平レジスタにおいて、 前記水平レジスタのゲートに接続する信号入力線と当該
水平レジスタの出力ゲートに接続する接地線との間に、
保護回路を当該水平レジスタに対して並列に接続したこ
とを特徴とする固体撮像装置の水平レジスタ。 - 【請求項６】 請求項５記載の固体撮像装置の水平レジ
スタであって、 信号入力線と接地線との間に当該水平レジスタに対して
並列に接続した保護回路を、 負電位を供給する負電位線と、 少なくとも前記負電位線にベースを接続するとともに前
記信号入力線にエミッタを接続した第１のバイポーラト
ランジスタと、 前記負電位線にベースを接続するとともにコレクタを前
記第１のバイポーラトランジスタのコレクタに接続しか
つ前記接地線にエミッタを接続する第２のバイポーラト
ランジスタとで構成したことを特徴とする固体撮像装置
の水平レジスタ。 - 【請求項７】 請求項５記載の固体撮像装置の水平レジ
スタであって、 信号入力線と接地線との間に当該水平レジスタに対して
並列に接続した保護回路を、 負電位を供給する負電位線と、 電源電位を供給する電源線と、 前記信号入力線より前記電源線に順方向電流が流れる状
態に、当該信号入力線と当該電源線とに接続した第１の
ダイオードと、 前記負電位線より前記信号入力線に順方向電流が流れる
状態に、当該負電位線と当該信号入力線とに接続した第
２のダイオードと、 前記接地線より前記電源線に順方向電流が流れる状態
に、当該接地線と当該電源線とに接続した第３のダイオ
ードと、 前記負電位線より前記接地線に順方向電流が流れる状態
に、当該負電位線と当該接地線とに接続した第４のダイ
オードとで構成したことを特徴とする固体撮像装置の水
平レジスタ。 - 【請求項８】 請求項５記載の固体撮像装置の水平レジ
スタであって、 信号入力線と接地線との間に当該水平レジスタに対して
並列に接続した保護回路を、 負電位を供給する負電位線と、 前記信号入力線と負電位線とに接続するとともに、当該
負電位線をチャネルが形成される第１のウェル領域に接
続した第１のＭＯＳ型トランジスタと、 前記第１のＭＯＳ型トランジスタのゲートと前記信号入
力線との間に直列接続した第１のキャパシタと、 前記第１のＭＯＳ型トランジスタのゲートと前記負電位
線との間に直列接続した第１の抵抗と、 前記接地線と前記負電位線とに接続するとともに、当該
負電位線をチャネルが形成される第２のウェル領域に接
続した第２のＭＯＳ型トランジスタと、 前記第２のＭＯＳ型トランジスタのゲートと前記接地線
との間に直列接続した第２のキャパシタと、 前記第２のＭＯＳ型トランジスタのゲートと前記負電位
線との間に直列接続した第２の抵抗とで構成したことを
特徴とする固体撮像装置の水平レジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19617492A JP3318774B2 (ja) | 1992-06-29 | 1992-06-29 | 半導体装置および固体撮像装置 |
| US08/080,121 US5371392A (en) | 1992-06-29 | 1993-06-23 | Semiconductor apparatus and horizontal register for solid-state image pickup apparatus with protection circuit |
| KR1019930011589A KR100296147B1 (ko) | 1992-06-29 | 1993-06-24 | 반도체장치및고체촬상장치의수평레지스터 |
| US08/663,609 US5641981A (en) | 1992-06-29 | 1996-06-14 | Semiconductor apparatus and horizontal register for solid-state image pickup apparatus with protection circuit for bypassing an excess signal |
| US08/697,168 US5811845A (en) | 1992-06-29 | 1996-08-20 | Semiconductor apparatus and horizontal register for solid-state image pickup apparatus with protection circuit for bypassing an excess signal |
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ID=16353432
Family Applications (1)
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|---|---|---|---|
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|---|---|
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| JPWO2019145827A1 (ja) * | 2018-01-25 | 2021-01-28 | 株式会社半導体エネルギー研究所 | 半導体材料、および半導体装置 |
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- 1992-06-29 JP JP19617492A patent/JP3318774B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-23 US US08/080,121 patent/US5371392A/en not_active Expired - Lifetime
- 1993-06-24 KR KR1019930011589A patent/KR100296147B1/ko not_active IP Right Cessation
-
1996
- 1996-06-14 US US08/663,609 patent/US5641981A/en not_active Expired - Lifetime
- 1996-08-20 US US08/697,168 patent/US5811845A/en not_active Expired - Lifetime
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