JPS6155962A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPS6155962A JPS6155962A JP59176834A JP17683484A JPS6155962A JP S6155962 A JPS6155962 A JP S6155962A JP 59176834 A JP59176834 A JP 59176834A JP 17683484 A JP17683484 A JP 17683484A JP S6155962 A JPS6155962 A JP S6155962A
- Authority
- JP
- Japan
- Prior art keywords
- clock input
- ccd
- input
- protective
- drive clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005611 electricity Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 25
- 230000003190 augmentative effect Effects 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000002040 relaxant effect Effects 0.000 abstract 1
- 238000001444 catalytic combustion detection Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 11
- 230000006378 damage Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 241000581364 Clinitrachus argentatus Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は固体撮像素子、アナログ・メモ1ハア六ログ信
号処理デバイス等に応用される電荷結合素子(COD
)に関するものである。特にCCDのゲート電極構造に
関するものである。
号処理デバイス等に応用される電荷結合素子(COD
)に関するものである。特にCCDのゲート電極構造に
関するものである。
(従来技術)
CODは本質的にアナログシフトレジスタであシ、その
基本動作は、CCDゲート電極に外部印加のドライブク
ロックパルスを与え、Si基板内のポテンシャルを制御
し、そのポテンシャル井戸中に蓄積される信号電荷の塊
を順次転送して行くものである(例えば、特公昭52−
21334号公報)。第2図は、信号電荷1の転送方向
2を方向付ける為に、第2 層Po1y St ゲート
3の下にポテンシャルコントロール用の不純物拡散4を
行い第1 /ii Po1y Siゲート5の下のポテ
ンシャルとの間に差(Δ1,6)を形成した2相駆動C
CDの例である。第3図にCOD基本構造図を示す。ド
ライブクロック7Fi、、外部印加である為、静電気に
よって高電圧、41ルスがゲート8にかかる事がある。
基本動作は、CCDゲート電極に外部印加のドライブク
ロックパルスを与え、Si基板内のポテンシャルを制御
し、そのポテンシャル井戸中に蓄積される信号電荷の塊
を順次転送して行くものである(例えば、特公昭52−
21334号公報)。第2図は、信号電荷1の転送方向
2を方向付ける為に、第2 層Po1y St ゲート
3の下にポテンシャルコントロール用の不純物拡散4を
行い第1 /ii Po1y Siゲート5の下のポテ
ンシャルとの間に差(Δ1,6)を形成した2相駆動C
CDの例である。第3図にCOD基本構造図を示す。ド
ライブクロック7Fi、、外部印加である為、静電気に
よって高電圧、41ルスがゲート8にかかる事がある。
するとゲート8と基板11の間に瞬間的に強電界がかか
る事になシ、両者間のゲート酸化膜IOが破壊される、
いわゆる静電破壊現象が生じる。この破壊現象は、他の
MOS IC同様、CCDの信頼性の面で重要な問題と
なっていた。
る事になシ、両者間のゲート酸化膜IOが破壊される、
いわゆる静電破壊現象が生じる。この破壊現象は、他の
MOS IC同様、CCDの信頼性の面で重要な問題と
なっていた。
通常、この静電破壊現象に対する対策として、外部入力
端子とCODの入力ゲートの間に、ゲートの保護回路を
設る方法を採っている。
端子とCODの入力ゲートの間に、ゲートの保護回路を
設る方法を採っている。
以下NMOSCCDを仮定しこの保護回路を説明する。
この保護回路の一つとして第4図に示すような、外部入
力端子12と入力CCDゲート13との間に保護ダイオ
ード14を設ける構造を採るものがある。この構造によ
る保護効果は、保護ダイオード14の逆方向耐圧により
決定される。保護ダイオード14が入力されてきた高電
圧パルスを、その逆方向耐圧でクランプする形になる。
力端子12と入力CCDゲート13との間に保護ダイオ
ード14を設ける構造を採るものがある。この構造によ
る保護効果は、保護ダイオード14の逆方向耐圧により
決定される。保護ダイオード14が入力されてきた高電
圧パルスを、その逆方向耐圧でクランプする形になる。
さらに通常はこの保護ダイオード14に流れる電流を制
御する為の保護抵抗15が挿入される。実際問題として
は、保護ダイオード14のturn on までの時間
が長く、高電圧パルスはダイオードでクランプされる前
にゲート酸化膜へかかり酸化膜の方がダイオードの接合
より先に破壊されてしまう。従って、この保護抵抗J5
はダイオードJ4へのi流制御よりもゲートへの電流制
御の意味合が大きい。なお、16はゲート容量である。
御する為の保護抵抗15が挿入される。実際問題として
は、保護ダイオード14のturn on までの時間
が長く、高電圧パルスはダイオードでクランプされる前
にゲート酸化膜へかかり酸化膜の方がダイオードの接合
より先に破壊されてしまう。従って、この保護抵抗J5
はダイオードJ4へのi流制御よりもゲートへの電流制
御の意味合が大きい。なお、16はゲート容量である。
第5図は前述のダイオードフラング形式の入力保護回路
中の抵抗15の値を変化させた場合の静電耐圧値の変化
の実験データを示す(対称製品256bitCCDOP
A256C)。この第5図より、保護抵抗15の値が大
きい程、静電気耐圧が大きくなる事がわかる。これは、
r−ト酸化膜の破壊が酸化膜中に注入された電荷による
アバランシェ破壊であると考えると、保護抵抗15によ
って電流が抑制され酸化膜中に注入される電荷量が小さ
くなる為と考えられる。
中の抵抗15の値を変化させた場合の静電耐圧値の変化
の実験データを示す(対称製品256bitCCDOP
A256C)。この第5図より、保護抵抗15の値が大
きい程、静電気耐圧が大きくなる事がわかる。これは、
r−ト酸化膜の破壊が酸化膜中に注入された電荷による
アバランシェ破壊であると考えると、保護抵抗15によ
って電流が抑制され酸化膜中に注入される電荷量が小さ
くなる為と考えられる。
静電気に対する他の対策として、第6図に示すように、
入力端子17と入力CCDゲート18の間に保護トラン
ジスタ19を設ける構造をとるものがある。この構造に
よる保護効果は、第4図に示すダイオードフラング形保
護回路のダイオード14が保護トラン・ノスタ19に置
き替ったもので、ダイオード14の逆方向耐圧に相当す
るものが保護トランジスタ19のンース・ドレイン間ブ
レークダウン電圧である。この構造でも前述のものと同
様の理由で保護抵抗20が挿入されるのが通常でチシ、
保護抵抗20の効果は前述のものと同様であると考えら
れる。なお2Iはゲート容量である。
入力端子17と入力CCDゲート18の間に保護トラン
ジスタ19を設ける構造をとるものがある。この構造に
よる保護効果は、第4図に示すダイオードフラング形保
護回路のダイオード14が保護トラン・ノスタ19に置
き替ったもので、ダイオード14の逆方向耐圧に相当す
るものが保護トランジスタ19のンース・ドレイン間ブ
レークダウン電圧である。この構造でも前述のものと同
様の理由で保護抵抗20が挿入されるのが通常でチシ、
保護抵抗20の効果は前述のものと同様であると考えら
れる。なお2Iはゲート容量である。
以上のような入力保護回路は単一のMOS )ランノス
タケ°−トへの入力の場合には、そのl’−ト容量16
.21が小さい為、保護抵抗15.20の値を大きくと
ってもその入力時定数τ(=RC)が大きくならない為
、素子の動作速度を劣化させる事なく静電耐圧値を大き
くする事が可能であった。
タケ°−トへの入力の場合には、そのl’−ト容量16
.21が小さい為、保護抵抗15.20の値を大きくと
ってもその入力時定数τ(=RC)が大きくならない為
、素子の動作速度を劣化させる事なく静電耐圧値を大き
くする事が可能であった。
(発明が解決しようとする問題点)
しかしながら多段数配列されたCCDゲート13゜18
への入力の場合、その入力容量16.21が数百PF〜
数千PFと大きい為、必要十分な動作速度を確保する為
には保護抵抗15.20の値が大きくとれず、静電気に
よるCCDゲートの酸化膜破壊を十分に押える事か実現
できなかった。
への入力の場合、その入力容量16.21が数百PF〜
数千PFと大きい為、必要十分な動作速度を確保する為
には保護抵抗15.20の値が大きくとれず、静電気に
よるCCDゲートの酸化膜破壊を十分に押える事か実現
できなかった。
本発明の目的は上記の欠点を除却する為に、素子に必要
十分な動作速度と静電耐圧値を実現可能な静電気保護回
路を有するCCDを提供することにある。
十分な動作速度と静電耐圧値を実現可能な静電気保護回
路を有するCCDを提供することにある。
即ち、従来のCCDにあっては、入力容量が極めて大き
いため、必要な動作速度を確保するためには保護抵抗1
5.20を小さくせざるを得す、静電耐圧値が結果とし
て低くならざるを得なかった。
いため、必要な動作速度を確保するためには保護抵抗1
5.20を小さくせざるを得す、静電耐圧値が結果とし
て低くならざるを得なかった。
逆に静電耐圧を大きくとるため、保護抵抗15゜20を
大きくすると、動作速度の低下を招いてしまう問題があ
った。
大きくすると、動作速度の低下を招いてしまう問題があ
った。
(問題点を解決するための手段)
本発明の要点は、クロック入力を単一の外部入力端子か
ら、一定設数の割合で分割された複数のゲート電極へ分
割入力するゲート構造と、分割されたクロック入力毎に
保護手段を具備した電荷結合素子(COD )にある。
ら、一定設数の割合で分割された複数のゲート電極へ分
割入力するゲート構造と、分割されたクロック入力毎に
保護手段を具備した電荷結合素子(COD )にある。
(作用)
例えば、クロック入力をN分割することにより、入力容
量は1/Nとなシ、保護抵抗RはNRとすることができ
る。これにより、動作速度を従来のものと比較して低下
させることなく、静電耐圧値を向上させることができる
。
量は1/Nとなシ、保護抵抗RはNRとすることができ
る。これにより、動作速度を従来のものと比較して低下
させることなく、静電耐圧値を向上させることができる
。
(実施例)
以下、本発明の第一の実施例を添付の図面を引用して説
明する。
明する。
第1図は、本発明の第一の実施例を説明する回路図であ
る。これに対して、第7図は従来の多段(N段)数配列
された2相駆動CCD回路図である。
る。これに対して、第7図は従来の多段(N段)数配列
された2相駆動CCD回路図である。
この実施例では、第7図に示すようなN段数配列された
CCD 22を第1図に示すようにn分割して入力ドラ
イブクロ、り27,28を入力する構造になっている。
CCD 22を第1図に示すようにn分割して入力ドラ
イブクロ、り27,28を入力する構造になっている。
第7図と第1図中の保護回路の容量c 、 c’は各々
クロ、クラインの接続されているCCDゲートの総容量
値で、互いの関係はc’=−c となる。今素子の動作速度限界を第7図の従来回路のも
のと、第1図の本発明の第一の実施例のゲート構造で同
等のものにしようとする場合、その時定数を互いに等し
くすればよいから RC= R’C’ = R’−C ・′・ R’=nR となシ保護抵抗R′は従来方式の保護抵抗Rのn倍すな
わち分割数倍することが可能となる。
クロ、クラインの接続されているCCDゲートの総容量
値で、互いの関係はc’=−c となる。今素子の動作速度限界を第7図の従来回路のも
のと、第1図の本発明の第一の実施例のゲート構造で同
等のものにしようとする場合、その時定数を互いに等し
くすればよいから RC= R’C’ = R’−C ・′・ R’=nR となシ保護抵抗R′は従来方式の保護抵抗Rのn倍すな
わち分割数倍することが可能となる。
従って、この第一の実施例では、素子の動作速度を劣化
させる事なしに保護抵抗値を大きくとることが可能とな
る為、入力容量の大きなCCDドライブクロック入力端
子で高い静電耐圧を実現できる。さらに個々の保護抵抗
で消費される電流は分割しない従来方式のそれよりも小
さく、ハターン装置的にも分割されている分だけ、電流
が一ケ所に集中して流れる事が緩和される。すなわち消
費電流による発熱がテッゾ内に点在して散らばる事にな
シ暗電流バラツキが緩和される方向へ動く事が期待でき
る。
させる事なしに保護抵抗値を大きくとることが可能とな
る為、入力容量の大きなCCDドライブクロック入力端
子で高い静電耐圧を実現できる。さらに個々の保護抵抗
で消費される電流は分割しない従来方式のそれよりも小
さく、ハターン装置的にも分割されている分だけ、電流
が一ケ所に集中して流れる事が緩和される。すなわち消
費電流による発熱がテッゾ内に点在して散らばる事にな
シ暗電流バラツキが緩和される方向へ動く事が期待でき
る。
次に、本発明の第2の実施例を添付の図面を引用して説
明する。第8図は本発明の第2の実施例を示すものであ
る。この実施例は、第1の実施例の静電保護回路中の保
護ダイオード31が保護トランジスタ36に変ったもの
で、CODの入力容量値C′及び保護抵抗値だけそれぞ
れ である。
明する。第8図は本発明の第2の実施例を示すものであ
る。この実施例は、第1の実施例の静電保護回路中の保
護ダイオード31が保護トランジスタ36に変ったもの
で、CODの入力容量値C′及び保護抵抗値だけそれぞ
れ である。
従って、第2の実施例の効果は本質的に第1の実施例の
それと同様である。
それと同様である。
デバイス的な構造として蝶、保護ダイオードは半導体基
板に設けられた拡散層によるPβ接合が用いられる。保
護トランジスタとしてはMO8構造のトランジスタが用
いられる。抵抗R、R’、 R1’は拡散抵抗又はドー
プされた多結晶7リコ/により製作される。
板に設けられた拡散層によるPβ接合が用いられる。保
護トランジスタとしてはMO8構造のトランジスタが用
いられる。抵抗R、R’、 R1’は拡散抵抗又はドー
プされた多結晶7リコ/により製作される。
(発明の効果)
以上説明したように本発明によれば、
■ CODの動作速度を劣化させることなく、CCDド
ライブクロック入力端子の静電耐圧を高くすることがで
きる。
ライブクロック入力端子の静電耐圧を高くすることがで
きる。
■ そのため艮、クロック入力を分割して、それぞれに
保護抵抗を設けるが、CCDのチップ全体としては、極
めて僅かな数の抵抗素子の増加と、配線の増加によって
実現することができる。
保護抵抗を設けるが、CCDのチップ全体としては、極
めて僅かな数の抵抗素子の増加と、配線の増加によって
実現することができる。
■ 保護抵抗をチッグ内に分散させることにより、暗電
流のバラツキを緩和することが期待される。
流のバラツキを緩和することが期待される。
第1図は本発明の第1の実施例の回路図、第2図は2相
駆動CCDの説明図、第3図ViCODの基本構造図、
第4図は入力MOSのゲートを保護する為のダイオード
を使用した入力保護回路図、第5(2Iは静電耐圧値の
入力保護抵抗への依存性を示す測定データ図、第6図は
入力MOSゲートを保護する為の保護トランジスタを使
用した入力保護回路図、第7図は従来のN段の2相駆動
CCD回路図、第8図は本発明の第2の実施例の回路図
である。 1・・・転送される信号電荷量、2・・・電荷の転送方
向、3・・・第2層Po1y Siゲート4・・・障壁
形成用不純物拡散層、5・・・第1層Po1y Si
r−ト、6・・・電荷の転送を方向付けるポテンシャル
障壁、7・・・外部印加のドライブクロック、8・・・
CCDゲート電極(第1層Po1y Si ’i’ −
ト)、9・・・第2層Po1y Sir−ト、10・・
・ゲート酸化膜(SiC+z )、11・・・基板、1
2・・・外部入力端子、13・・・入力MOSゲート、
14・・・保護ダイオード、15・・・保護抵抗、16
・・・入力トランソスタケ°−ト容量、17・・・外部
入力端子、18・・・入力MO8’!”−ト、19・・
・保護トランジスタ、20・・・保護抵抗、21・・・
入力トランノスタゲート容量、22・・・N段配列され
た2相駆動CCD、23・・・入力ドライブクロック(
ψ)、24・・・入力ドライブクロック((D)、zs
・・・CCD r−ト入力容量、26・・・保護抵抗、
27・・・入力ドライブクロック(ψ)、28・・・入
力ドライブクロック■、29・・・CCD r −ト入
力容量、30・・・保護抵抗、31・・・保護ダイオー
ド、32・・・入力ドライブクロック(P)、33・・
・入カドライブクロック嬶、34・・・CCD f−ト
入力容量、35・・・保護抵抗、36・・・保護トラン
ジスタ特許出願人 沖電気工業株式会社 第2図 第3図 特許庁長官 ”
2. 1li1カ、1事件の表示
を別
紙の通1昭和59年 特 許 願第176834号、発
明の名称 分割されたドライブクロック入力を有する電荷結合素子
、補正をする者 事件との関係 特 許 出 願 人住 所
(〒105) 東京都港区虎ノ門1丁目7番12号
及び図面「第1図」「第7図」「第8図」6、補正の内
容 別紙の通り 頁第6行目に「設る方法」とあ る方法」と補正する。 図」「第7図」及び「第8図」 )補正する。
駆動CCDの説明図、第3図ViCODの基本構造図、
第4図は入力MOSのゲートを保護する為のダイオード
を使用した入力保護回路図、第5(2Iは静電耐圧値の
入力保護抵抗への依存性を示す測定データ図、第6図は
入力MOSゲートを保護する為の保護トランジスタを使
用した入力保護回路図、第7図は従来のN段の2相駆動
CCD回路図、第8図は本発明の第2の実施例の回路図
である。 1・・・転送される信号電荷量、2・・・電荷の転送方
向、3・・・第2層Po1y Siゲート4・・・障壁
形成用不純物拡散層、5・・・第1層Po1y Si
r−ト、6・・・電荷の転送を方向付けるポテンシャル
障壁、7・・・外部印加のドライブクロック、8・・・
CCDゲート電極(第1層Po1y Si ’i’ −
ト)、9・・・第2層Po1y Sir−ト、10・・
・ゲート酸化膜(SiC+z )、11・・・基板、1
2・・・外部入力端子、13・・・入力MOSゲート、
14・・・保護ダイオード、15・・・保護抵抗、16
・・・入力トランソスタケ°−ト容量、17・・・外部
入力端子、18・・・入力MO8’!”−ト、19・・
・保護トランジスタ、20・・・保護抵抗、21・・・
入力トランノスタゲート容量、22・・・N段配列され
た2相駆動CCD、23・・・入力ドライブクロック(
ψ)、24・・・入力ドライブクロック((D)、zs
・・・CCD r−ト入力容量、26・・・保護抵抗、
27・・・入力ドライブクロック(ψ)、28・・・入
力ドライブクロック■、29・・・CCD r −ト入
力容量、30・・・保護抵抗、31・・・保護ダイオー
ド、32・・・入力ドライブクロック(P)、33・・
・入カドライブクロック嬶、34・・・CCD f−ト
入力容量、35・・・保護抵抗、36・・・保護トラン
ジスタ特許出願人 沖電気工業株式会社 第2図 第3図 特許庁長官 ”
2. 1li1カ、1事件の表示
を別
紙の通1昭和59年 特 許 願第176834号、発
明の名称 分割されたドライブクロック入力を有する電荷結合素子
、補正をする者 事件との関係 特 許 出 願 人住 所
(〒105) 東京都港区虎ノ門1丁目7番12号
及び図面「第1図」「第7図」「第8図」6、補正の内
容 別紙の通り 頁第6行目に「設る方法」とあ る方法」と補正する。 図」「第7図」及び「第8図」 )補正する。
Claims (2)
- (1)多段数配列されたゲート電極へのドライブクロッ
ク入力が、単一の外部入力端子から一定段数の割合で分
割された複数のゲート電極と、前記の分割されたドライ
ブクロック毎に、静電気に対する保護手段を具備する分
割されたドライブクロック入力を有する電荷結合素子。 - (2)静電気に対する保護手段がポリシリコンにより構
成された抵抗または不純物拡散により構成された抵抗と
、P/N接合により構成されたダイオードまたはMOS
構造トランジスタである事を特徴とする特許請求の範囲
第1項記載の分割されたドライブクロック入力を有する
電荷結合素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176834A JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
US06/768,818 US4654865A (en) | 1984-08-27 | 1985-08-23 | CCD device with electrostatic protective means |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59176834A JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6155962A true JPS6155962A (ja) | 1986-03-20 |
JPS6316909B2 JPS6316909B2 (ja) | 1988-04-11 |
Family
ID=16020648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59176834A Granted JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4654865A (ja) |
JP (1) | JPS6155962A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100879753B1 (ko) | 2003-08-05 | 2009-01-21 | 알로이즈 워벤 | 베어링 구조를 포함하는 로터 블레이드 및 이의 용도 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990000834A1 (en) * | 1988-07-08 | 1990-01-25 | Eastman Kodak Company | Ccd clock driver circuit |
US5019888A (en) * | 1987-07-23 | 1991-05-28 | Texas Instruments Incorporated | Circuit to improve electrostatic discharge protection |
FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
US5008758A (en) * | 1989-05-24 | 1991-04-16 | Massachusetts Institute Of Technology | Suppressing dark current in charge-coupled devices |
JP2725714B2 (ja) * | 1991-01-04 | 1998-03-11 | シャープ株式会社 | Ccd固体撮像素子 |
JP2757583B2 (ja) * | 1991-05-02 | 1998-05-25 | 日本電気株式会社 | 半導体集積回路 |
JP3318774B2 (ja) * | 1992-06-29 | 2002-08-26 | ソニー株式会社 | 半導体装置および固体撮像装置 |
KR100192328B1 (ko) * | 1996-04-03 | 1999-06-15 | 구본준 | 양방향 수평전하 전송소자 |
JP4207858B2 (ja) * | 2004-07-05 | 2009-01-14 | セイコーエプソン株式会社 | 半導体装置、表示装置及び電子機器 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
-
1984
- 1984-08-27 JP JP59176834A patent/JPS6155962A/ja active Granted
-
1985
- 1985-08-23 US US06/768,818 patent/US4654865A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100879753B1 (ko) | 2003-08-05 | 2009-01-21 | 알로이즈 워벤 | 베어링 구조를 포함하는 로터 블레이드 및 이의 용도 |
Also Published As
Publication number | Publication date |
---|---|
US4654865A (en) | 1987-03-31 |
JPS6316909B2 (ja) | 1988-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2777047B2 (ja) | 半導体集積回路 | |
JP4322806B2 (ja) | 静電気放電保護回路及び動作方法 | |
US4209713A (en) | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated | |
US5719737A (en) | Voltage-tolerant electrostatic discharge protection device for integrated circuit power supplies | |
US5051860A (en) | Electro-static discharge protection circuit with bimodal resistance characteristics | |
JPS6336557A (ja) | 相補型mis集積回路 | |
US4851721A (en) | Semiconductor integrated circuit | |
JPS6155962A (ja) | 電荷結合素子 | |
US20020085329A1 (en) | Electrostatic discharge protection circuit | |
JPH08222643A (ja) | 半導体装置の入力保護回路 | |
US4514646A (en) | Semiconductor integrated circuit device including a protective resistor arrangement for output transistors | |
JP2636773B2 (ja) | 半導体集積回路装置 | |
JPS6146986B2 (ja) | ||
JPH08274267A (ja) | 半導体装置 | |
Okushima | ESD protection design for mixed-power domains in 90nm CMOS with new efficient power clamp and GND current trigger (GCT) technique | |
US6760204B2 (en) | Semiconductor integrated circuit device and method for designing the same | |
US7057867B1 (en) | Electrostatic discharge (ESD) protection clamp circuitry | |
JP2982250B2 (ja) | 半導体装置 | |
KR100735629B1 (ko) | 디지털/아날로그 혼합 모드 ic의 정전기 방전 보호 회로 | |
US5565367A (en) | Protective device for an integrated circit and manufacturing method thereof | |
KR100861193B1 (ko) | 정전기 방전 보호 회로 | |
JP2563783B2 (ja) | 静電気保護回路 | |
JP2659269B2 (ja) | 静電気保護回路 | |
JP3351546B2 (ja) | 半導体装置 | |
JP3795617B2 (ja) | 半導体装置の保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |