JPH06203564A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】半導体メモリ回路のチャージアップに要する消
費電力の削減及び２以上の複数書き込みポートを持つメ
モリ回路の記憶素子の安定性の向上を図る。 【構成】書き込み信号７の相補信号と書き込み制御信号
１１と書き込みカラム信号３の論理積を書き込みデータ
線対５に伝達する。次に書き込みアドレス線９をレベル
アップする事により、記憶素子のラッチ回路の一方を書
き込みデータ線を入力とする記憶素子内のＴｒで強制的
にＬレベルに引き下げて記憶内容を反転させる。 【効果】書き込みデータ線対のチャージアップに要する
消費電力が１／４から１／２５６と減少する。また、２
個以上の書き込みポートを持つメモリ回路で記憶素子の
安定性が向上し、同時に書き込み特性も損なわれる事は
ないという効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に複数ポートメモリを有する半導体メモリ回路に
関する。

【０００２】

【従来の技術】従来の１ポート半導体メモリ回路を示す
図３を参照すると、従来の半導体メモリ回路の書き込み
動作は、第１の期間において、プリチャージ信号２１を
発生させ、データ線対２２のチャージアップ動作を行
う。第２の期間において、プリチャージ動作を停止し、
所望の記憶素子１に接続されたアドレス線２３をレベル
アップする。第３の期間において、カラム信号２４で選
択されたデータ線対２２に書き込み信号７を伝達し、記
憶素子１の内容を書き変える。第４の期間において、ア
ドレス線２３をレベルダウンし、初期状態に戻る。上述
の第１の期間におけるデータ線対２２のチャージアップ
動作は第２の期間においてレベルアップされるアドレス
線２３に並列に接続された他の記憶素子２の記憶内容を
保護するためである。

【０００３】同一アドレス線２３に接続される記憶素子
の数を２５６個とすると第２から第３の期間において書
き込み対象外である２５５個の記憶素子は記憶内容に従
い、データ線対２２の一方の電荷を引き抜く。このよう
に１つの書き込み動作が終了すると、各データ線対２２
に前動作の記憶内容が残る。このまま、次の動作で別の
アドレス線をレベルアップさせると各データ線対２２に
残った記憶内容が別の記憶素子に書き込まれる事にな
る。これを防ぐために従来は書き込み動作の始めに全デ
ータ線対のチャージアップ動作で前動作の記憶内容を消
去することで誤書き込みを防いでいる。

【０００４】データ線対をチャージアップすることで記
憶素子への誤書き込みが防止できる理由を以下に示す。

【０００５】記憶素子のラッチ回路１の両ノードの電位
は、Ｈレベル（通常、ＶＤＤレベル）、Ｌレベル（通
常、ＧＮＤレベル）となっている。次にデータ線対２２
をチャージアップし、その後アドレス線２３をレベルア
ップさせることにより、記憶素子のラッチ回路１とデー
タ線対２２を接続する。データ線対２２はＨレベルにチ
ャージアップされているので記憶素子１のＬレベルのノ
ード側に電荷が流れ込み、Ｌレベルのノードの電位が上
昇する。電位の上昇度は記憶素子のラッチ回路１のトラ
ンジスタ（以下Ｔｒと略す）駆動能力とラッチ回路１と
データ線対２２とを接続するＴｒ２６および２７の駆動
能力に依存する。電位が上がりすぎると記憶内容が反転
してしまうため、ラッチ回路１とデータ線対２２とを接
続するＴｒ２６および２７の駆動能力をラッチ回路１の
Ｔｒ駆動能力の２／３から１／２に設定する。これを１
／２以下にすると記憶内容の保持特性は向上するが、逆
に記憶内容を反転させる書き込み動作が困難になる。

【０００６】この回路を２ポート半導体メモリ回路に適
用させた図４を参照して、この２ポート半導体メモリ回
路の書き込み動作を説明する。

【０００７】基本の書き込み動作は１ポートメモリ回路
の動作と同じであるが、２本のアドレス線を同時にレベ
ルアップしたときは記憶素子のラッチ回路１のＬレベル
ノードに２本のデータ線対２２ａおよび２２ｂから電荷
が流れむため、記憶内容が反転する可能性がある。ま
た、ポート毎にデータ線対２２ａおよび２２ｂが同数有
るため、チャージアップに必要な消費電力も２倍にな
る。

【０００８】

【発明が解決しようとする課題】従来のメモリ回路では
動作の初めに全データ線対のチャージアップ動作が必要
となるため、特にカラム数が増大するとチャージアップ
に要する消費電力が増大するという問題があった。実
際、半導体メモリ回路の消費電力の内訳はメモリの構成
に依っても異なるが、読み出し部、ビット線対のチャー
ジアップ部およびその他の回路がそれぞれ全体の１／３
の電力を消費する。場合に依ってはビット線対のチャー
ジアップ部の消費電力がメモリ回路全体の消費電力の１
／２を占めていることもある。

【０００９】さらにチャージアップ用の消費電力が増え
ると、電源線およびＧＮＤ線の線幅も信頼性の問題から
相応して太くする必要があり、メモリ回路のチップ上の
占有面積が増大し、半導体チップの面積が増大するとい
う問題もあった。

【００１０】またさらに、従来のメモリ回路を２個以上
複数ポートのメモリ回路に応用した場合（図４参照）、
記憶素子に接続された複数のアドレス線が同時にレベル
アップすると記憶内容が反転するという問題があった。

【００１１】また、通常複数ポートのアクセスは互いに
非同期であるために一方がアクセスした状態から遅れて
他方から書き込みを行う場合、書き込みに非常に時間が
かかったり、場合に依っては書き込めないこともある。
これは先にアクセスしたポートのビット線対に記憶素子
の記憶内容が転写されるため、これが記憶内容を保持す
る役目になる。つまり、別ポートから記憶内容を反転す
るときに記憶素子の反転だけでなく、先ポートのビット
線対の記憶容量をも反転する必要が生じるためである。

【００１２】最後に１ポートメモリ回路と同様にデータ
線対のチャージアップがポート毎に必要なため、チャー
ジアップに要する消費電力はポート数倍となる問題もあ
った。

【００１３】

【課題を解決するための手段】本発明の半導体メモリ回
路は、書き込みデータを書き込みデータ線対を介してあ
らかじめ選択されたアドレス線に対応したアドレスの記
憶素子に書き込みかつ前記記憶素子よりの読みだしデー
タ線を介してデータを読み出す半導体メモリ回路におい
て、それぞれのゲートを前記書き込みデータ線対にドレ
インを接地に接続する第１のトランジスタ対と、それぞ
れのゲートを前記アドレス線にそれぞれのドレインを前
記第１のトランジスタ対のソースのそれぞれに接続しソ
ースを前記記憶素子に接続する第２のトランジスタ対と
を備えている。

【００１４】

【実施例】次に本発明の第１の実施例の半導体メモリ回
路の回路図を示す図１を参照すると、この実施例の半導
体メモリ回路は、２個のインバータより成るラッチ回路
１と、トランジスタ５１および５２のゲートに書き込み
アドレス線９を接続してこの書き込みアドレス線９のレ
ベルを制御してこのラッチ回路１へ書き込み信号７を書
き込むトランジスタ対３２と、このトランジスタ対３２
のそれぞれのトランジスタ５１および５２のドレインを
トランジスタ４１および４２のソースに接続し、トラン
ジスタ４１および４２のドレインを接地電位に接続しそ
れらトランジスタ４１および４２のゲートを書き込みデ
ータ線対５に接続して成るトランジスタ対３１とで構成
される。またさらにこの半導体メモリ回路はラッチ回路
１の２個のインバータの接続点６１から出力信号を取り
出しインバータ６２を経由して読み出しアドレス線１０
により制御されるスイッチトランジスタ６３により読み
出しデータ線６に伝達し読み出し信号８を出力する構成
である。

【００１５】次に、この実施例の半導体メモリ回路の第
１の記憶素子１にデータを書き込む場合の動作を説明す
る。

【００１６】初めに書き込み信号７にデータを、書き込
み制御信号１１をＨレベルに、第１の記憶素子１が属す
るカラムの書き込み信号３をＨレベルにする。この時点
で、第１の記憶素子１の書き込みデータ線対５の一方の
みＨレベルとなる。第２の記憶素子２の書き込みデータ
線対５は両方ともＬレベルである。

【００１７】次に第１の記憶素子１に接続される書き込
みアドレス線をレベルアップすると、第１の記憶素子１
のＨレベルの書き込みデータ線側のノードが強制的にＬ
レベルになり、記憶内容が書き替えられる。この時、第
２の記憶素子２の書き込みデータ線対５はＬレベルに保
持されているため、第２の記憶素子２に何等影響は与え
ない。

【００１８】また、書き込み時に電位が変化するデータ
線対５は第１の記憶素子１に接続する片方のみなので、
同一アドレス線に接続される記憶素子の数を２５６とす
るとチャージアップに要する消費電力は従来のカラム分
の１、すなわち１／２５６となる。

【００１９】記憶素子１の読みだしは読みだしアドレス
線６をレベルアップし、読みだしデータ線６に記憶内容
を伝達する手段で行う。

【００２０】次に、本発明の第２の実施例の半導体メモ
リ回路を示す図２を参照すると、この実施例はラッチ回
路１の書込みを制御するトランジスタ対３２ａおよびト
ランジスタ対３１ａと、さらにラッチ回路１の書き込み
を制御するトランジスタ対３２ｂおよびトランジスタ対
３１ｂより成る２ポートメモリ回路の構成である。

【００２１】トランジスタ対３２ａを構成するトランジ
スタ５１ａおよび５２ａのゲートはそれぞれ書き込みア
ドレス線９ａに接続されトランジスタ対３２ｂを構成す
るトランジスタ５１ｂおよび５２ｂのゲートはそれぞれ
書き込みアドレス線９ｂに接続される。

【００２２】また、トランジスタ対４１ａを構成するト
ランジスタ４１ａおよび４２ｂのゲートには書き込みデ
ータ線対５ａが接続され書き込み信号７ａのデータを書
き込みデータ線対５ａの電位レベルにより制御してラッ
チ回路１に書き込むことによりポートＡを構成する。

【００２３】さらに、トランジスタ４１ｂおよび４２ｂ
のゲートに書き込みデータ線対５ｂを接続して書き込み
信号７ｂのデータを書き込みデータ線対５ｂの電位レベ
ルを制御してラッチ回路１に書き込むことによりポート
Ｂを構成して２ポートの構成を成す。

【００２４】ラッチ回路２の書き込みの２ポート構成も
ラッチ回路１と同様の構成でできるので図示するにとど
め詳細は省略する。

【００２５】次に、この第２の実施例の半導体メモリ回
路のＡポートから第１のラッチ回路１にデータを書き込
み、続いてこの第２の実施例の半導体メモリ回路のＢポ
ートから第２のラッチ回路２にデータを書き込む場合の
動作を説明する。

【００２６】始めにＡポート書き込み信号７ａに第１の
ラッチ回路１に書き込むデータを、Ａポート書き込み制
御信号１１ａをＨレベルに、第１のラッチ回路１が属す
るカラムのＡポート書き込みカラム信号３ａをＨレベル
にする。この時点で、第１のラッチ回路１のＡポート書
き込みデータ線対５ａの一方のみＨレベルとなる。第２
のラッチ回路２のＡポート書き込みデータ線対５ａ′は
両方ともＬレベルである。

【００２７】次に第１のラッチ回路１に接続されるＡポ
ート書き込みアドレス線９ａをレベルアップすると、第
１のラッチ回路１のＨレベルのＡポート書き込みデータ
線側のノードが強制的にＬレベルになり、記憶内容が書
き換えられる。この時、第２のラッチ回路２のＡポート
書き込みデータ線対５ａ′はＬレベルに保持されている
ため、第２のラッチ回路２に何等影響は与えない。

【００２８】この状態でＢポートから第２のラッチ回路
２に書き込む動作が開始されると、Ｂポート書き込み信
号７ｂに第２のラッチ回路２に書き込むデータを、Ｂポ
ート書き込み制御信号１１ｂをＨレベルに、第２のラッ
チ回路２が属するカラムのＢポート書き込みカラム信号
３ｂをＨレベルにする。この時点で、第２のラッチ回路
２のＢポート書き込みデータ線対５ｂ′の一方のみＨレ
ベルとなる。第１のラッチ回路１のＢポート書き込みデ
ータ線対５ｂは両方ともＬレベルである。

【００２９】次に第２のラッチ回路２に接続されるＢポ
ート書き込みアドレス線９ｂをレベルアップすると、第
２のラッチ回路２のＨレベルのＢポート書き込みデータ
線側のノードが強制的にＬレベルになり、記憶内容が書
き替えられる。この時、第１のラッチ回路１のＢポート
書き込みデータ線対５ｂはＬレベルに保持されているた
め、第１のラッチ回路１に何等影響は与えない。

【００３０】このように１つのポートの書き込み動作は
書き込み対象の記憶素子だけに影響し、アドレス線が共
通の他の記憶素子には何等影響を与えない。

【００３１】１ポート当たりのビット線対の消費電力は
第１の実施例と同様に従来のメモリ回路のカラム数分の
１となる。

【００３２】記憶素子の読みだしは各ポート読みだしア
ドレス線をレベルアップし、各ポート読みだしデータ線
に記憶内容を伝達する手段で行うがここでは特に読みだ
し方法の特定はしない。

【００３３】なお、実施例では書き込みアドレス線と読
みだしアドレス線とを分離した形で示したが、このアド
レス線を共通とし、書き込み、読みだし可能な１ポート
メモリ回路に応用できる事は自明である。さらに、図４
で書き込み、読みだしポートをそれぞれ２づつ用いた例
を示したが、これをさらに書き込み３ポート以上に展開
しても全く同様の効果が得られる。

【００３４】

【発明の効果】以上説明したように本発明では、書き込
みデータ線対を介して書き込みデータをあらかじめ選択
されたアドレス線に対応したアドレスの記憶素子に書き
込み、かつこの記憶素子回路より読みだしデータ線を介
してデータを読み出すメモリ回路において前記書き込み
データ線対をゲート入力とし、ドレインを接地し、ソー
スを第２のトランジスタ対に接続した第１のトランジス
タ対と、上記アドレス線をゲート入力とし、ドレインを
前記第１のトランジスタ対のソースに接続し、ソースを
上述の記憶素子に接続した第２のトランジスタ対とを備
えることにより、書き込み前に書き込みデータ線対のチ
ャージアップが必要ないため、チャージアップに要する
消費電力が同一アドレス線に接続される記憶素子の数を
２５６とすると従来の１／２５６となる効果がある。

【００３５】また、書き込みアドレス線をレベルアップ
したとき、書き込み対象記憶素子以外の記憶素子には何
等影響しないため、２以上の複数書き込みポートを持つ
メモリ回路の記憶内容の安定性が飛躍的に向上し、同時
に書き込み特性も損なわれる事はないという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体メモリ回路の回
路図である。

【図２】本発明の第２の実施例の半導体メモリ回路の回
路図である。

【図３】従来の半導体メモリ回路の１ポートメモリ回路
図である。

【図４】従来の半導体メモリ回路の２ポートメモリ回路
図である。

【符号の説明】

１ 第１の記憶素子 ２ 第２の記憶素子 ３，３ａ，３ｂ 書き込みカラム信号 ４，４ａ，４ｂ 読みだしカラム信号 ５，５ａ，５ａ′５ｂ′ 書き込みデータ線対 ６ 読みだしデータ線 ７，７ａ，７ｂ 書き込み信号 ８，８ａ，８ｂ 読みだし信号 ９，９ａ，９ｂ 書き込みアドレス線 １０，１０ａ，１０ｂ 読みだしアドレス線 １１，１１ａ，１１ｂ 書き込み制御信号 ２０ チャージアップ回路 ２１ チャージアップ信号 ２２，２２ａ，２２ｂ データ線対 ２３，２３ａ，２３ｂ アドレス線 ２４ カラム信号 ２５ センスアンプ ２６，２７ データ線対接続トランジスタ ３１，３１ａ，３１ｂ 第１のトランジスタ対 ３２，３２ａ，３２ｂ 第２のトランジスタ対 ４１，４２，５１，５２ トランジスタ ６１ インバータ接続点 ６２ インバータ ６３ スイッチトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 書き込みデータを書き込みデータ線対を
   介してあらかじめ選択されたアドレス線に対応したアド
   レスの記憶素子に書き込みかつ前記記憶素子よりの読み
   だしデータ線を介してデータを読み出す半導体メモリ回
   路において、それぞれのゲートを前記書き込みデータ線
   対にドレインを接地に接続する第１のトランジスタ対
   と、それぞれのゲートを前記アドレス線にそれぞれのド
   レインを前記第１のトランジスタ対のソースのそれぞれ
   に接続しソースを前記記憶素子に接続する第２のトラン
   ジスタ対とを有することを特徴とする半導体メモリ回
   路。