JPH06203564A - Semiconductor memory circuit - Google Patents
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- JPH06203564A JPH06203564A JP5000916A JP91693A JPH06203564A JP H06203564 A JPH06203564 A JP H06203564A JP 5000916 A JP5000916 A JP 5000916A JP 91693 A JP91693 A JP 91693A JP H06203564 A JPH06203564 A JP H06203564A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に複数ポートメモリを有する半導体メモリ回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory circuit, and more particularly to a semiconductor memory circuit having a multiport memory.
【０００２】[0002]
【従来の技術】従来の１ポート半導体メモリ回路を示す
図３を参照すると、従来の半導体メモリ回路の書き込み
動作は、第１の期間において、プリチャージ信号２１を
発生させ、データ線対２２のチャージアップ動作を行
う。第２の期間において、プリチャージ動作を停止し、
所望の記憶素子１に接続されたアドレス線２３をレベル
アップする。第３の期間において、カラム信号２４で選
択されたデータ線対２２に書き込み信号７を伝達し、記
憶素子１の内容を書き変える。第４の期間において、ア
ドレス線２３をレベルダウンし、初期状態に戻る。上述
の第１の期間におけるデータ線対２２のチャージアップ
動作は第２の期間においてレベルアップされるアドレス
線２３に並列に接続された他の記憶素子２の記憶内容を
保護するためである。2. Description of the Related Art Referring to FIG. 3 showing a conventional 1-port semiconductor memory circuit, a write operation of a conventional semiconductor memory circuit generates a precharge signal 21 and charges a data line pair 22 in a first period. Performs up operation. In the second period, stop the precharge operation,
The level of the address line 23 connected to the desired storage element 1 is raised. In the third period, the write signal 7 is transmitted to the data line pair 22 selected by the column signal 24, and the content of the memory element 1 is rewritten. In the fourth period, the level of the address line 23 is lowered to return to the initial state. The charge-up operation of the data line pair 22 in the above-mentioned first period is to protect the stored contents of the other storage element 2 connected in parallel to the address line 23 whose level is raised in the second period.
【０００３】同一アドレス線２３に接続される記憶素子
の数を２５６個とすると第２から第３の期間において書
き込み対象外である２５５個の記憶素子は記憶内容に従
い、データ線対２２の一方の電荷を引き抜く。このよう
に１つの書き込み動作が終了すると、各データ線対２２
に前動作の記憶内容が残る。このまま、次の動作で別の
アドレス線をレベルアップさせると各データ線対２２に
残った記憶内容が別の記憶素子に書き込まれる事にな
る。これを防ぐために従来は書き込み動作の始めに全デ
ータ線対のチャージアップ動作で前動作の記憶内容を消
去することで誤書き込みを防いでいる。Assuming that the number of storage elements connected to the same address line 23 is 256, the 255 storage elements which are not write targets in the second to third periods are in accordance with the stored contents and one of the data line pair 22 is Pull out the charge. When one write operation is completed in this way, each data line pair 22
The memory content of the previous operation remains. If the level of another address line is raised in the next operation as it is, the storage content remaining in each data line pair 22 is written in another storage element. In order to prevent this, conventionally, erroneous writing is prevented by erasing the stored contents of the previous operation by the charge-up operation of all data line pairs at the beginning of the write operation.
【０００４】データ線対をチャージアップすることで記
憶素子への誤書き込みが防止できる理由を以下に示す。The reason why erroneous writing to the storage element can be prevented by charging up the data line pair will be described below.
【０００５】記憶素子のラッチ回路１の両ノードの電位
は、Ｈレベル（通常、ＶＤＤレベル）、Ｌレベル（通
常、ＧＮＤレベル）となっている。次にデータ線対２２
をチャージアップし、その後アドレス線２３をレベルア
ップさせることにより、記憶素子のラッチ回路１とデー
タ線対２２を接続する。データ線対２２はＨレベルにチ
ャージアップされているので記憶素子１のＬレベルのノ
ード側に電荷が流れ込み、Ｌレベルのノードの電位が上
昇する。電位の上昇度は記憶素子のラッチ回路１のトラ
ンジスタ（以下Ｔｒと略す）駆動能力とラッチ回路１と
データ線対２２とを接続するＴｒ２６および２７の駆動
能力に依存する。電位が上がりすぎると記憶内容が反転
してしまうため、ラッチ回路１とデータ線対２２とを接
続するＴｒ２６および２７の駆動能力をラッチ回路１の
Ｔｒ駆動能力の２／３から１／２に設定する。これを１
／２以下にすると記憶内容の保持特性は向上するが、逆
に記憶内容を反転させる書き込み動作が困難になる。The potentials of both nodes of the latch circuit 1 of the storage element are at H level (usually VDD level) and L level (usually GND level). Next, the data line pair 22
Are charged up, and then the level of the address line 23 is raised to connect the latch circuit 1 of the memory element and the data line pair 22. Since the data line pair 22 is charged up to the H level, charges flow into the L level node side of the storage element 1 and the potential of the L level node rises. The degree of rise of the potential depends on the driving ability of the transistor (hereinafter abbreviated as Tr) of the latch circuit 1 of the memory element and the driving ability of Trs 26 and 27 connecting the latch circuit 1 and the data line pair 22. Since the stored contents are inverted when the potential rises too much, the drive capability of the Trs 26 and 27 connecting the latch circuit 1 and the data line pair 22 is set to 2/3 to 1/2 of the Tr drive capability of the latch circuit 1. To do. This one
If it is / 2 or less, the retention characteristic of the stored content is improved, but on the contrary, the write operation for inverting the stored content becomes difficult.
【０００６】この回路を２ポート半導体メモリ回路に適
用させた図４を参照して、この２ポート半導体メモリ回
路の書き込み動作を説明する。A write operation of the 2-port semiconductor memory circuit will be described with reference to FIG. 4 in which the circuit is applied to the 2-port semiconductor memory circuit.
【０００７】基本の書き込み動作は１ポートメモリ回路
の動作と同じであるが、２本のアドレス線を同時にレベ
ルアップしたときは記憶素子のラッチ回路１のＬレベル
ノードに２本のデータ線対２２ａおよび２２ｂから電荷
が流れむため、記憶内容が反転する可能性がある。ま
た、ポート毎にデータ線対２２ａおよび２２ｂが同数有
るため、チャージアップに必要な消費電力も２倍にな
る。The basic write operation is the same as that of the one-port memory circuit, but when two address lines are leveled up at the same time, two data line pairs 22a are connected to the L level node of the latch circuit 1 of the memory element. Since the electric charge flows from and 22b, the stored contents may be inverted. Moreover, since the number of data line pairs 22a and 22b is the same for each port, the power consumption required for charge-up is doubled.
【０００８】[0008]
【発明が解決しようとする課題】従来のメモリ回路では
動作の初めに全データ線対のチャージアップ動作が必要
となるため、特にカラム数が増大するとチャージアップ
に要する消費電力が増大するという問題があった。実
際、半導体メモリ回路の消費電力の内訳はメモリの構成
に依っても異なるが、読み出し部、ビット線対のチャー
ジアップ部およびその他の回路がそれぞれ全体の１／３
の電力を消費する。場合に依ってはビット線対のチャー
ジアップ部の消費電力がメモリ回路全体の消費電力の１
／２を占めていることもある。Since the conventional memory circuit requires the charge-up operation of all the data line pairs at the beginning of the operation, there is a problem that the power consumption required for the charge-up increases especially when the number of columns increases. there were. Actually, the breakdown of the power consumption of the semiconductor memory circuit varies depending on the memory configuration, but the read unit, the charge-up unit of the bit line pair, and other circuits are each 1/3 of the whole.
Consumes electricity. Depending on the case, the power consumption of the charge-up unit of the bit line pair is 1 of the power consumption of the entire memory circuit.
It may occupy / 2.
【０００９】さらにチャージアップ用の消費電力が増え
ると、電源線およびＧＮＤ線の線幅も信頼性の問題から
相応して太くする必要があり、メモリ回路のチップ上の
占有面積が増大し、半導体チップの面積が増大するとい
う問題もあった。When the power consumption for charge-up further increases, the line widths of the power supply line and the GND line also need to be correspondingly thick due to the problem of reliability, and the occupied area on the chip of the memory circuit increases and the semiconductor There is also a problem that the area of the chip increases.
【００１０】またさらに、従来のメモリ回路を２個以上
複数ポートのメモリ回路に応用した場合（図４参照）、
記憶素子に接続された複数のアドレス線が同時にレベル
アップすると記憶内容が反転するという問題があった。Further, when the conventional memory circuit is applied to a memory circuit having two or more ports (see FIG. 4),
When a plurality of address lines connected to the storage element are simultaneously raised in level, there is a problem that the stored contents are inverted.
【００１１】また、通常複数ポートのアクセスは互いに
非同期であるために一方がアクセスした状態から遅れて
他方から書き込みを行う場合、書き込みに非常に時間が
かかったり、場合に依っては書き込めないこともある。
これは先にアクセスしたポートのビット線対に記憶素子
の記憶内容が転写されるため、これが記憶内容を保持す
る役目になる。つまり、別ポートから記憶内容を反転す
るときに記憶素子の反転だけでなく、先ポートのビット
線対の記憶容量をも反転する必要が生じるためである。Further, since accesses of a plurality of ports are usually asynchronous with each other, if one is delayed from the access state and the other is written, the writing takes a very long time, and in some cases, writing cannot be performed. is there.
This is because the stored content of the storage element is transferred to the bit line pair of the port that was accessed previously, and this serves to retain the stored content. That is, it is necessary to invert not only the inversion of the storage element but also the storage capacity of the bit line pair of the previous port when reversing the storage content from another port.
【００１２】最後に１ポートメモリ回路と同様にデータ
線対のチャージアップがポート毎に必要なため、チャー
ジアップに要する消費電力はポート数倍となる問題もあ
った。Finally, as in the case of the one-port memory circuit, since the charge-up of the data line pair is required for each port, there is a problem that the power consumption required for the charge-up becomes the number of ports times.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体メモリ回
路は、書き込みデータを書き込みデータ線対を介してあ
らかじめ選択されたアドレス線に対応したアドレスの記
憶素子に書き込みかつ前記記憶素子よりの読みだしデー
タ線を介してデータを読み出す半導体メモリ回路におい
て、それぞれのゲートを前記書き込みデータ線対にドレ
インを接地に接続する第１のトランジスタ対と、それぞ
れのゲートを前記アドレス線にそれぞれのドレインを前
記第１のトランジスタ対のソースのそれぞれに接続しソ
ースを前記記憶素子に接続する第２のトランジスタ対と
を備えている。In a semiconductor memory circuit of the present invention, write data is written to and read from a storage element having an address corresponding to an address line selected in advance via a write data line pair. In a semiconductor memory circuit for reading out data via a data line, a first transistor pair is connected to the write data line pair for each gate and a ground is connected to the drain, and each gate is connected to the address line to each drain. A second transistor pair connected to each of the sources of the one transistor pair and connecting the source to the storage element.
【００１４】[0014]
【実施例】次に本発明の第１の実施例の半導体メモリ回
路の回路図を示す図１を参照すると、この実施例の半導
体メモリ回路は、２個のインバータより成るラッチ回路
１と、トランジスタ５１および５２のゲートに書き込み
アドレス線９を接続してこの書き込みアドレス線９のレ
ベルを制御してこのラッチ回路１へ書き込み信号７を書
き込むトランジスタ対３２と、このトランジスタ対３２
のそれぞれのトランジスタ５１および５２のドレインを
トランジスタ４１および４２のソースに接続し、トラン
ジスタ４１および４２のドレインを接地電位に接続しそ
れらトランジスタ４１および４２のゲートを書き込みデ
ータ線対５に接続して成るトランジスタ対３１とで構成
される。またさらにこの半導体メモリ回路はラッチ回路
１の２個のインバータの接続点６１から出力信号を取り
出しインバータ６２を経由して読み出しアドレス線１０
により制御されるスイッチトランジスタ６３により読み
出しデータ線６に伝達し読み出し信号８を出力する構成
である。1 is a circuit diagram of a semiconductor memory circuit according to a first embodiment of the present invention. Referring to FIG. 1, the semiconductor memory circuit according to the present embodiment has a latch circuit 1 including two inverters and a transistor. A write address line 9 is connected to the gates of 51 and 52 to control the level of the write address line 9 to write a write signal 7 to the latch circuit 1, and a transistor pair 32 and a transistor pair 32.
Of the transistors 51 and 52 are connected to the sources of the transistors 41 and 42, the drains of the transistors 41 and 42 are connected to the ground potential, and the gates of the transistors 41 and 42 are connected to the write data line pair 5. It is composed of a transistor pair 31. Furthermore, this semiconductor memory circuit takes out an output signal from a connection point 61 of two inverters of the latch circuit 1 and outputs the read signal via an inverter 62 to a read address line 10.
The read signal 8 is transmitted to the read data line 6 by the switch transistor 63 controlled by.
【００１５】次に、この実施例の半導体メモリ回路の第
１の記憶素子１にデータを書き込む場合の動作を説明す
る。Next, the operation of writing data into the first memory element 1 of the semiconductor memory circuit of this embodiment will be described.
【００１６】初めに書き込み信号７にデータを、書き込
み制御信号１１をＨレベルに、第１の記憶素子１が属す
るカラムの書き込み信号３をＨレベルにする。この時点
で、第１の記憶素子１の書き込みデータ線対５の一方の
みＨレベルとなる。第２の記憶素子２の書き込みデータ
線対５は両方ともＬレベルである。First, the write signal 7 is set to data, the write control signal 11 is set to H level, and the write signal 3 of the column to which the first memory element 1 belongs is set to H level. At this point, only one of the write data line pair 5 of the first memory element 1 becomes H level. Both of the write data line pairs 5 of the second memory element 2 are at L level.
【００１７】次に第１の記憶素子１に接続される書き込
みアドレス線をレベルアップすると、第１の記憶素子１
のＨレベルの書き込みデータ線側のノードが強制的にＬ
レベルになり、記憶内容が書き替えられる。この時、第
２の記憶素子２の書き込みデータ線対５はＬレベルに保
持されているため、第２の記憶素子２に何等影響は与え
ない。Next, when the write address line connected to the first storage element 1 is leveled up, the first storage element 1
Node on the H level write data line side of
The level is reached and the memory contents are rewritten. At this time, since the write data line pair 5 of the second storage element 2 is held at the L level, the second storage element 2 is not affected at all.
【００１８】また、書き込み時に電位が変化するデータ
線対５は第１の記憶素子１に接続する片方のみなので、
同一アドレス線に接続される記憶素子の数を２５６とす
るとチャージアップに要する消費電力は従来のカラム分
の１、すなわち１／２５６となる。Since only one of the data line pairs 5 whose potential changes during writing is connected to the first memory element 1,
If the number of storage elements connected to the same address line is 256, the power consumption required for charge-up is 1 / column, that is, 1/256.
【００１９】記憶素子１の読みだしは読みだしアドレス
線６をレベルアップし、読みだしデータ線６に記憶内容
を伝達する手段で行う。The reading of the storage element 1 is carried out by means of raising the level of the reading address line 6 and transmitting the stored contents to the reading data line 6.
【００２０】次に、本発明の第２の実施例の半導体メモ
リ回路を示す図２を参照すると、この実施例はラッチ回
路１の書込みを制御するトランジスタ対３２ａおよびト
ランジスタ対３１ａと、さらにラッチ回路１の書き込み
を制御するトランジスタ対３２ｂおよびトランジスタ対
３１ｂより成る２ポートメモリ回路の構成である。Next, referring to FIG. 2 showing a semiconductor memory circuit of a second embodiment of the present invention, this embodiment has a transistor pair 32a and a transistor pair 31a for controlling writing of the latch circuit 1, and further a latch circuit. This is a configuration of a 2-port memory circuit including a transistor pair 32b and a transistor pair 31b for controlling the writing of 1.
【００２１】トランジスタ対３２ａを構成するトランジ
スタ５１ａおよび５２ａのゲートはそれぞれ書き込みア
ドレス線９ａに接続されトランジスタ対３２ｂを構成す
るトランジスタ５１ｂおよび５２ｂのゲートはそれぞれ
書き込みアドレス線９ｂに接続される。The gates of the transistors 51a and 52a forming the transistor pair 32a are connected to the write address line 9a, and the gates of the transistors 51b and 52b forming the transistor pair 32b are connected to the write address line 9b.
【００２２】また、トランジスタ対４１ａを構成するト
ランジスタ４１ａおよび４２ｂのゲートには書き込みデ
ータ線対５ａが接続され書き込み信号７ａのデータを書
き込みデータ線対５ａの電位レベルにより制御してラッ
チ回路１に書き込むことによりポートＡを構成する。Further, the write data line pair 5a is connected to the gates of the transistors 41a and 42b forming the transistor pair 41a, and the data of the write signal 7a is controlled by the potential level of the write data line pair 5a and written in the latch circuit 1. This configures port A.
【００２３】さらに、トランジスタ４１ｂおよび４２ｂ
のゲートに書き込みデータ線対５ｂを接続して書き込み
信号７ｂのデータを書き込みデータ線対５ｂの電位レベ
ルを制御してラッチ回路１に書き込むことによりポート
Ｂを構成して２ポートの構成を成す。In addition, transistors 41b and 42b
The gate of the write data line pair 5b is connected to the gate to write the data of the write signal 7b to the latch circuit 1 by controlling the potential level of the write data line pair 5b to configure the port B to form a two-port configuration.
【００２４】ラッチ回路２の書き込みの２ポート構成も
ラッチ回路１と同様の構成でできるので図示するにとど
め詳細は省略する。The two-port structure for writing data in the latch circuit 2 can be the same as that of the latch circuit 1, and therefore, the description is omitted here for the sake of illustration.
【００２５】次に、この第２の実施例の半導体メモリ回
路のＡポートから第１のラッチ回路１にデータを書き込
み、続いてこの第２の実施例の半導体メモリ回路のＢポ
ートから第２のラッチ回路２にデータを書き込む場合の
動作を説明する。Next, data is written to the first latch circuit 1 from the A port of the semiconductor memory circuit of the second embodiment, and subsequently, the second data is written from the B port of the semiconductor memory circuit of the second embodiment. The operation of writing data to the latch circuit 2 will be described.
【００２６】始めにＡポート書き込み信号７ａに第１の
ラッチ回路１に書き込むデータを、Ａポート書き込み制
御信号１１ａをＨレベルに、第１のラッチ回路１が属す
るカラムのＡポート書き込みカラム信号３ａをＨレベル
にする。この時点で、第１のラッチ回路１のＡポート書
き込みデータ線対５ａの一方のみＨレベルとなる。第２
のラッチ回路２のＡポート書き込みデータ線対５ａ′は
両方ともＬレベルである。First, the data to be written in the first latch circuit 1 is set to the A port write signal 7a, the A port write control signal 11a is set to H level, and the A port write column signal 3a of the column to which the first latch circuit 1 belongs is set. Set to H level. At this point, only one of the A port write data line pair 5a of the first latch circuit 1 becomes H level. Second
Both of the A port write data line pairs 5a 'of the latch circuit 2 of FIG.
【００２７】次に第１のラッチ回路１に接続されるＡポ
ート書き込みアドレス線９ａをレベルアップすると、第
１のラッチ回路１のＨレベルのＡポート書き込みデータ
線側のノードが強制的にＬレベルになり、記憶内容が書
き換えられる。この時、第２のラッチ回路２のＡポート
書き込みデータ線対５ａ′はＬレベルに保持されている
ため、第２のラッチ回路２に何等影響は与えない。Next, when the level of the A port write address line 9a connected to the first latch circuit 1 is raised, the H level A port write data line side node of the first latch circuit 1 is forced to the L level. And the stored contents are rewritten. At this time, since the A port write data line pair 5a 'of the second latch circuit 2 is held at the L level, the second latch circuit 2 is not affected at all.
【００２８】この状態でＢポートから第２のラッチ回路
２に書き込む動作が開始されると、Ｂポート書き込み信
号７ｂに第２のラッチ回路２に書き込むデータを、Ｂポ
ート書き込み制御信号１１ｂをＨレベルに、第２のラッ
チ回路２が属するカラムのＢポート書き込みカラム信号
３ｂをＨレベルにする。この時点で、第２のラッチ回路
２のＢポート書き込みデータ線対５ｂ′の一方のみＨレ
ベルとなる。第１のラッチ回路１のＢポート書き込みデ
ータ線対５ｂは両方ともＬレベルである。In this state, when the operation of writing from the B port to the second latch circuit 2 is started, the B port write signal 7b is the data to be written into the second latch circuit 2, and the B port write control signal 11b is at the H level. Then, the B port write column signal 3b of the column to which the second latch circuit 2 belongs is set to the H level. At this point, only one of the B port write data line pair 5b 'of the second latch circuit 2 becomes H level. Both the B port write data line pair 5b of the first latch circuit 1 are at L level.
【００２９】次に第２のラッチ回路２に接続されるＢポ
ート書き込みアドレス線９ｂをレベルアップすると、第
２のラッチ回路２のＨレベルのＢポート書き込みデータ
線側のノードが強制的にＬレベルになり、記憶内容が書
き替えられる。この時、第１のラッチ回路１のＢポート
書き込みデータ線対５ｂはＬレベルに保持されているた
め、第１のラッチ回路１に何等影響は与えない。Next, when the level of the B port write address line 9b connected to the second latch circuit 2 is raised, the node on the B port write data line side of the H level of the second latch circuit 2 is forced to the L level. The stored contents are rewritten. At this time, since the B-port write data line pair 5b of the first latch circuit 1 is held at the L level, the first latch circuit 1 is not affected at all.
【００３０】このように１つのポートの書き込み動作は
書き込み対象の記憶素子だけに影響し、アドレス線が共
通の他の記憶素子には何等影響を与えない。As described above, the write operation of one port affects only the memory element to be written, and does not affect other memory elements having the common address line.
【００３１】１ポート当たりのビット線対の消費電力は
第１の実施例と同様に従来のメモリ回路のカラム数分の
１となる。The power consumption of the bit line pair per port is 1 / the number of columns of the conventional memory circuit as in the first embodiment.
【００３２】記憶素子の読みだしは各ポート読みだしア
ドレス線をレベルアップし、各ポート読みだしデータ線
に記憶内容を伝達する手段で行うがここでは特に読みだ
し方法の特定はしない。The reading of the memory element is performed by a means of raising the level of the read address line of each port and transmitting the stored contents to the read data line of each port, but the read method is not specified here.
【００３３】なお、実施例では書き込みアドレス線と読
みだしアドレス線とを分離した形で示したが、このアド
レス線を共通とし、書き込み、読みだし可能な１ポート
メモリ回路に応用できる事は自明である。さらに、図４
で書き込み、読みだしポートをそれぞれ２づつ用いた例
を示したが、これをさらに書き込み３ポート以上に展開
しても全く同様の効果が得られる。In the embodiment, the write address line and the read address line are shown separately, but it is obvious that this address line can be used in common and can be applied to a 1-port memory circuit capable of writing and reading. is there. Furthermore, FIG.
Although the example of using two write ports and two read ports has been shown, the same effect can be obtained by further expanding the number of write ports to three or more.
【００３４】[0034]
【発明の効果】以上説明したように本発明では、書き込
みデータ線対を介して書き込みデータをあらかじめ選択
されたアドレス線に対応したアドレスの記憶素子に書き
込み、かつこの記憶素子回路より読みだしデータ線を介
してデータを読み出すメモリ回路において前記書き込み
データ線対をゲート入力とし、ドレインを接地し、ソー
スを第２のトランジスタ対に接続した第１のトランジス
タ対と、上記アドレス線をゲート入力とし、ドレインを
前記第１のトランジスタ対のソースに接続し、ソースを
上述の記憶素子に接続した第２のトランジスタ対とを備
えることにより、書き込み前に書き込みデータ線対のチ
ャージアップが必要ないため、チャージアップに要する
消費電力が同一アドレス線に接続される記憶素子の数を
２５６とすると従来の１／２５６となる効果がある。As described above, according to the present invention, the write data is written into the storage element at the address corresponding to the preselected address line through the write data line pair and is read out from the storage element circuit. In the memory circuit for reading out data via the write data line pair, the write data line pair is a gate input, the drain is grounded, the source is connected to the second transistor pair, and the address line is a gate input, and the drain is Is connected to the source of the first transistor pair and the second transistor pair whose source is connected to the storage element described above is provided, so that it is not necessary to charge up the write data line pair before writing. If the number of storage elements connected to the same address line is 256, the power consumption required for There is 1/256 to become effect of.
【００３５】また、書き込みアドレス線をレベルアップ
したとき、書き込み対象記憶素子以外の記憶素子には何
等影響しないため、２以上の複数書き込みポートを持つ
メモリ回路の記憶内容の安定性が飛躍的に向上し、同時
に書き込み特性も損なわれる事はないという効果があ
る。Further, when the level of the write address line is raised, no influence is exerted on the memory elements other than the memory element to be written, so that the stability of the memory content of the memory circuit having two or more write ports is dramatically improved. However, at the same time, the writing characteristic is not impaired.
【図１】本発明の第１の実施例の半導体メモリ回路の回
路図である。FIG. 1 is a circuit diagram of a semiconductor memory circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の半導体メモリ回路の回
路図である。FIG. 2 is a circuit diagram of a semiconductor memory circuit according to a second embodiment of the present invention.
【図３】従来の半導体メモリ回路の１ポートメモリ回路
図である。FIG. 3 is a 1-port memory circuit diagram of a conventional semiconductor memory circuit.
【図４】従来の半導体メモリ回路の２ポートメモリ回路
図である。FIG. 4 is a 2-port memory circuit diagram of a conventional semiconductor memory circuit.
１ 第１の記憶素子 ２ 第２の記憶素子 ３，３ａ，３ｂ 書き込みカラム信号 ４，４ａ，４ｂ 読みだしカラム信号 ５，５ａ，５ａ′５ｂ′ 書き込みデータ線対 ６ 読みだしデータ線 ７，７ａ，７ｂ 書き込み信号 ８，８ａ，８ｂ 読みだし信号 ９，９ａ，９ｂ 書き込みアドレス線 １０，１０ａ，１０ｂ 読みだしアドレス線 １１，１１ａ，１１ｂ 書き込み制御信号 ２０ チャージアップ回路 ２１ チャージアップ信号 ２２，２２ａ，２２ｂ データ線対 ２３，２３ａ，２３ｂ アドレス線 ２４ カラム信号 ２５ センスアンプ ２６，２７ データ線対接続トランジスタ ３１，３１ａ，３１ｂ 第１のトランジスタ対 ３２，３２ａ，３２ｂ 第２のトランジスタ対 ４１，４２，５１，５２ トランジスタ ６１ インバータ接続点 ６２ インバータ ６３ スイッチトランジスタ 1 1st memory element 2 2nd memory element 3,3a, 3b write column signal 4,4a, 4b read column signal 5,5a, 5a'5b 'write data line pair 6 read data line 7,7a, 7b write signal 8, 8a, 8b read signal 9, 9a, 9b write address line 10, 10a, 10b read address line 11, 11a, 11b write control signal 20 charge-up circuit 21 charge-up signal 22, 22a, 22b data Line pair 23, 23a, 23b Address line 24 Column signal 25 Sense amplifier 26, 27 Data line pair connection transistor 31, 31a, 31b First transistor pair 32, 32a, 32b Second transistor pair 41, 42, 51, 52 Transistor 61 Inverter connection point 62 Inverter 63 Switch transistor
Claims (1)
介してあらかじめ選択されたアドレス線に対応したアド
レスの記憶素子に書き込みかつ前記記憶素子よりの読み
だしデータ線を介してデータを読み出す半導体メモリ回
路において、それぞれのゲートを前記書き込みデータ線
対にドレインを接地に接続する第１のトランジスタ対
と、それぞれのゲートを前記アドレス線にそれぞれのド
レインを前記第１のトランジスタ対のソースのそれぞれ
に接続しソースを前記記憶素子に接続する第２のトラン
ジスタ対とを有することを特徴とする半導体メモリ回
路。1. A semiconductor memory circuit for writing write data to a storage element having an address corresponding to an address line selected in advance via a write data line pair and reading data from the read data line from the storage element. , A first transistor pair having respective gates connected to the write data line pair and a drain connected to ground, and respective gates connected to the address line and respective drains connected to respective sources of the first transistor pair and sources. And a second transistor pair for connecting to the storage element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000916A JPH06203564A (en) | 1993-01-07 | 1993-01-07 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000916A JPH06203564A (en) | 1993-01-07 | 1993-01-07 | Semiconductor memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203564A true JPH06203564A (en) | 1994-07-22 |
Family
ID=11487013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000916A Pending JPH06203564A (en) | 1993-01-07 | 1993-01-07 | Semiconductor memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203564A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238306A (en) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | Semiconductor memory device |
-
1993
- 1993-01-07 JP JP5000916A patent/JPH06203564A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238306A (en) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | Semiconductor memory device |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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