JPS62287498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62287498A JPS62287498A JP61131442A JP13144286A JPS62287498A JP S62287498 A JPS62287498 A JP S62287498A JP 61131442 A JP61131442 A JP 61131442A JP 13144286 A JP13144286 A JP 13144286A JP S62287498 A JPS62287498 A JP S62287498A
- Authority
- JP
- Japan
- Prior art keywords
- word
- decoder
- column decoder
- time
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
１トランジスタ１キヤパシタ型ダイナミツクメモリセル
を用いたデュアルポートメモリ。
を用いたデュアルポートメモリ。
本発明は半導体記憶装置、特に２箇所から同時に互いに
独立なランダムアクセスが可能なデュアルポートＤＲＡ
Ｍに関する。
独立なランダムアクセスが可能なデュアルポートＤＲＡ
Ｍに関する。
セルアレイを２箇所から独立にアクセスするメモリが開
発されている。これはセルアレイにデータベースなどの
共通の情報を書込んでおき、各ＣＰＵがこれを独立にア
クセスする等に好適である。
発されている。これはセルアレイにデータベースなどの
共通の情報を書込んでおき、各ＣＰＵがこれを独立にア
クセスする等に好適である。
このようなメモリの使用法は、時分割使用すればシング
ルポートのメモリでも可能であるが、デュアルポートな
ら文字通り同時に２箇所から互いに独立なアクセスが可
能である。このメモリアクセスは、読出しだけでなく書
込みも含む。この書込みは上記のデータベースで言えば
データの更新などであり、これが行なわれると以後各Ｃ
ＰＵは自己が又は他のＣＰＵが更新したデータベースを
アクセスすることになる。
ルポートのメモリでも可能であるが、デュアルポートな
ら文字通り同時に２箇所から互いに独立なアクセスが可
能である。このメモリアクセスは、読出しだけでなく書
込みも含む。この書込みは上記のデータベースで言えば
データの更新などであり、これが行なわれると以後各Ｃ
ＰＵは自己が又は他のＣＰＵが更新したデータベースを
アクセスすることになる。
デュアルポー）ＲＡＭはＳ（スタティック）ＲＡＭでは
実現されており、これはフリップフロップからなるメモ
リセルのアレイに２重にワード線およびビット線を配設
し、各組にそれぞれワードデコーダおよびコラムデコー
ダ等を設けたものである。しかしこれではワード線及び
ビット線が相当に複雑になり、製作が厄介で集積度も上
らない。
実現されており、これはフリップフロップからなるメモ
リセルのアレイに２重にワード線およびビット線を配設
し、各組にそれぞれワードデコーダおよびコラムデコー
ダ等を設けたものである。しかしこれではワード線及び
ビット線が相当に複雑になり、製作が厄介で集積度も上
らない。
１トランジスタ１キヤパシタ型のメモリセルを用いたＤ
（ダイナミック）ＲＡＭには、シフトレジスタを搭載し
て該レジスタの各段をビット線に接続して１ワ一ド線分
のメモリセルデータの同時読出し／書込みを行なうよう
にしたものがある。
（ダイナミック）ＲＡＭには、シフトレジスタを搭載し
て該レジスタの各段をビット線に接続して１ワ一ド線分
のメモリセルデータの同時読出し／書込みを行なうよう
にしたものがある。
このＤＲＡＭも通常のＤＲＡＭとして動作できるように
されているから、シフトレジスタの入出力端を加えると
２ポートである。しかしシフトレジスタ側の１１０ポー
トはシリアルにしか動作しない。
されているから、シフトレジスタの入出力端を加えると
２ポートである。しかしシフトレジスタ側の１１０ポー
トはシリアルにしか動作しない。
本発明は構造が簡単で集積度を向上させることができる
完全２ポートのＤＲＡＭを提供しようとするものである
。
完全２ポートのＤＲＡＭを提供しようとするものである
。
本発明は、複数のダイナミックメモリセル（ＭＣ）、及
びこれらに一重に配設したワード線（ＷＬ）およびビッ
ト線（ＢＬ、ＢＬ）を有するセルアレイ （１０）と、
該ワード線およびビット線に対する第１のワードデコー
ダ（１２）およびコラムデコーダ（１６） 、該ワード
線およびビー／ ）線に対する第２のワードデコーダ（
１４）およびコラムデコーダ（１８） 、およびこれら
のデコーダに対してアドレスビットおよびその反転ビッ
トを供給する第１、第２のアドレスバッファ（２２，２
４）を備え、第１のコラムデコーダ（１６）とビット線
とは第１のトランスファゲート（３４）及びラッチ回路
（２０）を介して接続し、また第２のコラムデコーダ（
１８）とビット線との間は第２のトランスファゲート（
３６）を介して接続し、第１のワードデコーダおよびコ
ラムデコーダでセルアレイをアクセスして読出しデータ
を前記ラッチ回路にラッチして出力し、続いて第２のワ
ードデコーダおよびコラムデコーダでセルアレイをアク
セスし、こうして１アクセスサイクルを終了するように
してなることを特徴とするものである。
びこれらに一重に配設したワード線（ＷＬ）およびビッ
ト線（ＢＬ、ＢＬ）を有するセルアレイ （１０）と、
該ワード線およびビット線に対する第１のワードデコー
ダ（１２）およびコラムデコーダ（１６） 、該ワード
線およびビー／ ）線に対する第２のワードデコーダ（
１４）およびコラムデコーダ（１８） 、およびこれら
のデコーダに対してアドレスビットおよびその反転ビッ
トを供給する第１、第２のアドレスバッファ（２２，２
４）を備え、第１のコラムデコーダ（１６）とビット線
とは第１のトランスファゲート（３４）及びラッチ回路
（２０）を介して接続し、また第２のコラムデコーダ（
１８）とビット線との間は第２のトランスファゲート（
３６）を介して接続し、第１のワードデコーダおよびコ
ラムデコーダでセルアレイをアクセスして読出しデータ
を前記ラッチ回路にラッチして出力し、続いて第２のワ
ードデコーダおよびコラムデコーダでセルアレイをアク
セスし、こうして１アクセスサイクルを終了するように
してなることを特徴とするものである。
（作用〕
この構成によれば、ＤＲＡＭセルを使用して、そしてビ
・ノド線及びワード線は１重に設けるだけで、互いに独
立に同時アクセスが可能な、集積度の高′い２ポ一トＲ
ＡＭを提供することができる。
・ノド線及びワード線は１重に設けるだけで、互いに独
立に同時アクセスが可能な、集積度の高′い２ポ一トＲ
ＡＭを提供することができる。
第１図で説明すると、１０はセルアレイで、１トランジ
スタ１キヤパシタ型のメモリセルを多数のワード線ＷＬ
とビット線ＢＬの各交点に配設している。ＤＲＡＭには
オープンビット線型とフォルデッドピント線型があるが
、本例では後者であり、ＢＬ、ＢＬはセンスアンプ（コ
ラムデコーダ１６゜１８にある）より同方向に延びる一
対のビット線を示す。このセルアレイ１０に対して２重
にワードデコーダ１２．１４およびコラムデコーダ１６
゜１８を設ける。ワード線およびビット線は１重である
。コラムデコーダ１６側にはラッチ回路２０を設ける。
スタ１キヤパシタ型のメモリセルを多数のワード線ＷＬ
とビット線ＢＬの各交点に配設している。ＤＲＡＭには
オープンビット線型とフォルデッドピント線型があるが
、本例では後者であり、ＢＬ、ＢＬはセンスアンプ（コ
ラムデコーダ１６゜１８にある）より同方向に延びる一
対のビット線を示す。このセルアレイ１０に対して２重
にワードデコーダ１２．１４およびコラムデコーダ１６
゜１８を設ける。ワード線およびビット線は１重である
。コラムデコーダ１６側にはラッチ回路２０を設ける。
メモリチップには外部アドレスＡｏ〜Ａｍの入力端子を
２組設け、２箇所からの互いに独立なアクセスを可能に
する。従ってこの２組のアドレスＡｏｘＡｍは同じ符号
で示してはいるが内容は異なるのが普通である。２２．
２４はアドレスＡｏ−Ａｍを取込んで、同じビットおよ
び反転したビット（Ａ、Ａで示す）を生じるアドレスバ
ッファ、３０は出力回路、３２は入出力回路、２６．２
８はこれらの制御回路である。
２組設け、２箇所からの互いに独立なアクセスを可能に
する。従ってこの２組のアドレスＡｏｘＡｍは同じ符号
で示してはいるが内容は異なるのが普通である。２２．
２４はアドレスＡｏ−Ａｍを取込んで、同じビットおよ
び反転したビット（Ａ、Ａで示す）を生じるアドレスバ
ッファ、３０は出力回路、３２は入出力回路、２６．２
８はこれらの制御回路である。
第２図を参照しながら動作を説明すると、時点ｔ１でア
ドレスＡｏ−Ａｍが切換わり （新しいアドレスが入り
）、時点ｔ２でチップイネーブルバー信号ＣＥが下ると
制御回路２６は時点ｔ３でチップイネーブル信号ＣＥＩ
を立上げる。アドレスバッファ２２はＣＥＩが立上ると
アドレスＡｏ〜Ａｍを取り込み、ＭＯＳレベルのアドレ
スビットおよびその反転ビットＡ、Ａを出力する。ワー
ドデコーダ１２はこれを受けて、指定されたワード線本
例ではＷＬＯを選択し、ＷＬＯにつらなる各メモリセル
を一斉に各々のビット線へ接続する。
ドレスＡｏ−Ａｍが切換わり （新しいアドレスが入り
）、時点ｔ２でチップイネーブルバー信号ＣＥが下ると
制御回路２６は時点ｔ３でチップイネーブル信号ＣＥＩ
を立上げる。アドレスバッファ２２はＣＥＩが立上ると
アドレスＡｏ〜Ａｍを取り込み、ＭＯＳレベルのアドレ
スビットおよびその反転ビットＡ、Ａを出力する。ワー
ドデコーダ１２はこれを受けて、指定されたワード線本
例ではＷＬＯを選択し、ＷＬＯにつらなる各メモリセル
を一斉に各々のビット線へ接続する。
これによりビット線ＢＬ、ＢＬには例えば図示の如き電
位差ΔＶが生じる。ラッチ回路２０とビット線ＢＬ、Ｂ
Ｌとの間にはトランスファゲート３４が入っており、時
点ｔ５でクロックφ！を上げてビット線をラッチ回路へ
接続するとセンスアンプにより増幅され、本例ではＢＬ
はＶｃｃへ立上り、１ＴはＶｓｓへ立下る。ラッチ回路
２０はこの増幅されたビット線電位を取込み、これを保
持する。
位差ΔＶが生じる。ラッチ回路２０とビット線ＢＬ、Ｂ
Ｌとの間にはトランスファゲート３４が入っており、時
点ｔ５でクロックφ！を上げてビット線をラッチ回路へ
接続するとセンスアンプにより増幅され、本例ではＢＬ
はＶｃｃへ立上り、１ＴはＶｓｓへ立下る。ラッチ回路
２０はこの増幅されたビット線電位を取込み、これを保
持する。
クロックφｒはこの後立下げ、ビット線とラッチ回路と
の接続を断つ。その後ワードデコーダ１２はワード線Ｗ
ＬＯを非選択に戻す。
の接続を断つ。その後ワードデコーダ１２はワード線Ｗ
ＬＯを非選択に戻す。
その後（時点ｔｓ）制御回路２８はチップセレクト信号
ＣＥｎを立上げ、これによりアドレスバッファ２４は外
部アドレスＡａｍＡｍを取込んでＭＯＳレベルのＡ、Ａ
を出力する。一方セルアレイでは図示しないがビット線
対の充放電回路が働らき、ＢＬ、ＢＬを短絡して各々を
Ｖｃｃ／２にする。また制御回路２６は信号ＣＥＩを立
下げる。
ＣＥｎを立上げ、これによりアドレスバッファ２４は外
部アドレスＡａｍＡｍを取込んでＭＯＳレベルのＡ、Ａ
を出力する。一方セルアレイでは図示しないがビット線
対の充放電回路が働らき、ＢＬ、ＢＬを短絡して各々を
Ｖｃｃ／２にする。また制御回路２６は信号ＣＥＩを立
下げる。
アドレスバッファ２４によりアドレスＡ、Ａを受けたワ
ードデコーダ１４は時点ｔ７でワード線本例ではＷＬＩ
を選択し、該ワード線に連なるメモリセルを各々のビッ
ト線へ接続する。従ってビット線ＢＬ、ＢＬには図示の
如き電位差がつき、時点ｔｏでクロックφ、が入ってト
ランスファゲート３６がビット線をコラムデコーダ１８
に接続すると、センスアンプにより該電位差が増幅され
、本例ではＢＬがＶｃｃに、ＢＬが■ＳＳになる。
ードデコーダ１４は時点ｔ７でワード線本例ではＷＬＩ
を選択し、該ワード線に連なるメモリセルを各々のビッ
ト線へ接続する。従ってビット線ＢＬ、ＢＬには図示の
如き電位差がつき、時点ｔｏでクロックφ、が入ってト
ランスファゲート３６がビット線をコラムデコーダ１８
に接続すると、センスアンプにより該電位差が増幅され
、本例ではＢＬがＶｃｃに、ＢＬが■ＳＳになる。
アドレスバッファ２２，２４はアドレスＡ、 Ａをコラ
ムデコーダ１６．１８へも与えるので、ラッチ回路２０
へ取込まれた時点ｔ５以降のビット線電位の該アドレス
（コラムアドレス）で選択されたもの１つがコラムデコ
ーダ１６、データバスＤＢ、出力回路２０を通して出力
され、また時点ｔ８以降のビット線電位がコラムデコー
ダ１８、データバスＤＢ、Ｉ１０回路３２を通して出力
される。
ムデコーダ１６．１８へも与えるので、ラッチ回路２０
へ取込まれた時点ｔ５以降のビット線電位の該アドレス
（コラムアドレス）で選択されたもの１つがコラムデコ
ーダ１６、データバスＤＢ、出力回路２０を通して出力
され、また時点ｔ８以降のビット線電位がコラムデコー
ダ１８、データバスＤＢ、Ｉ１０回路３２を通して出力
される。
コラムデコーダ１６側は本メモリでは読出し専用であり
、これに対してコラムデコーダ１Ｂ側は読出し及び書込
み用である。書込みは読出したあと、時点ｔｅ以降で行
なう。書込み時はライトイネーブル信号ＷＥがＩ１０回
路３２を入力回路に切換え、Ｉ１０端子からの読出しデ
ータの出力は禁止し、代って該端子からの書込みデータ
に従ってデータバスＤＢのＨ，Ｌを定め、コラムデコー
ダ１８を通して、アドレスＡｏｘＡｍにより選択したビ
ット線の電位を上記Ｈ，Ｌに従がわせ、選択メモリセル
へ該データを書込む。書込みが終了したときクロックφ
、ワード線ＷＬＩは下げ、■ 信号ＧＥは上がり、１アクセスサイクルが終了する。次
のサイクルはビット線充放電、ＣＥ立下りから始まる。
、これに対してコラムデコーダ１Ｂ側は読出し及び書込
み用である。書込みは読出したあと、時点ｔｅ以降で行
なう。書込み時はライトイネーブル信号ＷＥがＩ１０回
路３２を入力回路に切換え、Ｉ１０端子からの読出しデ
ータの出力は禁止し、代って該端子からの書込みデータ
に従ってデータバスＤＢのＨ，Ｌを定め、コラムデコー
ダ１８を通して、アドレスＡｏｘＡｍにより選択したビ
ット線の電位を上記Ｈ，Ｌに従がわせ、選択メモリセル
へ該データを書込む。書込みが終了したときクロックφ
、ワード線ＷＬＩは下げ、■ 信号ＧＥは上がり、１アクセスサイクルが終了する。次
のサイクルはビット線充放電、ＣＥ立下りから始まる。
ビット線ＢＬ、百工をＶｃｃ／２に充放電する型のＤＲ
Ａ？１ではダミーセルは不要で、リアルセルがＢＬ側に
あるときはＢＬが、ＢＬ側にあるときはＢＬが基準電位
を与える。リアルセルはデータ１゜Ｏに応じてＶｃｃ又
はＶｓｓに充放電されるので、Ｖｃｃのときはビット線
電位をＶ ｃｃ／ ２より上げ、Ｖｓｓのときはそれよ
り下げる。ΔＶはこれによる電位差である。
Ａ？１ではダミーセルは不要で、リアルセルがＢＬ側に
あるときはＢＬが、ＢＬ側にあるときはＢＬが基準電位
を与える。リアルセルはデータ１゜Ｏに応じてＶｃｃ又
はＶｓｓに充放電されるので、Ｖｃｃのときはビット線
電位をＶ ｃｃ／ ２より上げ、Ｖｓｓのときはそれよ
り下げる。ΔＶはこれによる電位差である。
出力回路３０は読み出しデータをラッチして、３１の立
ち上がりまでＤｏｕｔにデータを保持する。
ち上がりまでＤｏｕｔにデータを保持する。
以上説明したように本発明によればＤＲＡＭセルを使用
して、そしてビット線及びワード線は１重に設けるだけ
で、互いに独立に同時アクセスが可能な、集積度の高い
２ポ一トＲＡＭを提供することができる。
して、そしてビット線及びワード線は１重に設けるだけ
で、互いに独立に同時アクセスが可能な、集積度の高い
２ポ一トＲＡＭを提供することができる。
第１図は本発明の実施例を示すブロック図、第２図は動
作説明用の波形図である。 第１図で１０はセルアレイ、１２．１６は第１のワード
デコーダおよびコラムデコーダ、１４゜１８は第２のワ
ードデコーダおよびコラムデコーダ、２０はラッチ回路
、Ａ ｏ ” Ａ ｍはアドレスビットである。
作説明用の波形図である。 第１図で１０はセルアレイ、１２．１６は第１のワード
デコーダおよびコラムデコーダ、１４゜１８は第２のワ
ードデコーダおよびコラムデコーダ、２０はラッチ回路
、Ａ ｏ ” Ａ ｍはアドレスビットである。
Claims (1)
- 【特許請求の範囲】 複数のダイナミックメモリセル（ＭＣ）、及びこれらに
一重に配設したワード線（ＷＬ）およびビット線（ＢＬ
、ＢＬ）を有するセルアレイ（１０）と、 該ワード線およびビット線に対する第１のワードデコー
ダ（１２）およびコラムデコーダ（１６）、該ワード線
およびビット線に対する第２のワードデコーダ（１４）
およびコラムデコーダ（１８）、およびこれらのデコー
ダに対してアドレスビットおよびその反転ビットを供給
する第１、第２のアドレスバッファ（２２、２４）を備
え、 第１のコラムデコーダ（１６）とビット線とは第１のト
ランスファゲート（３４）及びラッチ回路（２０）を介
して接続し、また第２のコラムデコーダ（１８）とビッ
ト線との間は第２のトランスファゲート（３６）を介し
て接続し、 第１のワードデコーダおよびコラムデコーダでセルアレ
イをアクセスして読出しデータを前記ラッチ回路にラッ
チして出力し、続いて第２のワードデコーダおよびコラ
ムデコーダでセルアレイをアクセスし、こうして１アク
セスサイクルを終了するようにしてなることを特徴とす
るデュアルポート型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131442A JPS62287498A (ja) | 1986-06-06 | 1986-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61131442A JPS62287498A (ja) | 1986-06-06 | 1986-06-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62287498A true JPS62287498A (ja) | 1987-12-14 |
Family
ID=15058055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61131442A Pending JPS62287498A (ja) | 1986-06-06 | 1986-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62287498A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134785A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH01258161A (ja) * | 1988-04-08 | 1989-10-16 | Sony Corp | メモリ装置 |
| US5313551A (en) * | 1988-12-28 | 1994-05-17 | North American Philips Corporation | Multiport memory bypass under software control |
| US6018478A (en) * | 1996-07-17 | 2000-01-25 | Nec Corporation | Random access memory with separate row and column designation circuits for reading and writing |
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
-
1986
- 1986-06-06 JP JP61131442A patent/JPS62287498A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134785A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH01258161A (ja) * | 1988-04-08 | 1989-10-16 | Sony Corp | メモリ装置 |
| US5313551A (en) * | 1988-12-28 | 1994-05-17 | North American Philips Corporation | Multiport memory bypass under software control |
| US6018478A (en) * | 1996-07-17 | 2000-01-25 | Nec Corporation | Random access memory with separate row and column designation circuits for reading and writing |
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| EP0162083B1 (en) | Glitch lockout circuit for memory array | |
| US20010037429A1 (en) | Balanced switching method and circuit | |
| US5717638A (en) | Multi-port memory cells and memory with parallel data initialization | |
| JPH0793009B2 (ja) | 半導体記憶装置 | |
| JPH02273396A (ja) | タイミング回路 | |
| JPS61160898A (ja) | 半導体記憶装置 | |
| US5227697A (en) | Dynamic type semiconductor memory | |
| US4200917A (en) | Quiet column decoder | |
| US5235543A (en) | Dual port static memory with one cycle read-modify-write | |
| US6310818B1 (en) | Semiconductor memory device and method of changing output data of the same | |
| US4380055A (en) | Static RAM memory cell | |
| JP2900854B2 (ja) | 半導体記憶装置 | |
| JPS62287498A (ja) | 半導体記憶装置 | |
| EP0166642A2 (en) | Block-divided semiconductor memory device having divided bit lines | |
| US4558434A (en) | Semiconductor memory device | |
| US6487132B2 (en) | Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations | |
| US5828618A (en) | Line memory | |
| WO1985002314A2 (en) | Semiconductor memory | |
| JP2003045187A (ja) | 半導体記憶装置 | |
| JP2969630B2 (ja) | 読出し回路 | |
| JPH01185896A (ja) | 半導体記億装置 | |
| JPH01138694A (ja) | メモリ装置 | |
| JPS6142794A (ja) | 半導体記憶装置のセンスアンプ系 | |
| JPH01199393A (ja) | 半導体記憶装置 |