JPH06196746A - 光電変換装置、駆動回路、半導体発光素子駆動回路、記憶装置、及びシーケンシャルアクセスメモリー - Google Patents

光電変換装置、駆動回路、半導体発光素子駆動回路、記憶装置、及びシーケンシャルアクセスメモリー

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JPH06196746A
JPH06196746A JP35774292A JP35774292A JPH06196746A JP H06196746 A JPH06196746 A JP H06196746A JP 35774292 A JP35774292 A JP 35774292A JP 35774292 A JP35774292 A JP 35774292A JP H06196746 A JPH06196746 A JP H06196746A
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Toshiaki Sato
俊明 佐藤
Shunichi Kaizu
俊一 海津
Toshihiko Ichinose
敏彦 一瀬
Takaharu Ishizuka
敬治 石塚
Shunichi Morita
俊一 森田
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Canon Inc
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Abstract

(57)【要約】 【目的】 暗電流によるノイズ成分を補償し、低照度領
域までリニアリティのある光出力を得る。 【構成】 フォトダイオード１と、フォトダイオード１
と相似形を成す遮光したｐｎ接合ダイオード２と、ｐｎ
接合ダイオードの逆方向飽和電流を前記フォトダイオー
ドと前記ｐｎ接合ダイオードとの相似比倍する電流増幅
手段３と、この電流増幅手段により増幅された電流を前
記フォトダイオードの発生電流から差引いて出力する出
力手段４と、を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は光電変換装置に係り、特
にフォトダイオードの光起電力効果を用いた光電変換装
置に関するものである。
【０００２】また、本発明は駆動回路及び半導体発光素
子駆動回路に係り、特に半導体発光素子などの負荷を高
速でスイッチング動作させるための駆動回路及び該駆動
回路を用いた半導体発光素子駆動回路に関するものであ
る。
【０００３】また、本発明は記憶装置に係り、特に複数
のデータ記憶要素に固定された複数のデータを記憶さ
せ、任意の選択信号を与えることによって、任意のデー
タを出力する記憶装置に関するものである。
【０００４】本発明は、アドレスをシーケンシャルアク
セスするメモリーに関するものである。
【０００５】
【従来の技術】（従来例１）まず、本発明の光電変換装
置に係る従来の技術について説明する。
【０００６】従来、フォトダイオードを用いた光電変換
装置は、通常図２０に示す様にフォトダイオード１を直
接オペアンプ５等から構成される電流−電圧変換器の反
転入力端子に接続し、光の照射によって前記フォトダイ
オード１で発生した光起電流ＩL を電圧交換し、光量に
応じた電圧出力を得る様に構成されている。オプアンプ
５の非反転入力端子には電圧Ｖ1 が印加される。
【０００７】フォトダイオード１は電圧Ｖ1 及びフォト
ダイオード１のカソード側に印加される電圧Ｖ2 によっ
てｐｎ接合をゼロバイアス（Ｖ1 ＝Ｖ2 ）又は逆バイア
ス（Ｖ1 ＜Ｖ2 ）の状態として使用される。 （従来例２）次に、本発明の駆動回路及び半導体発光素
子駆動回路に係る従来の技術について説明する。
【０００８】図２３は従来の駆動回路の一例を示す回路
構成図であり、半導体発光素子の駆動回路である。同図
に示すように、カソードが低電位点（ＧＮＤ）に接続さ
れているレーザダイオード５０のアノードはＮＰＮトラ
ンジスタ１９，２０より構成されるカレントミラー回路
の出力に接続され、上記カレントミラー回路の入力低電
位点の間にはレーザダイオードをスイッチングさせる能
動素子４０が接続されている。さらに上記カレントミラ
ー回路の入力と高電位点（ＶCC）の間にはＰＭＯＳトラ
ンジスタ３８，３９より構成されるカレントミラー回路
が接続されている。
【０００９】次に上記駆動回路の動作について説明す
る。
【００１０】いま、Ｐ0 なるレーザ出力でレーザを発光
させるにはＩ0 なる入力電流が必要であるとし、図２３
において、ＮＰＮトランジスタ１９，２０より構成され
るカレントミラー回路の入力電流をＩ1 、カレントミラ
ー比を１：ｎとする。スイッチング用能動素子４０がＯ
ＦＦのとき、レーザダイオード５０にはｎＩ1 なる電流
が流れ、ｎＩ1 がＩ0 と等しいときレーザダイオード５
０はＰ0 なる出力で発光する。一方、スイッチング用能
動素子４０がＯＮのとき、スイッチング用能動素子４０
にはＩ1 なる電流の吸い込みが生じてレーザダイオード
５０に流れる電流は無くなり、レーザの発光は停止され
る。従って図２３の回路では、スイッチング用能動素子
４０の制御信号によりレーザダイオード５０にスイッチ
ング動作を行わせることができる。 （従来例３）次に本発明の記憶装置に係る従来の技術に
ついて説明する。
【００１１】従来、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）は図２４、図２５のように構成されていた。
図２４に示すように、ＲＯＭにアドレス信号ａを入力す
ることにより、任意の出力ｂを得ることができる。ＲＯ
Ｍの総ビット数は２n ×ｍで定義される。一般に、ＲＯ
Ｍのデータは、ＭＯＳトランジスタで構成する場合に
は、ＭＯＳトランジスタが、物理的に配置されているか
どうか、あるいは物理的に結線されているかどうかによ
って生成される。図２５はＭＯＳトランジスタｍφφを
結線しない場合のＲＯＭの構成を示すものである。
【００１２】以下、その動作を具体的に説明する。ＲＯ
Ｍのデータとして、表１のようなデータについて考え
る。
【００１３】
【表１】 表１のように図２５に示されるＲＯＭにワードアドレス
ａφを入力するとデータ“１φ”が出力され、ワードア
ドレスａ１を入力するとデータ“１１”が出力される。
なお、図２５の構成のＲＯＭは、図２６のタイミングで
動作されるものとする。
【００１４】ＣＫ（クロック）信号がＬｏｗレベルの期
間において、出力Ｄ１，Ｄ２がプリチャージ回路（図２
５に図示）によってＨｉｇｈレベルまでプリチャージさ
れるとする。次にＲＯＭに対して、図２４のようにｎビ
ットのアドレス信号ａが入力されて、所定のアドレスデ
コーダ回路によってデコードされ、ワードアドレスａ
φ，ａ１，…が決定される（デコード回路の出力をワー
ドアドレスと呼ぶものとする。）。なお、ワードアドレ
スａφが選択されるとそのワードアドレスａφの信号ラ
インはＨｉｇｈレベルになり、他のワードアドレスの信
号ラインは全てＬｏｗレベルになるとする。ワードアド
レスａ１が選択された場合においても同様である。
【００１５】今、ワードアドレスａφが選択され、ＣＫ
信号がＨｉｇｈレベルになると、ＭＯＳトランジスタｍ
φ１がＯＮとなリ、プリチャージ回路の出力がハイ・イ
ンピーダンスとなって、出力ラインｑ１はＬｏｗレベル
となる。出力ラインｑ１の信号はインバータＩ１により
反転され出力Ｄ１はＨｉｇｈレベルとなる。一方出力ラ
インｑφはＭＯＳトランジスタｍφφに接続されていな
いので、Ｈｉｇｈレベルのままである。このＨｉｇｈレ
ベルは、出力ラインｑφに接続されている寄生容量によ
り一定時間保持される。出力ラインｑφの信号はインバ
ータＩφにより反転され、出力ＤφはＬｏｗレベルとな
る。即ち、データ“１φ”が出力されることになる。な
お、ワードアドレスａ１が選択された場合でも同様にし
てデータ“１１”がＲＯＭより出力される。上記構成の
ＲＯＭにおいて、ワードアドレスａφの出力データを確
定させる手段としては、図２５にように出力ラインｑφ
にＭＯＳトランジスタｍφφを接続しない場合の他に、
ＭＯＳトランジスタｍφφを形成しない場合などが考え
られる。 （従来例４）次に本発明のシーケンシャルアクセスメモ
リーに係る従来の技術について説明する。
【００１６】シーケンシャルアクセスメモリーは、所定
の記憶情報を得る場合、配列された情報を順次アクセス
して所定の情報に達するものであり、アクセス時間は記
憶場所ごとに異なり、一般的にランダムアクセスメモリ
ー等に比してアクセス時間は遅い。
【００１７】従来、シーケンシャルアクセスメモリーは
リード・ライトを行なうメモリーセルを特定するための
アドレスデコード機能を持ったメモリーとカウンタとで
構成されていた。ここでカウンタはアドレスをシーケン
シャルに与えるポインタである。
【００１８】シーケンシャルアクセスメモリーの高速化
技術としては、入出力データをデマルチプレクス又はマ
ルチプレクスして、いくつかのサイクルのデータに対し
メモリーアレイをバンク又はブロックに分割して交互に
リードする技術が用いられていた。また省面積，高速化
を図るため、カウンターデコーダの代りにシフトレジス
タが使われることもあった。図２７はデュアルポートメ
モリー４０１と二つのカウンタ４０２，４０３を使った
ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）の
回路図である。
【００１９】
【発明が解決しようとする課題】（課題１）しかしなが
ら、従来例１において説明した従来の光電変換装置で
は、フォトダイオード１は光量が０の時でも暗電流ＩD
が流れる為に、低照度領域ではノイズ成分が出力に現わ
れる。すなわち図２０の従来例に於て出力Ｖ0 は、 Ｖ0 ＝Ｖ1 −Ｒ3 ＩL （光量大 ＩL ≫ＩD ） （１） Ｖ0 ＝Ｖ1 −（Ｒ3 ＩL ＋Ｒ3 ＩD ）（光量小 ＩL ≒ＩD ） （２） となる。ここで（２）式の右辺第３項（−Ｒ3 ＩD ）が
暗電流ＩD によるノイズ成分である。このノイズ成分は
低照度領域の光出力のリニアリティを図２１の様に失調
させ低照度領域の光の測定に限界を与えてしまい、かつ
前記暗電流ＩD は温度及び前記フォトダイオード１のｐ
ｎ接合の逆バイアス量によって図２２に示す様に著しく
変化するので、使用状態及び使用環境によっても前記測
定限界が大きく変動してしまうという課題があった。 （課題２）また、従来例２において説明した従来の駆動
回路は、カレントミラー回路の寄生容量が大きいためレ
ーザダイオード５０を高速でスイッチング動作させる際
に上記寄生容量によりレーザダイオード５０のスイッチ
ング速度が律速されるという課題があった。
【００２０】また、従来例の駆動回路の負荷の両端にか
かる電圧ＶL が、例えば１．５〜２．５Ｖの場合、駆動
回路を電源電圧５Ｖで動作させようとすると電圧ＶL 及
び図２３のＮＰＮトランジスタ１９，２０のベース−エ
ミッタ間電圧のために、図２３のＰＭＯＳトランジスタ
３８，３９より構成されるカレントミラー回路の動作マ
ージンが十分に確保できないという課題もあった。
【００２１】本発明の駆動回路及び半導体発光素子駆動
回路は、このような課題を解消するためになされたもの
で、半導体発光素子などの負荷を高速でスイッチング動
作させ、かつ駆動回路自身の動作マージンを十分に確保
できる駆動回路及び半導体発光素子駆動回路を得ること
を目的とする。 （課題３）また、従来例３において説明した従来の記憶
装置では、既に述べたように、アドレス入力ａがｎビッ
トで出力ｂがｍビットの場合において、総ビット数は２
n×ｍとなり、ＲＯＭのデータを生成させる手段として
図２５のような構成をとると、ＲＯＭを実現する面積と
して、ＭＯＳトランジスタの２n ×ｍ個分の面積が必要
であった。
【００２２】従って、総ビット数が増大することによ
り、面積が増大し、コストが上昇したり動作スピードが
低減するなどの課題があった。 （課題４）また、従来例４において説明した従来例で
は、アドレスデコード機能を持つメモリーとカウンター
とを用い、シーケンシャルアクセスメモリーを実現した
場合、アドレスデコードによる性能（サイクルタイム）
の劣化及びデコーダ回路によるチップ面積の増加の問題
があった。これをデマルチプレクサ、マルチプレクサ又
はバンク構成を使って高速化した場合、付加回路による
回路規模の増大、回路の複雑化を招くことになる。
【００２３】またシフトレジスタを使い回路を省面積・
高速化した場合に、メモリーのアドレスデコード時間が
不用となっても、外部制御信号（クロック）のデューテ
ィ比によっては十分な特性を得ることができなかった。
これは、メモリーの動作が一般にクロックの各電位に対
し、独立した別々の動作を割り当てており、それぞれに
必要とされる時間が異るためである。さらにメモリーが
大容量化した場合、マスクパターンにおいてメモリーセ
ルアレイを分割するとき、各アレイに対する制御が複雑
になった。
【００２４】
【課題を解決するための手段】本発明の光電変換装置
は、前述した課題１を解決するものであって、フォトダ
イオードと、このフォトダイオードと相似形を成す遮光
したｐｎ接合ダイオードと、このｐｎ接合ダイオードの
逆方向飽和電流を前記フォトダイオードと前記ｐｎ接合
ダイオードとの相似比倍する電流増幅手段と、この電流
増幅手段により増幅された電流を前記フォトダイオード
の発生電流から差引いて出力する出力手段と、を備えた
ことを特徴とする。
【００２５】また、本発明の駆動回路は、前述した課題
２を解決するものであって、カレントミラー回路の出力
トランジスタの一方の主電極を負荷に接続し、該出力ト
ランジスタにより負荷に流す電流の制御を行う駆動回路
において、前記出力トランジスタの制御電極に電流を供
給する電流供給手段を設けたことを特徴とする。
【００２６】また、本発明の半導体発光素子駆動回路
は、上記駆動回路を用いたものであって、カレントミラ
ー回路の出力トランジスタの一方の主電極を半導体発光
素子に接続し、該出力トランジスタにより該半導体発光
素子に流す電流の制御を行う半導体発光素子駆動回路に
おいて、前記出力トランジスタの制御電極に電流を供給
する電流供給手段を設けたことを特徴とする。
【００２７】また、本発明の記憶装置は、前述した課題
３を解決するものであって、複数のデータ記憶要素に固
定された複数のデータを記憶させ、任意の選択信号を与
えることによって、任意のデータを出力する記憶装置に
おいて、出現頻度の高いデータを確定させるデータ記憶
要素を省略し、該出現頻度の高いデータが選択された時
に、該出現頻度の高いデータに出力を確定させる手段を
設けたことを特徴とする。
【００２８】また、本発明のシーケンシャルアクセスメ
モリーは、前述した課題４を解決するものであって、メ
モリセルアレイのロー（行）アドレスとカラム（列）ア
ドレスを選択するシフトレジスタと、外部制御信号より
内部制御信号及び分周信号を生成し該シフトレジスタを
動作させる制御手段と、を備えたことを特徴とする。
【００２９】
【作用】（本発明の光電変換装置の作用）本発明の光電
変換装置は、フォトダイオードと、このフォトダイオー
ドと相似形を成す遮光したｐｎ接合ダイオードと、この
ｐｎ接合ダイオードの逆方向飽和電流ＩS を前記フォト
ダイオードと前記ｐｎ接合ダイオードとの相似比倍する
電流増幅手段と、この電流増幅手段により増幅された電
流を前記フォトダイオードの発生電流から差引いて出力
する出力手段と、を設け、前記フォトダイオードの発生
電流（光起電流ＩL ＋暗電流ＩD ）から前記電流増幅手
段により増幅された前記ｐｎ接合ダイオードの逆方向飽
和電流の相似比倍の電流を差引いて前記出力手段から出
力することにより前記フォトダイオードの暗電流による
低照度領域でのノイズ成分を補償したものである。 （本発明の駆動回路及び半導体発光素子駆動回路の作
用）本発明の駆動回路は、カレントミラー回路の出力が
制御信号によりＯＮになる際、上記カレントミラー回路
の出力トランジスタの制御電極を駆動するための電流供
給手段を設けることにより、負荷を高速にスイッチング
動作させることを可能としたものである。
【００３０】本発明の半導体発光素子駆動回路は上記駆
動回路をレーザダイオード等の半導体発光素子の駆動に
用いたものである。
【００３１】以下、本発明の駆動回路の作用について図
面を用いて説明する。
【００３２】図３は、本発明に係る駆動回路の原理を説
明するための回路図である。同図において、１１はカレ
ントミラー回路、１２は電流供給手段となる電流源、１
３はＮＭＯＳトランジスタ、１４はレーザダイオード、
１５，１７，１８はＮＰＮトランジスタ（ＮＰＮトラン
ジスタ１８はカレントミラー回路の出力トランジスタと
なる）、１６は抵抗（Ｒ1 ）、１９，２０はＰＭＯＳト
ランジスタ、２１，２２はそれぞれ入力電圧Ｖin，駆動
電圧ＶCCが入力される端子である。またＣＮＴ１は出力
電流のＯＮ−ＯＦＦを制御する制御信号の入力端子、Ｃ
ＮＴ２はカレントミラー回路１１の出力トランジスタ１
８の制御電極となるベースを駆動する電流源１２のＯＮ
−ＯＦＦを制御する制御信号の入力端子である。出力ト
ランジスタ１８の一方の主電極となるエミッタはレーザ
ダイオード１４に接続される。
【００３３】いま、図３において、端子２１に入力電圧
Ｖinを印加したとき、ＮＰＮトランジスタ１５のコレク
タに流れる電流を内部リファレンス電流Ｉref とする。
ＮＰＮトランジスタ１５のベース−エミッタ間の電圧を
ＶBE、抵抗１６の抵抗値をＲ1 とすると、電流Ｉref は
（３）式のように表される。
【００３４】 （３）式の関係を図４のグラフに示す。
【００３５】ここで、ＰＭＯＳトランジスタ１９，２０
のゲート長比を１：ｎとし、ゲート幅は等しいとする。
またＮＰＮトランジスタ１７，１８のエミッタ面積比を
１：ｍ、ＮＰＮトランジスタ１７，１８の電流増幅率
（ｈFE）をともにβとすると、ＮＰＮトランジスタ１７
のベース電流ＩB1は（４）式のように表される。
【００３６】 ＰＭＯＳトランジスタ１９，２０のゲートは互いに接続
されており同電位であり、かつソースは共に高電位点に
接続されているので、ＰＭＯＳトランジスタ１９，２０
のゲート−ソース間電圧は互いに等しい。一方、上記の
ようにＰＭＯＳトランジスタ１９，２０のゲート長比は
１：ｎである。ＰＭＯＳトランジスタ２０のドレイン電
流はＮＰＮトランジスタ１８のベース電流と等しく、こ
れをＩB2とすると、ＩB2は（５）式のように表される。
【００３７】 またＮＰＮトランジスタ１７，１８のエミッタ面積比は
１：ｍであり、いまｍ＝ｎとする。よってＮＰＮトラン
ジスタ１８のコレクタ電流をＩC2とすると、駆動回路の
出力電流Ｉout は上記（５）式を用いて（６）式で表さ
れる。
【００３８】 Ｉout ＝ＩB2＋ＩC2＝（１＋β）ｎＩB1 ＝ｎＩref （６） （６）式の関係を図５のグラフに示す。
【００３９】さて、図６は本発明による駆動回路の動作
を表した過渡特性を示すタイミングチャートである。
【００４０】まず、図３の入力端子２１に電圧Ｖinを印
加し、電流源１２がＯＦＦの状態のとき（電流源１２を
設けない場合に対応する）に、出力電流制御信号を端子
ＣＮＴ１に印加すると、出力電流Ｉout1が流れる。図６
のＣＮＴ１で示す波形はレーザダイオード１４がＯＮす
るタイミングを示し、Ｉout1で示す波形はレーザダイオ
ード１４に流れる電流を示す。出力電流Ｉout1は図３に
おけるカレントミラー回路を構成するトランジスタの寄
生容量によって定常状態に達するまでに時間がかかる。
【００４１】次に、出力電流制御信号を端子ＣＮＴ１に
印加するのと同期させて、電流源１２の制御信号を端子
ＣＮＴ２に印加すると、出力電流Ｉout2が流れる。図６
のＣＮＴ２で示す波形は電流源１２がＯＮするタイミン
グを示し、Ｉout2で示す波形はレーザダイオード１４に
流れる電流を示す。カレントミラー回路の出力トランジ
スタ１８のベースが電流源１２によってオーバードライ
ブされることにより、出力電流はＩout2のようになり、
従来の出力電流Ｉout1よりも短時間で定常状態に達する
ことが可能となる。
【００４２】なお、端子ＣＮＴ２に電流源１２の制御信
号を印加する際、電流源１２は出力電流の立ち上がり時
のみに動作すればよいことから、端子ＣＮＴ２の制御信
号のパルス幅ｔ2 は端子ＣＮＴ１の制御信号のパルス幅
ｔ1 よりも小さくてよく、そのため電流源１２による消
費電流の増加を最小限に抑えることができる。 （本発明の記憶装置の作用）本発明の記憶装置は、ＲＯ
Ｍ等の記憶装置のデータの中で、出現頻度の高いデータ
を生成するデータ記憶要素を省略し、省略されたデータ
記憶要素のアドレスがアクセスされた時のデータを確定
されるための手段を設けることにより、出現頻度の低い
データはデータ記憶要素に基づいて出力を行い、出現頻
度の高いデータは該手段より確定されたデータを出力す
るものであり、出現頻度の高いデータを生成するデータ
記憶要素を省略することで、総ビット数を低減させるも
のである。 （本発明のシーケンシャルアクセスメモリーの作用）本
発明のシーケンシャルアクセスメモリーは、アドレスポ
インタとしてシフトレジスタを用い、外部制御信号を使
って内部制御信号及び分周信号を生成して該シフトレジ
スタを動作させることで、省面積、高速のシーケンシャ
ルアクセスメモリーを構成するものである。
【００４３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 〔本発明の光電変換装置の実施例〕（実施例１）図１は
本発明の光電変換装置の第１実施例を示す回路構成図で
あり、同図に於て、１はフォトダイオード、２はフォト
ダイオード１と相似形を成す遮光したｐｎ接合ダイオー
ド、３はカレントミラー回路より成る電流増幅手段、４
はオペアンプ５から構成される電流−電圧交換部（出力
手段となる）である。
【００４４】フォトダイオード１に光が照射されるとフ
ォトダイオード１は光起電流ＩL と暗電流ＩD の和とな
る電流ＩL ＋ＩD を流す。一方、前記遮光されたｐｎ接
合ダイオード２はその形状が前記フォトダイオード１と
相似形（１：ｎ）であるから逆方向飽和電流ＩS はＶ3
により逆バイアス量をＶ2 −Ｖ1 と等しくしてやれば、 ＩS ＝ＩD ／ｎ （７） と表わされ、これが電流増幅手段３となる、トランジス
タＱ１〜Ｑ３及び抵抗Ｒ1 ，Ｒ2 より構成されるカレン
トミラー回路の入力電流となる。
【００４５】ここで、 となる様に抵抗Ｒ2 を設定してやれば、カレントミラー
回路の出力電流は、 ｎＩS ＝ＩD （９） となり前記フォトダイオード１の暗電流ＩD と等しくな
る。従って、キルヒホッフの法則より電流−電圧変換部
４の抵抗Ｒ3 （オプアンプ５の出力端子と反転入力端子
間に接続される）には光起電流成分ＩL のみが流れ、出
力電圧ＶO は、 ＶO ＝Ｖ1 −Ｒ3 ・ＩL （10） となり暗電流ＩD によるノイズ成分が補償され、低照度
領域までリニアリティのある光電変換出力を得ることが
出来、また温度変化に対する変動も暗電流ＩD の変動に
対して前記ｐｎ接合ダイオード２の逆方向飽和電流ＩS
のｎ倍の電流の差分をとっているので前記電流増幅手段
３の温度による増幅誤差のみが出力に現われるだけで大
幅に軽減することが可能となる。
【００４６】なお本実施例では前記電流増幅手段３であ
るところのカレントミラー回路は、バイポーラトランジ
スタで記述したがＦＥＴで構成しても同様の効果が得ら
れる。 （実施例２）図２は本発明の光電変換装置の第２実施例
を示す回路構成図であり、第１実施例との違いは電流増
幅手段３がオペアンプ５′によって構成されている点で
ある。このオプアンプ５′の出力端子と反転入力端子
間、及び出力端子と非反転入力端子間には各々抵抗Ｒ
4 ，抵抗Ｒ5 が接続されている。
【００４７】本実施例ではｐｎ接合ダイオード２の逆方
向飽和電流ＩS は抵抗Ｒ4 を流れオペアンプ５′の出力
ＶA はオペアンプ５′の仮想接地点であるところのＶ1
より（11）式の様になる。
【００４８】 ＶA ＝Ｖ1 −Ｒ4 ・ＩS （11） 従って、 Ｒ5 ＝Ｒ4 ／ｎ （ｎ：相似比） （12） とすることによって抵抗Ｒ5 には、 ｎＩS ＝ＩD （13） なる電流が流れ、フォトダイオード１の発生電流ＩL ＋
ＩD から（13）式を減ずることによって出力電圧Ｖ0
は、 Ｖ0 ＝Ｖ1 −Ｒ3 ・ＬL （14） となり、暗電流ＩD によるノイズ成分が補償される。 〔本発明の駆動回路及び半導体発光素子駆動回路の実施
例〕なお以下の説明においては、本発明の駆動回路を半
導体発光素子駆動回路に用いた場合を説明するが、本発
明の駆動回路は特にかかる用途に限定されるものではな
い。
【００４９】図７は本発明の駆動回路の一実施例を示す
回路図である。なお、図３と同一構成部材については同
一符号を付する。
【００５０】図７に示すように、ＰＭＯＳトランジスタ
２６〜２８は電流源１２を構成している。なお、電流源
１２のＯＮ−ＯＦＦ制御用のＰＭＯＳトランジスタ２８
はトランスミッションゲートに置き換えることも可能で
ある。
【００５１】図７に示すように、電流源１２を設け、図
６のように電流源１２の端子ＣＮＴ２に加えられる制御
信号を、端子ＣＮＴ１に加えられる駆動回路の出力電流
の制御信号に同期させてＯＮ−ＯＦＦさせることによ
り、出力電流の立ち上がりが短時間で定常状態に達する
ので、半導体発光素子などの負荷を高速でスイッチング
動作させることが可能となる。また、電流源１２は出力
電流の立ち上がり時のみ動作すればよいことから、端子
ＣＮＴ２のパルス幅は端子ＣＮＴ１のペルス幅よりも小
さくてよく、そのため電流源１２による消費電流の増加
を最小限に抑えることができる。
【００５２】また、図７においてカレントミラー回路を
ＮＰＮトランジスタ１７，１８及びＰＭＯＳトランジス
タ１９，２０のような構成にすることにより、従来不十
分であったカレントミラー回路の動作マージンも確保で
きる。
【００５３】さらに、駆動回路の入力電圧ＶinとＮＰＮ
トランジスタ１５のコレクタ電流（内部リファレンス電
流）Ｉref 及び出力電流Ｉout は前述した式（３）、式
（６）及び図４、図５のような関係にあるので、図７の
抵抗１６の抵抗値Ｒ1 あるいはカレントミラー回路のカ
レントミラー比ｎを変えることにより出力電流Ｉoutを
設定できる。
【００５４】さて、図７においてＮＰＮトランジスタ２
４のベース電流はＮＰＮトランジスタ１５のベース電流
ＩB1と等しく、ゆえにＮＰＮトランジスタ２４のベース
−エミッタ間電圧はＮＰＮトランジスタ１５のベース−
エミッタ間電圧と等しく、これをＶBEとする。いまＮＰ
Ｎトランジスタ２４のコレクタ電流をＩt 、抵抗２５の
抵抗値をＲ2 とすると、入力端子２１に電圧Ｖinを印加
したときのコレクタ電流Ｉt は（15）式のように表され
る。
【００５５】 さらに（15）式は前述した（３）式を用いて（16）式の
ように表される。
【００５６】 （16）式の関係を図８のグラフに示す。また、電流源１
２のカレントミラー比を１：Ｘとすると、電流源１２の
出力電流Ｉodは（17）式のように表せる。
【００５７】 よって、図７において電流源１２の出力電流Ｉodは（1
7）式のようにＩref と比例関係にあり、抵抗２５の抵
抗値Ｒ2 あるいは電流源１２のカレントミラー比Ｘを変
えることによって電流源１２の出力電流Ｉodを変えるこ
とが可能である。これにより駆動回路の負荷容量に応じ
て駆動回路の出力電流Ｉout の立ち上がり時間の最適化
が可能となる。
【００５８】図９、図１０は本発明の駆動回路の他の実
施例を示す部分回路図である。
【００５９】図９は、電流源１２のカレントミラー回路
を構成する能動素子として図７のＭＯＳトランジスタの
替わりにＰＮＰトランジスタを用いた場合の回路図であ
る。この実施例においては、電流源１２のカレントミラ
ー回路にＰＮＰトランジスタ２９，３０を用いることに
より、電流源１２の駆動能力を上げることができる。こ
れにより駆動回路の負荷の駆動能力を上げることができ
る。
【００６０】また図１０は、電流源１２のカレントミラ
ー回路を構成する能動素子としてＰＭＯＳトランジスタ
及びＮＰＮトランジスタを用いた例である。ＮＰＮトラ
ンジスタ３３，３４はエミッタサイズが同一のＰＮＰト
ランジスタよりも電流増幅率（ｈFE）が大きいため、こ
の実施例においては、図９の実施例と同一駆動能力の電
流源を構成する際に図９の実施例よりもトランジスタサ
イズを縮小できる。
【００６１】図１１は本発明の駆動回路の更に他の実施
例を示す部分回路図である。
【００６２】図１１は、図７における抵抗２５を可変抵
抗３５に置き換えることにより、電流源１２の出力電流
を可変にしたものであり、それにより駆動回路の出力電
流の立ち上がり時間の最適化が可能となる。 〔本発明の記憶装置の実施例〕（実施例１）図１２は本
発明の第１の実施例を示すＲＯＭの回路構成図であり、
本発明の特徴を最もよく表わす図面である。同図におい
て、Ｐ１，Ｐφはそれぞれ、出力ラインｑ１，ｑφをプ
リチャージする回路であり、ａφ，ａ８，ａ１４はＲＯ
Ｍの物理的アドレス空間から任意の一つを選択するもの
であり、ｍφφ，ｍφ１，ｍ８φ，ｍ８１，ｍ１４φ，
ｍ１４１はそれぞれＲＯＭデータを確定させるＭＯＳト
ランジスタである。図中Ｂ部はＲＯＭデータの中で最も
出現頻度の高いデータを省略した場合、その省略された
データをアクセスするアドレスが入力されたときに出力
を確定させる手段であり、出力ラインｑ１に接続され出
力Ｄ１を出力するバッファＩφと、バッファＩφの出力
に接続されるインバータＩ１と、インバータＩ１の出力
及び出力ラインｑφが接続され、出力Ｄφを出力するＡ
ＮＤ回路Ｉ２と、で構成されている。
【００６３】以下順を追ってその動作について説明す
る。
【００６４】動作タイミング例として、従来例で使用し
た図２６のタイミングチャートを使用する。本実施例で
はＲＯＭデータが表２のような場合について説明する。
【００６５】
【表２】 図２４に示したＲＯＭにアドレス信号ａが与えられる
と、アドレスデコーダーによって、任意の一つの物理的
アドレスａφ〜ａ１５が選択されるとする。ＲＯＭのデ
ータは上記表２に示すように、アドレスａφ，ａ８，ａ
１４を除いて全て“２”である。
【００６６】アドレス信号ａが入力されアドレスａφが
選択されると、まずＣＫ信号がＬｏｗレベルの期間で、
プリチャージ回路Ｐφ，Ｐ１により出力ラインｑφ，ｑ
１はＨｉｇｈレベルまでプリチャージされる。ＣＫ信号
がＨｉｇｈレベルになると、ＭＯＳトランジスタｍφ
１，ｍφφがオン状態であるため、出力ラインｑ１，ｑ
φはＬｏｗレベルになり、出力Ｄ１，ＤφもそれぞれＬ
ｏｗレベルになり、データ“φ”が確定する。
【００６７】次に、アドレスａ１が選択されると、アド
レスａφ，ａ８，ａ１４の信号ラインは全てＬｏｗレベ
ルなので、トランジスタｍφφ〜ｍ１４１はオフ状態で
あり、ＣＫ信号がＬｏｗレベルの期間で、出力ラインｑ
φ，ｑ１がＨｉｇｈレベルまでプリチャージされ、その
後ＣＫ信号がＨｉｇｈレベルになっても、出力ラインｑ
１は依然としてＨｉｇｈレベルであり、出力Ｄ１のＨｉ
ｇｈレベルが確定される。さらにＢ部において、出力Ｄ
１はインバータＩ1 により反転され、それが論理ＡＮＤ
回路Ｉ2 により出力ＤφをＬｏｗレベルに固定し、出力
ＤφのＬｏｗレベルが確定される。したがって出力デー
タは“２”となる。同様にして、アドレスａφ，ａ８，
ａ１４以外がアクセスされた場合の出力は全て“２”と
なる。アドレスａ８，ａ１４がアクセスされた場合には
同様にして、出力がそれぞれ“１”と“φ”となる。
【００６８】表２のデータを記憶する場合、従来の方法
では、アドレスが１６通り（図２４のアドレスａである
と、２進入力で最小４ビット）、出力が２ビットなの
で、１６×２＝３２個分のＭＯＳトランジスタを配置す
る面積を必要としていたが、本実施例によれば、アドレ
スａφ，ａ８，ａ１６に対応するトランジスタ６個で済
むので、ＭＯＳトランジスタの占有面積を大幅に縮小す
ることができる。
【００６９】なお、上記実施例において、図２４のアド
レスａが入力されて、図１２のアドレスａφ〜ａ１５の
一つが選択されればどのような入力であっても構わな
い。また、ＲＯＭのデータをアクセスする方法や、ＲＯ
Ｍのデータを作成する方法も任意であり、アドレス空間
の大きさや、出力ビット数も自由に設定できる。また省
略されたアドレスがアクセスされた場合に、出力を確定
させるための手段も、結果として目的とする出力が確定
できるのであるならば、どのような論理回路であっても
構わない。 （実施例２）次に本発明の第２の実施例として、アドレ
ス入力が３ｂｉｔ、つまりデコード後の番地が１６通り
あり、かつ、出力が３ｂｉｔであり、次表３のＲＯＭデ
ータファイルに示される内容が必要とされる場合のマス
クＲＯＭについて説明する。
【００７０】
【表３】 なお、図１３は本発明の第２の実施例を示すマスクＲＯ
Ｍの回路構成図であり、図１４はその動作を示すタイミ
ングチャートである。図１３において、Ｐ２，Ｐ１，Ｐ
φはそれぞれ、出力ラインｂ２，ｂ１，ｂφをプリチャ
ージする回路であり、ａ３，ａ６，ａ１１はＲＯＭの物
理的アドレス空間から任意の一つを選択するものであ
り、ｍφ〜ｍ６はそれぞれＲＯＭデータを確定させるＭ
ＯＳトランジスタである。図中Ｂ′部はＲＯＭデータの
中で最も出現頻度の高いデータを省略した場合、その省
略されたデータをアクセスするアドレスが入力されたと
きに出力を確定させる手段であり、出力ラインｂ２〜ｂ
φが接続されるＡＮＤ回路Ｌ１と、ＡＮＤ回路Ｌ１の出
力と出力ラインｂ２〜ｂφのいずれかとが接続されるＮ
ＯＲ回路Ｌ２〜Ｌ４と、で構成されている。
【００７１】図１３，図１４に示すように、ＣＫ信号が
Ｌｏｗレベルのプリチャージ期間において、プリチャー
ジ回路Ｐφ〜Ｐ２に接続される出力ラインｂ２〜ｂφは
全てＨｉｇｈレベルとなる。このＨｉｇｈレベルを論理
的に“１”とし、Ｌｏｗレベルを“φ”とする。プリチ
ャージ期間中はアドレスａ３，ａ６，ａ１１の信号ライ
ンはＬｏｗレベルであり、ＭＯＳトランジスタｍφ〜ｍ
６は全てオフしている。次に、ＣＫ信号がＨｉｇｈレベ
ルとなり、読み出し期間に入ると、プリチャージ回路Ｐ
φ〜Ｐ２の出力はＨｉｇｈインピーダンスとなり、ＭＯ
Ｓトランジスタｍφ〜ｍ６がオンしないかぎり、出力ラ
インｂφ〜ｂ２の電位はＨｉｇｈレベルに保持される。
【００７２】ここで、ＲＯＭにアドレスａ５が入力され
ると、アドレスａ５をデコードする、デコーダーが物理
的に存在しないので、出力ラインｂφ〜ｂ２はＨｉｇｈ
レベルのままである。したがって、ＡＮＤ回路Ｌ１の出
力は“１”となり、ＮＯＲ回路Ｌ２〜Ｌ４の出力は
“φ”となり、出力Ｄ２〜Ｄφは“φ”に確定される。
【００７３】次に、ＲＯＭにアドレスａ６が入力される
と、読み出し期間中にＭＯＳトランジスタｍ２，ｍ３が
オンとなり、出力ラインｂ２，ｂ１，ｂφはそれぞれ，
“φ”，“１”，“φ”となる。ＡＮＤ回路Ｌ１の出力
は“φ”なので、出力ラインｂ２〜ｂφは、ＮＯＲ回路
Ｌ２〜Ｌ４により反転され、出力Ｄ２〜Ｄφは“１”，
“φ”，“１”となり、１６進数表記であれば“５”を
確定させる。以下順次、必要なデータを確定させること
ができる。 〔本発明のシーケンシャルアクセスメモリーの実施例〕
（実施例１）図１５は本発明のシーケンシャルアクセス
メモリーの第１実施例の構成を示す回路図である。な
お、図１５はデュアルポートメモリーによるＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）である。図
１５において、１０１はデュアルポートのメモリセルア
レイ、１０２〜１０７はリードポートの回路の各構成
部、１０８〜１１３はライトポートの回路の各構成部を
示す。
【００７４】リードポートの回路において、１０２，１
０３はリードポートのアドレスポインタであり各々ロー
とカラムに対応し、シフトレジスタで構成される。１０
４，１０５は各々ローとカラムのラインセレクタ、１０
６はデータ読出し回路である。１０７はリードポートの
制御回路であり、アドレスポインタ１０２〜データ読出
し回路１０６の各構成部を制御する。
【００７５】ライトポートの回路において、１０８，１
０９はライトポートのアドレスポインタであり各々ロー
とカラムに対応し、シフトレジスタで構成される。１１
０，１１１は各々ローとカラムのラインセレクタ、１１
２はデータ書込み回路である。１１３はライトポートの
制御回路であり、アドレスポインタ１０８〜データ書込
み回路１１２の各構成部を制御する。
【００７６】リードポートの回路の各構成部１０２〜１
０７はリードクロックに、ライトポートの回路の各構成
部１０８〜１１３はライトクロックに同期して動く。
【００７７】図１６はローとコラムのシフトレジスタの
接続を示す回路図である。同図において、２０１はロー
側シフトレジスタ１０２，１０８に、２０２はカラム側
シフトレジスタ１０３，１０９に対応するものである。
【００７８】次に上記シーケンシャルアクセスメモリー
の動作について説明する。図１７は図１５のシーケンシ
ャルアクセスメモリーの動作を説明するタイミングチャ
ートである。
【００７９】書込み動作は、ＷＣＫ（外部ライトクロッ
ク信号）に同期してリセット信号によりシフトレジスタ
１０８，１０９がリセットされた後、ＷＣＫに同期して
入力されるデータに対し実行される。シフトレジスタ１
０８，１０９はデコーダを備えたメモリーのアドレスデ
コード後のライン選択情報と同じ情報を持つため、リセ
ットによりＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎ
ｔ Ｂｉｔ）にのみ、ロー、カラム側共“１”（選択情
報）が入いる。
【００８０】ＷＣＫに同期して、アドレスがインクリメ
ントされるのに対応し、選択情報がシフトレジスタ１０
８，１０９によりシフトされる。この時シフトレジスタ
１０９はＷＣＫに同期してシフトするが、シフトレジス
タ１０８はシフトレジスタ１０９のＭＳＢに選択情報が
あるときのみシフトする。シフトレジスタ１０８，１０
９共にＭＳＢに選択情報があるときＷＣＫに同期してＬ
ＳＢに選択情報が移る。ロー、カラムのシフトレジスタ
に選択情報が入っているラインがラインセレクタ１１
０，１１１によりメモリセルアレイ１０１中で選ばれ、
データ書込み回路１１２を介し、データ書込みが行われ
る。
【００８１】読み出し動作は、ＲＣＫに同期して行わ
れ、リードポートの回路の各構成部１０２〜１０５が各
々ＷＣＫに対応したライトポートの回路１０８〜１１１
と同様に動作する。データ読出し回路１０６は、メモリ
セルアレイ１０１の内容を増幅して出力する。
【００８２】リードポート、ライトポート共に図１６に
示したように、ローとカラムのシフトレジスタを連結し
て、カラムのＭＳＢに選択情報があるときのみロー側シ
フトレジスタをシフトさせることでシフトレジスタを使
ってメモリセルアレイ上の行と列を選択できる。
【００８３】本実施例においては、メモリーにおいてア
ドレスデコーダに替えてシフトレジスタでアドレス選択
を行う形にしたため、アドレスデコードに要する時間が
不要となる。また図１５のリードポート制御回路１０
７，ライトポート制御回路１１３において、外部制御信
号ＷＣＫ，ＲＣＫより内部回路に適したデューティ比の
制御信号ＷＣＫＯ，ＲＣＫＯを生成することで、外部制
御信号のデューティ比に関係なく最高動作周波数におけ
る動作を保証でき、かつアドレスデコード時間を不要と
するため最高動作周波数自身も高くすることができる。
図１８にリードポート制御回路１０７，ライトポート制
御回路１１３の回路例を示す。図１８の回路により、ク
ロック信号ＷＣＫ又はＲＣＫは内部回路に適したデュー
ティ比の制御信号ＷＣＫ０又はＲＣＫ０として出力され
る。 （実施例２）図１９は本発明のシーケンシャルアクセス
メモリーの第２実施例を示すデュアルポートメモリーに
よるＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）
の回路構成図である。同図において、３０１は図１５の
シーケンシャルアクセスメモリーを示すものであるが、
シフトレジスタ１０２，１０３はＲＣＫによりアドレス
がデクリメントされるように逆に動く。３０２はシフト
レジスタ１０２，１０３に対しアドレスを設定するため
のデコーダである。アドレス設定後はシーケンシャルア
クセスメモリー３０１内のシフトレジスタによりアドレ
スが設定される。
【００８４】
【発明の効果】以上説明したように、本発明の光電変換
装置によれば、フォトダイオードと、このフォトダイオ
ードと相似形を成す遮光したｐｎ接合ダイオードと、こ
のｐｎ接合ダイオードの逆方向飽和電流を前記フォトダ
イオードと前記ｐｎ接合ダイオードとの相似比倍する電
流増幅手段と、この電流増幅手段により増幅された電流
を前記フォトダイオードの発生電流から差引いて出力す
る出力手段と、を設け、該電流増幅手段によって増幅し
た電流を前記フォトダイオードの出力電流（光起電流Ｉ
L ＋暗電流ＬD ）から差し引くことにより、暗電流ＩD
によるノイズ成分を補償し、低照度領域までリニアリテ
ィのある光出力を得ることが出来る。
【００８５】また、本発明の駆動回路及び半導体発光素
子駆動回路によれば、カレントミラー回路の出力トラン
ジスタの制御電極に電流を供給するための電流供給手段
を設けたことにより、半導体発光素子などの負荷を従来
よりも高速でスイッチング動作させることが可能とな
る。
【００８６】また上記電流供給手段をカレントミラー回
路の入力信号の電圧に比例して出力電流が設定され、か
つカレントミラー回路の内部リファレンス電流に比例し
て出力電流が設定されるようにすることにより駆動回路
の駆動能力の最適化が可能となる。
【００８７】さらに上記電流供給手段の電流供給時間
を、カレントミラー回路の電流出力期間よりも短くすれ
ば、電流供給手段を設けたことによる消費電流の増加を
最小限に抑えることができる。
【００８８】また、本発明の記憶装置によれば、ＲＯＭ
等の記憶装置のデータ記憶要素の占有面積を低減するこ
とができ、コストを低減し、動作スピードも向上させる
ことができる。
【００８９】また本発明のシーケンシャルアクセスメモ
リーによれば、シフトレジスタのみを使ってアドレスポ
インタを構成し、デコーダ回路が不要なためチップサイ
ズを削減できるとともに、内部制御信号、分周信号生成
回路を使うことにより、メモリー内部回路に応じて最適
なタイミングで動作させうる高速なメモリーを得ること
ができる。
【図面の簡単な説明】
【図１】本発明の光電変換装置の第１実施例を示す回路
構成図である。
【図２】本発明の光電変換装置の第２実施例を示す回路
構成図である。
【図３】本発明の駆動回路の原理を説明するための回路
図である。
【図４】図３における入力印加電圧と内部リファレンス
電流の関係を示した特性図である。
【図５】図３における内部リファレンス電流と出力電流
の関係を示した特性図。
【図６】電流供給手段（電流源）による効果を示した駆
動回路の出力電流の過渡特性を説明するタイミングチャ
ートである。
【図７】本発明の駆動回路の一実施例を示す回路図であ
る。
【図８】図７における内部リファレンス電流と、電流源
のリファレンス電流との関係を示した特性図である。
【図９】本発明の駆動回路の他の実施例を示す部分回路
図である。
【図１０】本発明の駆動回路の他の実施例を示す部分回
路図である。
【図１１】本発明の駆動回路の更に他の実施例を示す部
分回路図である。
【図１２】本発明の第１の実施例を示すＲＯＭの回路構
成図である。
【図１３】本発明の第２の実施例を示すマスクＲＯＭの
回路構成図である。
【図１４】図１３のマスクＲＯＭの動作を示すタイミン
グチャートである。
【図１５】本発明を実施したデュアルポートメモリー
（ＦＩＦＯ）の回路図である。
【図１６】シフトレジスタによるアドレスポインタの構
成を示す図である。
【図１７】図１５のメモリーのタイミングチャートであ
る。
【図１８】内部制御信号生成回路を示す構成図である。
【図１９】本発明を実施したデュアルポートメモリー
（ＬＩＦＯ）の回路図である。
【図２０】従来の光電変換装置の構成例を示した回路図
である。
【図２１】従来例による照度と光出力の関係を示した特
性図である。
【図２２】フォトダイオードの暗電流の温度、逆バイア
ス依存性を示した特性図である。
【図２３】従来の駆動回路の一例を示す回路図である。
【図２４】ＲＯＭのデータの入出力の説明図である。
【図２５】従来のＲＯＭの回路構成図である。
【図２６】図２５の動作を説明するためのタイミングチ
ャートである。
【図２７】従来のデュアルポートメモリー（ＦＩＦＯ）
の回路図である。
【符号の説明】
１ フォトダイオード ２ 遮光したｐｎ接合ダイオード ３ 電流増幅手段 ４ 電流−電圧変換部 ５，５′ オペアンプ １１ カレントミラー回路 １２ 電流供給手段となる電流源 １３ ＮＭＯＳトランジスタ １４ レーザダイオード １５ ＮＰＮトランジスタ １６ 抵抗（Ｒ1 ） １７ ＮＰＮトランジスタ １８ ＮＰＮトランジスタ １９ ＰＭＯＳトランジスタ ２０ ＰＭＯＳトランジスタ ２１ 端子 ２２ 端子 ２４ ＮＰＮトランジスタ ２５ 抵抗（Ｒ2 ） ２６ ＰＭＯＳトランジスタ ２７ ＰＭＯＳトランジスタ ２８ ＰＭＯＳトランジスタ ＣＮＴ１ 入力端子 ＣＮＴ２ 入力端子 Ｐφ，Ｐ１，Ｐ２ プリチャージ回路 ｍφφ〜ｍ１４１ ＭＯＳトランジスタ ｍφ〜ｍ６ ＭＯＳトランジスタ ｑ１，ｑφ 出力ライン ｂφ，ｂ１，ｂ２ 出力ライン Ｉφ バッファ Ｉ１ インバータ Ｉ２，Ｌ１ ＡＮＤ回路 Ｌ２〜Ｌ４ ＮＯＲ回路 １０１ メモリセルアレイ １０２，１０３ リード用シフトレジスタ（アドレスポ
インタ） １０４，１０５ リード用ラインセレクタ（アドレスポ
インタ） １０６ データ読出し回路 １０７，１１３ 制御回路 １０８，１０９ ライト用シフトレジスタ １１０，１１１ ライト用ラインセレクタ １１２ データ書込み回路 ２０１ ロー側シフトレジスタ ２０２ カラム側シフトレジスタ ３０１ シーケンシャルアクセスメモリー ３０２ デコーダ ４０１ デュアルポートメモリ ４０２，４０３ カウンタ ＲＣＫ，ＷＣＫ 外部リードライトクロック ＲＣＫＯ，ＷＣＫＯ 内部リードライトクロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｓ 3/096 (72)発明者 石塚 敬治 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 森田 俊一 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 フォトダイオードと、このフォトダイオ
    ードと相似形を成す遮光したｐｎ接合ダイオードと、こ
    のｐｎ接合ダイオードの逆方向飽和電流を前記フォトダ
    イオードと前記ｐｎ接合ダイオードとの相似比倍する電
    流増幅手段と、この電流増幅手段により増幅された電流
    を前記フォトダイオードの発生電流から差引いて出力す
    る出力手段と、を備えた光電変換装置。
  2. 【請求項２】 カレントミラー回路の出力トランジスタ
    の一方の主電極を負荷に接続し、該出力トランジスタに
    より負荷に流す電流の制御を行う駆動回路において、前
    記出力トランジスタの制御電極に電流を供給する電流供
    給手段を設けたことを特徴とする駆動回路。
  3. 【請求項３】 請求項２記載の駆動回路において、前記
    電流供給手段はカレントミラー回路の入力信号の電圧に
    比例して出力電流が設定され、かつカレントミラー回路
    のリファレンス電流に比例して出力電流が設定されたこ
    とを特徴とする駆動回路。
  4. 【請求項４】 請求項３記載の駆動回路において、前記
    電流供給手段による電流供給時間を、前記カレントミラ
    ー回路による電流出力期間よりも短くしたことを特徴と
    する駆動回路。
  5. 【請求項５】 カレントミラー回路の出力トランジスタ
    の一方の主電極を半導体発光素子に接続し、該出力トラ
    ンジスタにより該半導体発光素子に流す電流の制御を行
    う半導体発光素子駆動回路において、前記出力トランジ
    スタの制御電極に電流を供給する電流供給手段を設けた
    ことを特徴とする半導体発光素子駆動回路。
  6. 【請求項６】 請求項５記載の半導体発光素子駆動回路
    において、前記電流供給手段はカレントミラー回路の入
    力信号の電圧に比例して出力電流が設定され、かつカレ
    ントミラー回路のリファレンス電流に比例して出力電流
    が設定されたことを特徴とする半導体発光素子駆動回
    路。
  7. 【請求項７】 請求項６記載の半導体発光素子駆動回路
    において、前記電流供給手段による電流供給時間を、前
    記カレントミラー回路による電流出力期間よりも短くし
    たことを特徴とする半導体発光素子駆動回路。
  8. 【請求項８】 複数のデータ記憶要素に固定された複数
    のデータを記憶させ、任意の選択信号を与えることによ
    って、任意のデータを出力する記憶装置において、 出現頻度の高いデータを確定させるデータ記憶要素を省
    略し、該出現頻度の高いデータが選択された時に、該出
    現頻度の高いデータに出力を確定させる手段を設けたこ
    とを特徴とする記憶装置。
  9. 【請求項９】 メモリセルアレイのロー（行）アドレス
    とカラム（列）アドレスを選択するシフトレジスタと、
    外部制御信号より内部制御信号及び分周信号を生成し該
    シフトレジスタを動作させる制御手段と、を備えたこと
    を特徴とするシーケンシャルアクセスメモリー。
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