JPH07141883A

JPH07141883A - スタティックｒａｍ

Info

Publication number: JPH07141883A
Application number: JP28920993A
Authority: JP
Inventors: Makoto Sakata; 真坂田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-18
Filing date: 1993-11-18
Publication date: 1995-06-02

Abstract

(57)【要約】（修正有）【目的】ＣＭＯＳ形メモリセルを設けて構成されるＳＲ
ＡＭに関し、記憶データを書き替える場合、電源電圧の
変動を小さく抑え、動作の安定性を確保するとともに、
セルサイズを縮小化する。【構成】メモリセル高電圧側電圧制御回路２０を設け、
データの書込み時、電源電圧ＶＣＣを低電圧側に所定電
圧レベルシフトした電圧を高電圧側の電源電圧に、及び
電源電圧ＶＳＳを低電圧側の電源電圧として動作させ、
メモリセル１９の記憶データを書替える場合、メモリセ
ルを流れる貫通電流のピーク値を小さくする。また、メ
モリセル低電圧側電源電圧制御回路を設け、低電圧側の
電源電圧を所定電圧だけレベルシフトさせる。又は、別
のレベルシフト回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２個のインバータをリ
ング接続してなるフリップフロップ回路を備えてなるス
タティック形のメモリセルを設けて構成されるスタティ
ックＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory．以
下、ＳＲＡＭという）に関する。

【０００２】ＳＲＡＭにおいては、大容量品の需要は、
年々、ＤＲＡＭ（Ｄynamic ＲandomＡccess Ｍemory）
にとって変わられる傾向にあり、低消費電力の中容量
品、小容量品に需要が移行している。

【０００３】この結果、従来のＳＲＡＭにおいては、セ
ル面積の小さい抵抗負荷形のメモリセルが主流であった
が、動作の安定性や、ソフトエラー耐圧や、電圧マージ
ン等の点からして、ＣＭＯＳ（Ｃomplementory Ｍetal
Ｏxide Ｓemiconductor）形のメモリセルが見直されつ
つある。

【０００４】

【従来の技術】図１７は従来のＳＲＡＭが設けているＣ
ＭＯＳ形のメモリセルを示す回路図である。

【０００５】図中、ＷＬはメモリセルの選択を行うワー
ド線、ＢＬ、／ＢＬはデータ伝送路をなすビット線であ
る。

【０００６】また、１は高電圧側の電源電圧ＶＣＣ（例
えば、３.３［Ｖ］）を供給する電源配線、２は低電圧
側の電源電圧ＶＳＳ（例えば、０［Ｖ］）に設定される
電源配線である。

【０００７】また、３はＣＭＩＳ（Ｃomplementory Ｍe
tal Ｉnsulator Ｓemiconductor）インバータの一種で
あるＣＭＯＳインバータ４、５をリング接続（クロスカ
ップル）してなるフリップフロップ回路である。

【０００８】このフリップフロップ回路３において、
６、７はｐチャネルＭＩＳ（ＭetalＩnsulator Ｓemico
nductor）トランジスタ、いわゆるｐＭＩＳトランジス
タの一種であるｐチャネルＭＯＳ（Ｍetal Ｏxide Ｓem
iconductor）トランジスタ、いわゆるｐＭＯＳトランジ
スタである。

【０００９】また、８、９はｎチャネルＭＩＳトランジ
スタ、いわゆるｎＭＩＳトランジスタの一種であるｎチ
ャネルＭＯＳトランジスタ、いわゆるｎＭＯＳトランジ
スタである。

【００１０】また、１０、１１はワード線ＷＬを介して
導通（以下、オンという）、非導通（以下、オフとい
う）が制御される転送ゲートをなすｎＭＯＳトランジス
タである。

【００１１】このメモリセルにおいては、論理「１」
（以下、単に「１」と記す）が記憶される場合には、ｐ
ＭＯＳトランジスタ６＝オン、ｎＭＯＳトランジスタ８
＝オフ、ｐＭＯＳトランジスタ７＝オフ、ｎＭＯＳトラ
ンジスタ９＝オンで、ノード１２＝Ｈレベル、ノード１
３＝Ｌレベルとされる。

【００１２】これに対して、論理「０」（以下、単に
「０」と記す）が記憶される場合には、ｐＭＯＳトラン
ジスタ６＝オフ、ｎＭＯＳトランジスタ８＝オン、ｐＭ
ＯＳトランジスタ７＝オン、ｎＭＯＳトランジスタ９＝
オフで、ノード１２＝Ｌレベル、ノード１３＝Ｈレベル
とされる。

【００１３】ここに、図１８は、このメモリセルが
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合の動作及び問題点を説明す
るための波形図であり、図１８Ａはワード線ＷＬの電
圧、図１８Ｂはビット線ＢＬ、／ＢＬの電圧を示してい
る。

【００１４】また、図１８Ｃはノード１２、１３の電
圧、図１８ＤはＣＭＯＳインバータ４に流れる貫通電流
Ｉ₄、図１８ＥはＣＭＯＳインバータ５に流れる貫通電
流Ｉ₅を示している。

【００１５】また、図１８Ｆは電源配線１から電源配線
２に流れる全貫通電流、即ち、貫通電流Ｉ₄＋Ｉ₅、図１
８Ｇは電源電圧ＶＣＣ、図１８Ｈは電源電圧ＶＳＳを示
している。

【００１６】即ち、「１」を記憶している場合におい
て、これが「０」に書き替えられる場合、まず、ビット
線ＢＬ、／ＢＬ＝Ｈレベルの状態で、ワード線ＷＬ＝Ｈ
レベルとされ、ｎＭＯＳトランジスタ１０、１１＝オン
とされ、特定のアドレスのメモリセルが選択される。

【００１７】続いて、ビット線／ＢＬはＨレベルのま
ま、ビット線ＢＬはＨレベルからＬレベルとされ、この
結果、ノード１２はＨレベルからＬレベル、ノード１３
はＬレベルからＨレベル、ｐＭＯＳトランジスタ６＝オ
フ、ｎＭＯＳトランジスタ８＝オン、ｐＭＯＳトランジ
スタ７＝オン、ｎＭＯＳトランジスタ９＝オフとされ、
「１」から「０」の書き替えが完了する。

【００１８】次に、ワード線ＷＬ＝Ｌレベル、ｎＭＯＳ
トランジスタ１０、１１＝オフとされて、メモリセルの
選択が終了し、フリップフロップ回路３は、次の書き替
えが行われるまで、ｐＭＯＳトランジスタ６＝オフ、ｎ
ＭＯＳトランジスタ８＝オン、ｐＭＯＳトランジスタ７
＝オン、ｎＭＯＳトランジスタ９＝オフ、ノード１２＝
Ｌレベル（ＶＳＳ）、ノード１３＝Ｈレベル（ＶＣＣ）
の状態を維持する。

【００１９】

【発明が解決しようとする課題】ところで、このメモリ
セルでは、記憶データが「１」から「０」に書き替えら
れる場合、ノード１３がＬレベルからＨレベルに変化す
る過程で、ｐＭＯＳトランジスタ６＝オン、ｎＭＯＳト
ランジスタ８＝オンの状態が発生し、ＣＭＯＳインバー
タ４にピーク値の大きな貫通電流Ｉ₄が流れてしまう
（図１８Ｄ参照）。

【００２０】また、ノード１２がＨレベルからＬレベル
に変化する過程で、ｐＭＯＳトランジスタ７＝オン、ｎ
ＭＯＳトランジスタ９＝オンの状態が発生し、貫通電流
Ｉ₄に若干遅れて、ＣＭＯＳインバータ５に、貫通電流
Ｉ₄のピーク値よりは小さいが、やはりピーク値の大き
な貫通電流Ｉ₅が流れてしまう（図１８Ｅ参照）。

【００２１】このため、電源配線１から電源配線２に、
ピーク値の大きな貫通電流Ｉ₄＋Ｉ₅が流れてしまい、こ
のため、電源電圧ＶＣＣが大きく下降すると共に、電源
電圧ＶＳＳが大きく上昇してしまう（図１８Ｆ、Ｇ、Ｈ
参照）。

【００２２】また、記憶データが「０」から「１」に書
き替えられる場合には、ＣＭＯＳインバータ５にピーク
値の大きな貫通電流Ｉ₅が流れ、続いて、ＣＭＯＳイン
バータ４に貫通電流Ｉ₅のピーク値よりは小さいが、や
はりピーク値の大きな貫通電流Ｉ₄が流れてしまい、こ
の場合においても、電源電圧ＶＣＣが大きく下降すると
共に、電源電圧ＶＳＳが大きく上昇してしまう。

【００２３】このように、図１７に示すメモリセルにお
いては、記憶データが書き替えられる場合、電源電圧Ｖ
ＣＣが大きく下降すると共に、電源電圧ＶＳＳが大きく
上昇してしまうため、図１７に示すメモリセルを設けて
なるＳＲＡＭにおいては、周辺回路において誤動作が発
生してしまい、動作の安定性を確保することができない
場合があるという問題点があった。

【００２４】また、このように、図１７に示すメモリセ
ルにおいては、記憶データが書き替えられる場合、電源
配線１から電源配線２にピーク値の大きな貫通電流Ｉ₄
＋Ｉ₅が流れてしまい、電源電圧ＶＣＣが大きく下降す
ると共に、電源電圧ＶＳＳが大きく上昇してしまうた
め、電源配線１、２の線幅を大きくし、電源配線１、２
の抵抗値を小さくしなければならず、その分、セルサイ
ズが大きくなってしまうという問題点があった。

【００２５】本発明は、かかる点に鑑み、ｐＭＩＳトラ
ンジスタとｎＭＩＳトランジスタとからなる２個のＣＭ
ＩＳインバータをリング接続してなるフリップフロップ
回路を備えてなるＣＭＩＳ形のメモリセルを改良し、又
は、ＣＭＩＳ形のメモリセルに供給する電源電圧を制御
するメモリセル電源電圧制御回路を設けて構成されるＳ
ＲＡＭであって、記憶データを書き替える場合、メモリ
セルに流れる貫通電流のピーク値を小さくし、周辺回路
における誤動作の発生を避け、動作の安定性を確保する
ことができるようにすると共に、電源配線の線幅を小さ
くし、セルサイズの縮小化を図り、チップ面積の縮小化
を図ることができるようにしたＳＲＡＭを提供すること
を目的とする。

【００２６】

【課題を解決するための手段】

第１の発明・・図１図１は本発明中、第１の発明の原理説明図であり、第１
の発明によるＳＲＡＭは、電源配線１５〜１７と、周辺
回路１８と、ＣＭＩＳ形のメモリセル１９と、メモリセ
ル高電圧側電源電圧制御回路２０とを含んで構成され
る。

【００２７】ここに、電源配線１５は、外部電源回路又
は内部電源回路から電源電圧ＶＣＣが供給される電源配
線、電源配線１６は、電源電圧ＶＣＣよりも低電圧の電
源電圧ＶＳＳに設定される電源配線、電源配線１７は、
メモリセル１９に高電圧側の電源電圧を供給するための
電源配線である。

【００２８】また、周辺回路１８は、電源配線１５の電
圧を高電圧側の電源電圧、電源配線１６の電圧を低電圧
側の電源電圧として動作するものであり、メモリセル１
９は、電源配線１７の電圧を高電圧側の電源電圧、電源
配線１６の電圧を低電圧側の電源電圧として動作するも
のである。

【００２９】また、メモリセル高電圧側電源電圧制御回
路２０は、その一端２０Ａを電源配線１５に接続され、
その他端２０Ｂを電源配線１７に接続され、メモリセル
１９からのデータの読出し時には、電源配線１７に電源
電圧ＶＣＣを供給し、メモリセル１９に対するデータの
書込み時には、電源配線１７の電圧を、電源電圧ＶＣＣ
を低電圧側に所定電圧だけレベルシフトしてなる電圧に
制御するものである。

【００３０】第２の発明・・図２図２は本発明中、第２の発明の原理説明図であり、第２
の発明によるＳＲＡＭは、電源配線２２〜２４と、周辺
回路２５と、ＣＭＩＳ形のメモリセル２６と、メモリセ
ル低電圧側電源電圧制御回路２７とを含めて構成され
る。

【００３１】ここに、電源配線２２は、外部電源回路又
は内部電源回路から電源電圧ＶＣＣが供給される電源配
線、電源配線２３は、電源電圧ＶＣＣよりも低電圧の電
源電圧ＶＳＳに設定される電源配線、２４はメモリセル
２６に低電圧側の電源電圧を供給するための電源配線で
ある。

【００３２】また、周辺回路２５は、電源配線２２の電
圧を高電圧側の電源電圧、電源配線２３の電圧を低電圧
側の電源電圧として動作するものであり、メモリセル２
６は、電源配線２２の電圧を高電圧側の電源電圧、電源
配線２４の電圧を低電圧側の電源電圧として動作するも
のである。

【００３３】また、メモリセル低電圧側電源電圧制御回
路２７は、その一端２７Ａを電源配線２３に接続され、
その他端２７Ｂを電源配線２４に接続され、メモリセル
２６からのデータの読出し時には、電源配線２４の電圧
を電源電圧ＶＳＳに設定し、メモリセル２６に対するデ
ータの書込み時には、電源配線２４の電圧を、電源電圧
ＶＳＳを高電圧側に所定電圧だけレベルシフトしてなる
電圧に制御するものである。

【００３４】第３の発明・・図３図３は本発明中、第３の発明の原理説明図であり、第３
の発明によるＳＲＡＭは、電源配線２９〜３２と、周辺
回路３３と、ＣＭＩＳ形のメモリセル３４と、メモリセ
ル高電圧側電源電圧制御回路３５と、メモリセル低電圧
側電源電圧制御回路３６とを含んで構成される。

【００３５】ここに、電源配線２９は、外部電源回路又
は内部電源回路から電源電圧ＶＣＣが供給される電源配
線、電源配線３０は、電源電圧ＶＣＣよりも低電圧の電
源電圧ＶＳＳに設定される電源配線である。

【００３６】また、電源配線３１は、メモリセル３４に
高電圧側の電源電圧を供給するための電源配線、電源配
線３２は、メモリセル３４に低電圧側の電源電圧を供給
するための電源配線である。

【００３７】また、周辺回路３３は、電源配線２９の電
圧を高電圧側の電源電圧、電源配線３０の電圧を低電圧
側の電源電圧として動作するものであり、メモリセル３
４は、電源配線３１の電圧を高電圧側の電源電圧、電源
配線３２の電圧を低電圧側の電源電圧として動作するも
のである。

【００３８】また、メモリセル高電圧側電源電圧制御回
路３５は、その一端３５Ａを電源配線２９に接続され、
その他端３５Ｂを電源配線３１に接続され、メモリセル
３４からのデータの読出し時には、電源配線３１に電源
電圧ＶＣＣを供給し、メモリセル３４に対するデータの
書込み時には、電源配線３１の電圧を、電源電圧ＶＣＣ
を低電圧側に所定電圧だけレベルシフトしてなる電圧に
制御するものである。

【００３９】また、メモリセル低電圧側電源電圧制御回
路３６は、その一端３６Ａを電源配線３０に接続され、
その他端３６Ｂを電源配線３２に接続され、メモリセル
３４からのデータの読出し時には、電源配線３２の電圧
を電源電圧ＶＳＳに設定し、メモリセル３４に対するデ
ータの書込み時には、電源配線３２の電圧を、電源電圧
ＶＳＳを低電圧側に所定電圧だけレベルシフトしてなる
電圧に制御するものである。

【００４０】第４の発明・・図４図４は本発明中、第４の発明の原理説明図であり、第４
の発明によるＳＲＡＭが設けているメモリセルを示して
いる。即ち、第４の発明によるＳＲＡＭは、図４に示す
メモリセルを設けて構成される。

【００４１】図中、３８は外部電源回路又は内部電源回
路から電源電圧ＶＣＣが供給される電源配線、３９は電
源電圧ＶＣＣよりも低電圧の電源電圧ＶＳＳに設定され
る電源配線である。

【００４２】また、４０はフリップフロップ回路、４
１、４２はインバータであり、４３、４４は電源電圧Ｖ
ＣＣを低電圧側に所定電圧だけレベルシフトするレベル
シフト回路、４５、４６はｐＭＩＳトランジスタ、４
７、４８はｎＭＩＳトランジスタである。

【００４３】また、４９、５０は転送ゲートをなすｎＭ
ＩＳトランジスタ、ＷＬは前述したようにワード線、Ｂ
Ｌ、／ＢＬは前述したようにビット線である。

【００４４】第５の発明・・図５図５は本発明中、第５の発明の原理説明図であり、第５
の発明によるＳＲＡＭが設けているメモリセルを示して
いる。即ち、第５の発明によるＳＲＡＭは、図５に示す
メモリセルを設けて構成される。

【００４５】図中、５２は外部電源回路又は内部電源回
路から電源電圧ＶＣＣが供給される電源配線、５３は電
源電圧ＶＣＣよりも低電圧の電源電圧ＶＳＳに設定され
る電源配線である。

【００４６】また、５４はフリップフロップ回路、５
５、５６はインバータであり、５７、５８はｐＭＩＳト
ランジスタ、５９、６０はｎＭＩＳトランジスタ、６
１、６２は電源電圧ＶＳＳを高電圧側に所定電圧だけレ
ベルシフトするレベルシフト回路である。

【００４７】また、６３、６４は転送ゲートをなすｎＭ
ＩＳトランジスタ、ＷＬは前述したようにワード線、Ｂ
Ｌ、／ＢＬは前述したようにビット線である。

【００４８】第６の発明・・図６図６は本発明中、第６の発明の原理説明図であり、第６
の発明によるＳＲＡＭが設けているメモリセルを示して
いる。即ち、第６の発明によるＳＲＡＭは、図６に示す
メモリセルを設けて構成される。

【００４９】図中、６６は外部電源回路又は内部電源回
路から電源電圧ＶＣＣが供給される電源配線、６７は電
源電圧ＶＣＣよりも低電圧の電源電圧ＶＳＳに設定され
る電源配線である。

【００５０】また、６８はフリップフロップ回路、６
９、７０はインバータであり、７１、７２は電源電圧Ｖ
ＣＣを低電圧側に所定電圧だけレベルシフトするレベル
シフト回路、７３、７４はｐＭＩＳトランジスタ、７
５、７６はｎＭＩＳトランジスタ、７７、７８は電源電
圧ＶＳＳを高電圧側に所定電圧だけレベルシフトするレ
ベルシフト回路である。

【００５１】また、７９、８０は転送ゲートをなすｎＭ
ＩＳトランジスタ、ＷＬは前述したようにワード線、Ｂ
Ｌ、／ＢＬは前述したようにビット線である。

【００５２】

【作用】

第１の発明・・図１本発明中、第１の発明においては、メモリセル１９は、
電源配線１７の電圧を高電圧側の電源電圧とし、電源配
線１６の電圧を低電圧側の電源電圧として動作する。

【００５３】ここに、このメモリセル１９に対するデー
タの書込み時には、電源配線１７の電圧は、電源電圧Ｖ
ＣＣを低電圧側に所定電圧だけレベルシフトしてなる電
圧に制御される。

【００５４】この結果、メモリセル１９の記憶データを
書き替える場合、メモリセル１９に流れる貫通電流のピ
ーク値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセル１９
を動作させる場合よりも小さくなる。

【００５５】したがって、この第１の発明によれば、メ
モリセル１９の記憶データを書き替える場合、電源電圧
ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく抑え、
周辺回路１８における誤動作の発生を避け、動作の安定
性を確保することができる。

【００５６】また、この第１の発明によれば、メモリセ
ル１９の記憶データを書き替える場合、前述のように、
メモリセル１９に流れる貫通電流のピーク値は、電源電
圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを低電
圧側の電源電圧としてメモリセル１９を動作させる場合
よりも小さくなるので、電源配線１６、１７の抵抗値を
大きくしても、これら電源配線１６、１７の電圧降下は
大きくならないので、これら電源配線１６、１７の線幅
を小さくし、セルサイズを小さくし、チップ面積の縮小
化を図ることができる。

【００５７】第２の発明・・図２本発明中、第２の発明においては、メモリセル２６は、
電源配線２２の電圧を高電圧側の電源電圧とし、電源配
線２４の電圧を低電圧側の電源電圧として動作する。

【００５８】ここに、このメモリセル２６に対するデー
タの書込み時には、電源配線２４の電圧は、電源電圧Ｖ
ＳＳを高電圧側に所定電圧だけレベルシフトしてなる電
圧に制御される。

【００５９】この結果、メモリセル２６の記憶データを
書き替える場合、メモリセル２６に流れる貫通電流のピ
ーク値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセル２６
を動作させる場合よりも小さくなる。

【００６０】したがって、この第２の発明によれば、メ
モリセル１９の記憶データを書き替える場合、電源電圧
ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく抑え、
周辺回路２５における誤動作の発生を避け、動作の安定
性を確保することができる。

【００６１】また、この第２の発明によれば、メモリセ
ル２６の記憶データを書き替える場合、前述のように、
メモリセル２６に流れる貫通電流のピーク値は、電源電
圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを低電
圧側の電源電圧としてメモリセル２６を動作させる場合
よりも小さくなるので、電源配線２２、２４の抵抗値を
大きくしても、これら電源配線２２、２４の電圧降下は
大きくならないので、これら電源配線２２、２４の線幅
を小さくし、セルサイズを小さくし、チップ面積の縮小
化を図ることができる。

【００６２】第３の発明・・図３本発明中、第３の発明においては、メモリセル３４は、
電源配線３１の電圧を高電圧側の電源電圧とし、電源配
線３２の電圧を低電圧側の電源電圧として動作する。

【００６３】ここに、このメモリセル３４に対する書込
み時には、電源配線３１の電圧は、電源電圧ＶＣＣを低
電圧側に所定電圧だけレベルシフトしてなる電圧に制御
されると共に、電源配線３２の電圧は、電源電圧ＶＳＳ
を高電圧側に所定電圧だけレベルシフトしてなる電圧に
制御される。

【００６４】この結果、メモリセル３４の記憶データを
書き替える場合、メモリセル３４に流れる貫通電流のピ
ーク値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセル３４
を動作させる場合よりも小さくなる。

【００６５】したがって、この第３の発明によれば、メ
モリセル３４の記憶データを書き替える場合、電源電圧
ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく抑え、
周辺回路３３における誤動作の発生を避け、動作の安定
性を確保することができる。

【００６６】また、この第３の発明によれば、メモリセ
ル３４の記憶データを書き替える場合、前述のように、
メモリセル３４に流れる貫通電流のピーク値は、電源電
圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを低電
圧側の電源電圧としてメモリセル３４を動作させる場合
よりも小さくなるので、電源配線３１、３２の抵抗値を
大きくしても、これら電源配線３１、３２の電圧降下は
大きくならないので、これら電源配線３１、３２の線幅
を小さくし、セルサイズを小さくし、チップ面積の縮小
化を図ることができる。

【００６７】第４の発明・・図４本発明中、第４の発明においては、ｐＭＩＳトランジス
タ４５がオン状態とされる場合、このｐＭＩＳトランジ
スタ４５のソース電圧は、電源電圧ＶＣＣをレベルシフ
ト回路４３で低電圧側に所定電圧だけレベルシフトされ
た電圧となる。

【００６８】また、ｐＭＩＳトランジスタ４６がオン状
態とされる場合、このｐＭＩＳトランジスタ４６のソー
ス電圧は、電源電圧ＶＣＣをレベルシフト回路４４で低
電圧側に所定電圧だけレベルシフトされた電圧となる。

【００６９】この結果、書込み時、データを書き替える
場合においても、フリップフロップ回路４０に流れる貫
通電流のピーク値は、レベルシフト回路４３、４４を設
けないようにした場合に比較して、小さくなる。

【００７０】したがって、この第４の発明によれば、書
込み時、データを書き替える場合、電源電圧ＶＣＣの下
降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回路に
おける誤動作の発生を避け、動作の安定性を確保するこ
とができる。

【００７１】また、この第４の発明によれば、図４に示
すメモリセルの記憶データを書き替える場合、前述のよ
うに、図４に示すメモリセルに流れる貫通電流のピーク
値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧
ＶＳＳを低電圧側の電源電圧として図４に示すメモリセ
ルを動作させる場合よりも小さくなるので、電源配線３
８、３９の抵抗値を大きくしても、これら電源配線３
８、３９の電圧降下は大きくならないので、これら電源
配線３８、３９の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。

【００７２】第５の発明・・図５本発明中、第５の発明においては、ｎＭＩＳトランジス
タ５９がオン状態とされる場合、このｎＭＩＳトランジ
スタ５９のソース電圧は、電源電圧ＶＳＳをレベルシフ
ト回路６１で高電圧側に所定電圧だけレベルシフトした
電圧となる。

【００７３】また、ｎＭＩＳトランジスタ６０がオン状
態とされる場合、このｎＭＩＳトランジスタ６０のソー
ス電圧は、電源電圧ＶＳＳをレベルシフト回路６２で高
電圧側に所定電圧だけレベルシフトした電圧となる。

【００７４】この結果、書込み時、データを書き替える
場合においても、フリップフロップ回路５４に流れる貫
通電流のピーク値は、レベルシフト回路６１、６２を設
けないようにした場合に比較して、小さくなる。

【００７５】したがって、この第５の発明によれば、書
込み時、データを書き替える場合、電源電圧ＶＣＣの下
降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回路に
おける誤動作の発生を避け、動作の安定性を確保するこ
とができる。

【００７６】また、この第５の発明によれば、図５に示
すメモリセルの記憶データを書き替える場合、前述のよ
うに、図５に示すメモリセルに流れる貫通電流のピーク
値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧
ＶＳＳを低電圧側の電源電圧として図５に示すメモリセ
ルを動作させる場合よりも小さくなるので、電源配線５
２、５３の抵抗値を大きくしても、これら電源配線５
２、５３の電圧降下は大きくならないので、これら電源
配線５２、５３の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。

【００７７】第６の発明・・図６本発明中、第６の発明においては、ｐＭＩＳトランジス
タ７３がオン状態とされる場合、このｐＭＩＳトランジ
スタ７３のソース電圧は、電源電圧ＶＣＣをレベルシフ
ト回路７１で低電圧側に所定電圧だけレベルシフトした
電圧となる。

【００７８】また、ｐＭＩＳトランジスタ７４がオン状
態とされる場合、このｐＭＩＳトランジスタ７４のソー
ス電圧は、電源電圧ＶＣＣをレベルシフト回路７２で低
電圧側に所定電圧だけレベルシフトした電圧となる。

【００７９】また、ｎＭＩＳトランジスタ７５がオン状
態とされる場合、このｎＭＩＳトランジスタ７５のソー
ス電圧は、電源電圧ＶＳＳをレベルシフト回路７７で高
電圧側に所定電圧だけレベルシフトした電圧となる。

【００８０】また、ｎＭＩＳトランジスタ７６がオン状
態とされる場合、このｎＭＩＳトランジスタ７６のソー
ス電圧は、電源電圧ＶＳＳをレベルシフト回路７８で高
電圧側に所定電圧だけレベルシフトした電圧となる。

【００８１】この結果、書込み時、データを書き替える
場合においても、フリップフロップ回路６８に流れる貫
通電流のピーク値は、レベルシフト回路７１、７２、７
７、７８を設けないようにした場合に比較して、小さく
なる。

【００８２】したがって、この第６の発明によれば、書
込み時、データを書き替える場合、電源電圧ＶＣＣの下
降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回路に
おける誤動作の発生を避け、動作の安定性を確保するこ
とができる。

【００８３】また、この第６の発明によれば、図６に示
すメモリセルの記憶データを書き替える場合、前述のよ
うに、図６に示すメモリセルに流れる貫通電流のピーク
値は、電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧
ＶＳＳを低電圧側の電源電圧として図６に示すメモリセ
ルを動作させる場合よりも小さくなるので、電源配線６
６、６７の抵抗値を大きくしても、これら電源配線６
６、６７の電圧降下は大きくならないので、これら電源
配線６６、６７の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。

【００８４】

【実施例】以下、図７〜図１６を参照して、本発明の第
１実施例〜第９実施例について説明する。なお、図１４
〜図１６において、図１７に対応する部分には、同一符
号を付し、その重複説明は省略する。

【００８５】第１実施例・・図７、図８図７は本発明の第１実施例の要部を示す回路図であり、
図中、８２₁₁、８２_1n、８２_m1、８２_mnはＣＭＯＳ形の
メモリセルである。

【００８６】なお、この第１実施例においては、メモリ
セルとして、ロウ方向（行方向）の個数をｎ個、コラム
方向（列方向）の個数をｍ個とする、合計ｎ×ｍ個のメ
モリセルが配列されているが、図７では、４個のメモリ
セル８２₁₁、８２_1n、８２_m1、８２_mnを代表して示して
いる。

【００８７】ここに、メモリセル８２₁₁、８２_1n、８２
_m1、８２_mnにおいて、８３₁₁、８３ _1n、８３_m1、８
３_mn、８４₁₁、８４_1n、８４_m1、８４_mnは負荷素子をな
すｐＭＯＳトランジスタ、８５₁₁、８５_1n、８５_m1、８
５_mn、８６₁₁、８６_1n、８６_m1、８６_mnは駆動素子をな
すｎＭＯＳトランジスタである。

【００８８】また、８７₁₁、８７_1n、８７_m1、８７_mn、
８８₁₁、８８_1n、８８_m1、８８_mnは転送ゲートをなすｎ
ＭＯＳトランジスタ、ＷＬ₁、ＷＬ_mはワード線、Ｂ
Ｌ₁、／ＢＬ₁、ＢＬ_n、／ＢＬ_nはビット線である。

【００８９】また、８９₁はメモリセル８２₁₁、８２_1n
に高電圧側の電源電圧を供給するための電源配線、８９
_mはメモリセル８２_m1、８２_mnに高電圧側の電源電圧を
供給するための電源配線、９０は電源電圧ＶＳＳに設定
される電源配線である。なお、電源配線８９₂〜８９_m-1
は、その図示を省略している。

【００９０】また、９１は内部電源回路（図示せず）か
ら電源電圧ＶＣＣが供給される電源配線、９２₁は電源
配線８９₁の電圧を制御するメモリセル高電圧側電源電
圧制御回路、９２_mは電源配線８９_mの電圧を制御するメ
モリセル高電圧側電源電圧制御回路である。なお、メモ
リセル高電圧側電源電圧制御回路９２₂〜９２_m-1は、そ
の図示を省略している。

【００９１】ここに、メモリセル高電圧側電源電圧制御
回路９２₁、９２_mにおいて、９３₁、９３_mは接続スイッ
チ素子をなすｐＭＯＳトランジスタである。

【００９２】また、９４₁、９５₁は、メモリセル高電圧
側電源電圧制御回路９２₁において、レベルシフト回路
を構成するｎＭＯＳトランジスタ、９４_m、９５_mは、メ
モリセル高電圧側電源電圧制御回路９２_mにおいて、レ
ベルシフト回路を構成するｎＭＯＳトランジスタであ
る。

【００９３】また、９６はロウアドレス信号をデコード
してワード線を選択、駆動するロウデコーダ、９７はコ
ラムアドレス信号をデコードしてコラムの選択を行うコ
ラムデコーダである。

【００９４】また、ＤＢ、／ＤＢはデータバス、９８は
読み出されたデータを増幅するセンスアンプ、９９はメ
イン・センスアンプ、ＤＯＵＴは出力データである。

【００９５】また、１００は外部から供給される書込み
制御信号／ＷＥを取り込むためのＷＥバッファ、１０１
はＷＥバッファに取り込まれた書込み制御信号／ＷＥを
反転するためのインバータである。

【００９６】また、１０２は外部から供給される書込み
データＤＩＮを取り込むためのデータ入力バッファ、１
０３は書込み時、選択されたコラムのビット線対の電圧
を制御するライトアンプである。

【００９７】この第１実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベル、インバータ１０１の出
力＝Ｌレベルとされ、メモリセル高電圧側電源電圧制御
回路９２₁、９２_mにおいては、ｐＭＯＳトランジスタ９
３₁、９３_m＝オンとされる。

【００９８】この結果、レベルシフト回路を構成するｎ
ＭＯＳトランジスタ９４₁、９５₁、９４_m、９５_m＝オフ
となり、電源配線８９₁、８９_mの電圧は電源電圧ＶＣＣ
とされる。

【００９９】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベル、インバータ１０１の出力＝Ｈレ
ベルとされ、メモリセル高電圧側電源電圧制御回路９２
₁、９２_mにおいては、ｐＭＯＳトランジスタ９３₁、９
３_m＝オフとされる。

【０１００】この結果、レベルシフト回路を構成するｎ
ＭＯＳトランジスタ９４₁、９５₁、９４_m、９５_m＝オン
とされ、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＴ
Ｈ_n（但し、ＶＴＨ_nはｎＭＯＳトランジスタのスレッシ
ョルド電圧）とされる。

【０１０１】ここに、図８は、メモリセル８２₁₁がデー
タとして「１」を記憶している場合において、この
「１」を「０」に書き替える場合の動作を説明するため
の波形図であり、図８Ａはワード線ＷＬ₁の電圧、図８
Ｂはビット線ＢＬ₁、／ＢＬ₁の電圧、図８Ｃはノード１
０４、１０５の電圧を示している。

【０１０２】また、図８ＤはｐＭＯＳトランジスタ８３
₁₁とｎＭＯＳトランジスタ８５₁₁とからなるＣＭＯＳイ
ンバータに流れる貫通電流Ｉ_A、図８ＥはｐＭＯＳトラ
ンジスタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからな
るＣＭＯＳインバータに流れる貫通電流Ｉ_Bを示してい
る。

【０１０３】また、図８Ｆは電源配線８９₁から電源配
線９０に流れる全貫通電流、即ち、貫通電流Ｉ_A＋Ｉ_B、
図８Ｇは電源電圧ＶＣＣ、図８Ｈは電源電圧ＶＳＳを示
している。

【０１０４】即ち、メモリセル８２₁₁が「１」を記憶し
ている場合において、この「１」が「０」に書き替えら
れる場合、まず、ビット線ＢＬ₁、／ＢＬ₁＝Ｈレベルの
状態で、ワード線ＷＬ₁＝Ｈレベルとされ、ｎＭＯＳト
ランジスタ８７₁₁、８８₁₁＝オンとされた後、ビット線
／ＢＬ₁＝Ｈレベルのまま、ビット線ＢＬ₁＝Ｌレベルと
される。

【０１０５】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１０６】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１０７】ここに、この第１実施例においては、書込
み時、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＴＨ
_nとされるので、メモリセル８２₁₁は、ＶＣＣ−２ＶＴ
Ｈ_nを高電圧側の電源電圧とし、ＶＳＳを低電圧側の電
源電圧として動作することになる。

【０１０８】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる（図８Ｄ、Ｅ、Ｆ参照）。他
のメモリセルについても、同様のことが言える。

【０１０９】したがって、この第１実施例によれば、書
込み時、メモリセル８２₁₁、８２_1n、８２_m1、８２_mnの
記憶データを書き替える場合、電源電圧ＶＣＣの下降及
び電源電圧ＶＳＳの上昇を小さく抑え（図８Ｇ、Ｈ参
照）、周辺回路における誤動作の発生を避け、動作の安
定性を確保することができる。

【０１１０】また、この第１実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線８９₁、８９_m、９０の抵抗値を大きく
しても、これら電源配線８９₁、８９_m、９０の電圧降下
は大きくならないので、これら電源配線８９₁、８９_m、
９０の線幅を小さくし、セルサイズを小さくし、チップ
面積の縮小化を図ることができる。

【０１１１】第２実施例・・図９図９は本発明の第２実施例の要部を示す回路図であり、
この第２実施例においても、メモリセルとして、ロウ方
向の個数をｎ個、コラム方向の個数をｍ個とする、合計
ｎ×ｍ個のメモリセルが配列されているが、図９では、
４個のメモリセル８２₁₁、８２_1n、８２_m1、８２_mnを代
表して示している。

【０１１２】ここに、この第２実施例においては、図７
に示す第１実施例が設けているメモリセル高電圧側電源
電圧制御回路９２₁、９２_mの代わりに、メモリセル８２
₁₁、８２_1n、８２_m1、８２_mnの低電圧側の電源電圧を制
御するメモリセル低電圧側電源電圧制御回路１０７₁、
１０７_mが設けられている。

【０１１３】また、これに伴って、図７に示すインバー
タ１０１は削除されており、また、図７に示す電源配線
８９₁、８９_mは電源配線９１の一部とされている。な
お、メモリセル低電圧側電源電圧制御回路１０７₂〜１
０７_m-1は、その図示を省略している。

【０１１４】ここに、メモリセル低電圧側電源電圧制御
回路１０７₁、１０７_mにおいて、１０８₁、１０８_mは接
続スイッチ素子をなすｎＭＯＳトランジスタである。

【０１１５】また、１０９₁、１１０₁は、メモリセル低
電圧側電源電圧制御回路１０７₁において、レベルシフ
ト回路を構成するｐＭＯＳトランジスタ、１０９_m、１
１０_mは、メモリセル低電圧側電源電圧制御回路１０７_m
において、レベルシフト回路を構成するｐＭＯＳトラン
ジスタである。

【０１１６】また、図７に示す電源配線９０のうち、メ
モリセル８２₁₁、８２_1n側の部分はメモリセル低電圧側
電源電圧制御回路１０７₁によって電圧を制御される電
源配線１１１₁とされ、メモリセル８２_m1、８２_mn側の
部分はメモリセル低電圧側電源電圧制御回路１０７_mに
よって電圧を制御される電源配線１１１_mとされてい
る。

【０１１７】なお、電源配線１１１₂〜１１１_m-1は、そ
の図示を省略している。その他の部分については、図７
に示す第１実施例と同様に構成されている。

【０１１８】この第２実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベルとされ、メモリセル低電
圧側電源電圧制御回路１０７₁、１０７_mにおいては、ｎ
ＭＯＳトランジスタ１０８₁、１０８_m＝オンとされる。

【０１１９】この結果、レベルシフト回路を構成するｐ
ＭＯＳトランジスタ１０９₁、１１０₁、１０９_m、１１
０_m＝オフとなり、電源配線１１１₁、１１１_mの電圧は
電源電圧ＶＳＳとされる。

【０１２０】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベル、メモリセル低電圧側電源電圧制
御回路１０７₁、１０７_mにおいては、ｎＭＯＳトランジ
スタ１０８₁、１０８_m＝オフとされる。

【０１２１】この結果、ｐＭＯＳトランジスタ１０
９₁、１１０₁、１０９_m、１１０_m＝オンとされ、電源配
線１１１₁、１１１_mの電圧＝２ＶＴＨ_p（ｐＭＯＳトラ
ンジスタのスレッショルド電圧）とされる。

【０１２２】ここに、例えば、メモリセル８２₁₁が
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合には、まず、ビット線ＢＬ
₁、／ＢＬ₁＝Ｈレベルの状態で、ワード線ＷＬ₁＝Ｈレ
ベルとされ、ｎＭＯＳトランジスタ８７₁₁、８８₁₁＝オ
ンとされた後、ビット線／ＢＬ₁＝Ｈレベルのまま、ビ
ット線ＢＬ₁＝Ｌレベルとされる。

【０１２３】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１２４】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１２５】ここに、この第２実施例においては、書込
み時、電源配線１１１₁、１１１_mの電圧は、２ＶＴＨ_p
とされ、メモリセル８２₁₁は、電源電圧ＶＣＣを高電圧
側の電源電圧とし、２ＶＴＨ_pを低電圧側の電源電圧と
して動作することになる。

【０１２６】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる。他のメモリセルについて
も、同様のことが言える。

【０１２７】したがって、この第２実施例によれば、書
込み時、メモリセル８２₁₁、８２_1n、８２_m1、８２_mnの
記憶データを書き替える場合、電源電圧ＶＣＣの下降及
び電源電圧ＶＳＳの上昇を小さく抑え、周辺回路におけ
る誤動作の発生を避け、動作の安定性を確保することが
できる。

【０１２８】また、この第２実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線９１、１１１ ₁、１１１_mの抵抗値を大
きくしても、これら電源配線９１、１１１₁、１１１_mの
電圧降下は大きくならないので、これら電源配線９１、
１１１₁、１１１_mの線幅を小さくし、セルサイズを小さ
くし、チップ面積の縮小化を図ることができる。

【０１２９】第３実施例・・図１０図１０は本発明の第３実施例の要部を示す回路図であ
る。この第３実施例は、図７に示す第１実施例を改良す
るものであり、この第３実施例においても、メモリセル
として、ロウ方向の個数をｎ個、コラム方向の個数をｍ
個とする、合計ｎ×ｍ個のメモリセルが配列されている
が、図１０では、４個のメモリセル８２₁₁、８２_1n、８
２_m1、８２_mnを代表して示している。

【０１３０】この第３実施例においては、メモリセル高
電圧側電源電圧制御回路９２₁、９２_mのほか、図９に示
す第２実施例が設けているメモリセル低電圧側電源電圧
制御回路１０７₁、１０７_mが設けられている。

【０１３１】なお、メモリセル高電圧側電源電圧制御回
路９２₂〜９２_m-1及びメモリセル低電圧側電源電圧制御
回路１０７₂〜１０７_m-1は、その図示を省略している。

【０１３２】この結果、図９に示す第２実施例の場合と
同様に、図７に示す電源配線９０のうち、メモリセル８
２₁₁、８２_1n側の部分はメモリセル低電圧側電源電圧制
御回路１０７₁によって電圧を制御される電源配線１１
１₁とされ、メモリセル８２_m1、８２_mn側の部分はメモ
リセル低電圧側電源電圧制御回路１０７_mによって電圧
を制御される電源配線１１１_mとされている。

【０１３３】なお、電源配線１１１₂〜１１１_m-1は、そ
の図示を省略している。その他の部分については、図７
に示す第１実施例と同様に構成されている。

【０１３４】この第３実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベル、インバータ１０１の出
力＝Ｌレベルとされ、メモリセル高電圧側電源電圧制御
回路９２₁、９２_mにおいては、ｐＭＯＳトランジスタ９
３₁、９３_m＝オンとされる。

【０１３５】この結果、レベルシフト回路を構成するｎ
ＭＯＳトランジスタ９４₁、９５₁、９４_m、９５_m＝オフ
となり、電源配線８９₁、８９_mの電圧は、電源電圧ＶＣ
Ｃとされる。

【０１３６】また、メモリセル低電圧側電源電圧制御回
路１０７₁、１０７_mにおいては、ｎＭＯＳトランジスタ
１０８₁、１０８_m＝オンとされる。

【０１３７】この結果、レベルシフト回路を構成するｐ
ＭＯＳトランジスタ１０９₁、１１０₁、１０９_m、１１
０_m＝オフとなり、電源配線１１１₁、１１１_mの電圧
は、電源電圧ＶＳＳとされる。

【０１３８】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベル、インバータ１０１の出力＝Ｈレ
ベルとされ、メモリセル高電圧側電源電圧制御回路９２
₁、９２_mにおいては、ｐＭＯＳトランジスタ９３₁、９
３_m＝オフとされる。

【０１３９】この結果、レベルシフト回路を構成するｎ
ＭＯＳトランジスタ９４₁、９５₁、９４_m、９５_m＝オン
とされ、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＴ
Ｈ_nとされる。

【０１４０】また、メモリセル低電圧側電源電圧制御回
路１０７₁、１０７_mにおいては、ｎＭＯＳトランジスタ
１０８₁、１０８_m＝オフとされる。

【０１４１】この結果、レベルシフト回路を構成するｐ
ＭＯＳトランジスタ１０９₁、１１０₁、１０９_m、１１
０_m＝オンとされ、電源配線１１１₁、１１１_mの電圧＝
２ＶＴＨ_pとされる。

【０１４２】ここに、例えば、メモリセル８２₁₁が
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合には、まず、ビット線ＢＬ
₁、／ＢＬ₁＝Ｈレベルの状態で、ワード線ＷＬ₁＝Ｈレ
ベルとされ、ｎＭＯＳトランジスタ８７₁₁、８８₁₁＝オ
ンとされた後、ビット線／ＢＬ₁＝Ｈレベルのまま、ビ
ット線ＢＬ₁＝Ｌレベルとされる。

【０１４３】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１４４】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１４５】ここに、この第３実施例においては、書込
み時、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＴＨ
_n、電源配線１１１₁、１１１_mの電圧は、２ＶＴＨ_pとさ
れるので、メモリセル８２₁₁は、ＶＣＣ−２ＶＴＨ_nを
高電圧側の電源電圧とし、２ＶＴＨ_pを低電圧側の電源
電圧として動作することになる。

【０１４６】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる。他のメモリセルについて
も、同様のことが言える。

【０１４７】したがって、この第３実施例によれば、書
込み時、メモリセル８２₁₁、８２_1n、８２_m1、８２_mnの
記憶データを書き替える場合、電源電圧ＶＣＣの下降及
び電源電圧ＶＳＳの上昇を小さく抑え、周辺回路におけ
る誤動作の発生を避け、動作の安定性を確保することが
できる。

【０１４８】また、この第３実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線８９₁、８９_m、１１１₁、１１１_mの抵
抗値を大きくしても、これら電源配線８９₁、８９_m、１
１１₁、１１１_mの電圧降下は大きくならないので、これ
ら電源配線８９₁、８９_m、１１１₁、１１１_mの線幅を小
さくし、セルサイズを小さくし、チップ面積の縮小化を
図ることができる。

【０１４９】第４実施例・・図１１図１１は本発明の第４実施例の要部を示す回路図であ
り、この第４実施例は、図７に示すｎＭＯＳトランジス
タ９４₁、９５₁、９４_m、９５_mの代わりにショットキー
・バリア・ダイオード１１３₁、１１４₁、１１３_m、１
１４_mを設けてなるメモリセル高電圧側電源電圧制御回
路１１５₁、１１５_mを設け、その他の部分については、
図７に示す第１実施例と同様に構成したものである。

【０１５０】したがって、この第４実施例においても、
メモリセルとして、ロウ方向の個数をｎ個、コラム方向
の個数をｍ個とする、合計ｎ×ｍ個のメモリセルが配列
されているが、図１１では、４個のメモリセル８２₁₁、
８２_1n、８２_m1、８２_mnを代表して示している。

【０１５１】また、メモリセル高電圧側電源電圧制御回
路１１５₂〜１１５_m-1や、電源配線８９₂〜８９_m-1等に
ついても、その図示を省略している。

【０１５２】この第４実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベル、インバータ１０１の出
力＝Ｌレベルとされ、メモリセル高電圧側電源電圧制御
回路１１５₁、１１５_mにおいては、ｐＭＯＳトランジス
タ９３₁、９３_m＝オンとされる。

【０１５３】この結果、ショットキー・バリア・ダイオ
ード１１３₁、１１３_m、１１４₁、１１４_m＝オフとな
り、電源配線８９₁、８９_mの電圧は、電源電圧ＶＣＣと
される。

【０１５４】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベル、インバータ１０１の出力＝Ｈレ
ベルとされ、メモリセル高電圧側電源電圧制御回路１１
５₁、１１５_mにおいては、ｐＭＯＳトランジスタ９
３₁、９３_m＝オフとされる。

【０１５５】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１３₁、１１４₁、１
１３_m、１１４_m＝オンとされ、電源配線８９₁、８９_mの
電圧＝ＶＣＣ−２ＶＦ（但し、ＶＦはショットキー・バ
リア・ダイオードの順方向電圧）とされる。

【０１５６】ここに、例えば、メモリセル８２₁₁が
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合には、まず、ビット線ＢＬ
₁、／ＢＬ₁＝Ｈレベルの状態で、ワード線ＷＬ₁＝Ｈレ
ベルとされ、ｎＭＯＳトランジスタ８７₁₁、８８₁₁＝オ
ンとされた後、ビット線／ＢＬ₁＝Ｈレベルのまま、ビ
ット線ＢＬ₁＝Ｌレベルとされる。

【０１５７】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１５８】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１５９】ここに、この第４実施例においては、書込
み時、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＦと
されるので、メモリセル８２₁₁は、ＶＣＣ−２ＶＦを高
電圧側の電源電圧とし、ＶＳＳを低電圧側の電源電圧と
して動作することになる。

【０１６０】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる。他のメモリセルについて
も、同様のことが言える。

【０１６１】したがって、この第４実施例によれば、書
込み時、記憶データを書き替える場合、電源電圧ＶＣＣ
の下降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回
路における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０１６２】また、この第４実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線８９₁、８９_m、９０の抵抗値を大きく
しても、これら電源配線８９₁、８９_m、９０の電圧降下
は大きくならないので、これら電源配線８９₁、８９_m、
９０の線幅を小さくし、セルサイズを小さくし、チップ
面積の縮小化を図ることができる。

【０１６３】また、この第４実施例によれば、メモリセ
ル高電圧側電源電圧制御回路１１５ ₁、１１５_mを構成す
るレベルシフト回路をショットキー・バリア・ダイオー
ド１１３₁、１１３_m、１１４₁、１１４_mで構成するとし
ているので、チップ面積を第１実施例の場合よりも小さ
くすることができる。

【０１６４】第５実施例・・図１２図１２は本発明の第５実施例の要部を示す回路図であ
り、この第５実施例は、図９に示すｐＭＯＳトランジス
タ１０９₁、１１０₁、１０９_m、１１０_mの代わりにショ
ットキー・バリア・ダイオード１１７₁、１１８₁、１１
７_m、１１８_mを設けてなるメモリセル低電圧側電源電圧
制御回路１１９₁、１１９_mを設け、その他の部分につい
ては、図９に示す第２実施例と同様に構成したものであ
る。

【０１６５】したがって、この第５実施例においても、
メモリセルとして、ロウ方向の個数をｎ個、コラム方向
の個数をｍ個とする、合計ｎ×ｍ個のメモリセルが配列
されているが、図１２では、４個のメモリセル８２₁₁、
８２_1n、８２_m1、８２_mnを代表して示している。

【０１６６】また、メモリセル低電圧側電源電圧制御回
路１１９₂〜１１９_m-1や、電源配線１１１₂〜１１１_m-1
等についても、その図示を省略している。

【０１６７】この第５実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベルとされ、メモリセル低電
圧側電源電圧制御回路１１９₁、１１９_mにおいては、ｎ
ＭＯＳトランジスタ１０８₁、１０８_m＝オンとされる。

【０１６８】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１７₁、１１８₁、１
１７_m、１１８_m＝オフとなり、電源配線１１１₁、１１
１_mの電圧は、電源電圧ＶＣＣとされる。

【０１６９】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベルとされ、メモリセル高電圧側電源
電圧制御回路１１９₁、１１９_mにおいては、ｎＭＯＳト
ランジスタ１０８₁、１０８_m＝オフとされる。

【０１７０】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１７₁、１１７_m、１
１８₁、１１８_m＝オンとされ、電源配線１１１₁、１１
１_mの電圧＝２ＶＦとされる。

【０１７１】ここに、例えば、メモリセル８２₁₁が
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合には、まず、ビット線ＢＬ
₁、／ＢＬ₁＝Ｈレベルの状態で、ワード線ＷＬ₁＝Ｈレ
ベルとされ、ｎＭＯＳトランジスタ８７₁₁、８８₁₁＝オ
ンとされた後、ビット線／ＢＬ₁＝Ｈレベルのまま、ビ
ット線ＢＬ₁＝Ｌレベルとされる。

【０１７２】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１７３】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１７４】ここに、この第５実施例においては、書込
み時、電源配線１１１₁、１１１_mの電圧＝２ＶＦとされ
るので、メモリセル８２₁₁は、ＶＣＣを高電圧側の電源
電圧とし、２ＶＦを低電圧側の電源電圧として動作する
ことになる。

【０１７５】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる。他のメモリセルについて
も、同様のことが言える。

【０１７６】したがって、この第５実施例によれば、書
込み時、記憶データを書き替える場合、電源電圧ＶＣＣ
の下降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回
路における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０１７７】また、この第５実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線９１、１１１ ₁、１１１_mの抵抗値を大
きくしても、これら電源配線９１、１１１₁、１１１_mの
電圧降下は大きくならないので、これら電源配線９１、
１１１₁、１１１_mの線幅を小さくし、セルサイズを小さ
くし、チップ面積の縮小化を図ることができる。

【０１７８】また、この第５実施例によれば、メモリセ
ル低電圧側電源電圧制御回路１１９ ₁、１１９_mを構成す
るレベルシフト回路をショットキー・バリア・ダイオー
ド１１７₁、１１７_m、１１８₁、１１８_mで構成するとし
ているので、チップ面積を第２実施例よりも小さくする
ことができる。

【０１７９】第６実施例・・図１３図１３は本発明の第６実施例の要部を示す回路図であ
り、この第６実施例においては、図１０に示すｎＭＯＳ
トランジスタ９４₁、９５₁、９４_m、９５_mの代わりにシ
ョットキー・バリア・ダイオード１１３₁、１１４₁、１
１３_m、１１４_mを設けてなるメモリセル高電圧側電源電
圧制御回路１１５₁、１１５_mが設けられている。

【０１８０】また、図１０に示すｐＭＯＳトランジスタ
１０９₁、１１０₁、１０９_m、１１０_mの代わりにショッ
トキー・バリア・ダイオード１１７₁、１１８₁、１１７
_m、１１８_mを設けてなるメモリセル低電圧側電源電圧制
御回路１１９₁、１１９_mが設けられている。その他の部
分については、図１０に示す第３実施例と同様に構成さ
れている。

【０１８１】したがって、この第６実施例においても、
メモリセルとして、ロウ方向の個数をｎ個、コラム方向
の個数をｍ個とする、合計ｎ×ｍ個のメモリセルが配列
されているが、図１３では、４個のメモリセル８２₁₁、
８２_1n、８２_m1、８２_mnを代表して示している。

【０１８２】また、メモリセル高電圧側電源電圧制御回
路１１５₂〜１１５_m-1、メモリセル低電圧側電源電圧制
御回路１１９₂〜１１９_m-1、電源配線８９₂〜８９_m-1、
１１１₂〜１１１_m-1等についても、その図示を省略して
いる。

【０１８３】この第６実施例においては、読出し時、書
込み制御信号／ＷＥ＝Ｈレベル、インバータ１０１の出
力＝Ｌレベルとされ、メモリセル高電圧側電源電圧制御
回路１１５₁、１１５_mにおいては、ｐＭＯＳトランジス
タ９３₁、９３_m＝オンとされる。

【０１８４】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１３₁、１１４₁、１
１３_m、１１４_m＝オフとなり、電源配線８９₁、８９_mの
電圧は、電源電圧ＶＣＣとされる。

【０１８５】また、メモリセル低電圧側電源電圧制御回
路１１９₁、１１９_mにおいては、ｎＭＯＳトランジスタ
１０８₁、１０８_m＝オンとされる。

【０１８６】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１７₁、１１８₁、１
１７_m、１１８_m＝オフとなり、電源配線１１１₁、１１
１_mの電圧は、電源電圧ＶＳＳとされる。

【０１８７】これに対して、書込み時には、書込み制御
信号／ＷＥ＝Ｌレベル、インバータ１０１の出力＝Ｈレ
ベルとされ、メモリセル高電圧側電源電圧制御回路１１
５₁、１１５_mにおいては、ｐＭＯＳトランジスタ９
３₁、９３_m＝オフとされる。

【０１８８】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１３₁、１１４₁、１
１３_m、１１４_m＝オンとされ、電源配線８９₁、８９_mの
電圧＝ＶＣＣ−２ＶＦとされる。

【０１８９】また、メモリセル低電圧側電源電圧制御回
路１１９₁、１１９_mにおいては、ｎＭＯＳトランジスタ
１０８₁、１０８_m＝オフとされる。

【０１９０】この結果、レベルシフト回路を構成するシ
ョットキー・バリア・ダイオード１１７₁、１１７_m、１
１８₁、１１８_m＝オンとされ、電源配線１１１₁、１１
１_mの電圧＝２ＶＦとされる。

【０１９１】ここに、例えば、メモリセル８２₁₁が
「１」を記憶している場合において、この「１」が
「０」に書き替えられる場合には、まず、ビット線ＢＬ
₁、／ＢＬ₁＝Ｈレベルの状態で、ワード線ＷＬ₁＝Ｈレ
ベルとされ、ｎＭＯＳトランジスタ８７₁₁、８８₁₁＝オ
ンとされた後、ビット線／ＢＬ₁＝Ｈレベルのまま、ビ
ット線ＢＬ₁＝Ｌレベルとされる。

【０１９２】この結果、ノード１０４＝Ｌレベル、ノー
ド１０５＝Ｈレベル、ｐＭＯＳトランジスタ８３₁₁＝オ
フ、ｎＭＯＳトランジスタ８５₁₁＝オン、ｐＭＯＳトラ
ンジスタ８４₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝
オフとされる。

【０１９３】次に、ワード線ＷＬ₁＝Ｌレベル、ｎＭＯ
Ｓトランジスタ８７₁₁、８８₁₁＝オフとされ、「１」か
ら「０」への書き替えが完了し、次の書き替えが行われ
るまで、ｐＭＯＳトランジスタ８３₁₁＝オフ、ｎＭＯＳ
トランジスタ８５₁₁＝オン、ｐＭＯＳトランジスタ８４
₁₁＝オン、ｎＭＯＳトランジスタ８６₁₁＝オフ、ノード
１０４＝Ｌレベル、ノード１０５＝Ｈレベルの状態が維
持される。

【０１９４】ここに、この第６実施例においては、書込
み時、電源配線８９₁、８９_mの電圧＝ＶＣＣ−２ＶＦ、
電源配線１１１₁、１１１_mの電圧＝２ＶＦとされるの
で、メモリセル８２₁₁は、ＶＣＣ−２ＶＦを高電圧側の
電源電圧とし、２ＶＦを低電圧側の電源電圧として動作
することになる。

【０１９５】この結果、メモリセル８２₁₁の記憶データ
を書き替える場合、ｐＭＯＳトランジスタ８３₁₁とｎＭ
ＯＳトランジスタ８５₁₁とからなるＣＭＯＳインバータ
に流れる貫通電流Ｉ_Aのピーク値及びｐＭＯＳトランジ
スタ８４₁₁とｎＭＯＳトランジスタ８６₁₁とからなるＣ
ＭＯＳインバータに流れる貫通電流Ｉ_Bのピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁を動作さ
せる場合よりも小さくなる。他のメモリセルについて
も、同様のことが言える。

【０１９６】したがって、この第６実施例によれば、書
込み時、記憶データを書き替える場合においても、電源
電圧ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく抑
え、周辺回路における誤動作の発生を避け、動作の安定
性を確保することができる。

【０１９７】また、この第６実施例によれば、メモリセ
ル８２₁₁、８２_1n、８２_m1、８２_mnの記憶データを書き
替える場合、前述のように、メモリセル８２₁₁、８
２_1n、８２_m1、８２_mnに流れる貫通電流のピーク値は、
電源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳ
を低電圧側の電源電圧としてメモリセル８２₁₁、８
２_1n、８２_m1、８２_mnを動作させる場合よりも小さくな
るので、電源配線８９₁、８９_m、１１１₁、１１１_mの抵
抗値を大きくしても、これら電源配線８９₁、８９_m、１
１１₁、１１１_mの電圧降下は大きくならないので、これ
ら電源配線８９₁、８９_m、１１１₁、１１１_mの線幅を小
さくし、セルサイズを小さくし、チップ面積の縮小化を
図ることができる。

【０１９８】また、この第６実施例によれば、メモリセ
ル高電圧側電源電圧制御回路１１５ ₁、１１５_mを構成す
るレベルシフト回路をショットキー・バリア・ダイオー
ド１１３₁、１１４₁、１１３_m、１１４_mで構成すると共
に、メモリセル低電圧側電源電圧制御回路１１９₁、１
１９_mを構成するレベルシフト回路をショットキー・バ
リア・ダイオード１１７₁、１１８₁、１１７_m、１１８_m
で構成するとしているので、チップ面積を第３実施例の
場合よりも小さくすることができる。

【０１９９】第７実施例・・図１４図１４は本発明の第７実施例の要部を示す回路図であ
り、本発明の第７実施例が備えるメモリセルを示してい
る。即ち、本発明の第７実施例は、図１４に示すメモリ
セルを設け、その他の部分については、従来周知のよう
に構成するというものである。

【０２００】この図１４に示すメモリセルは、電源配線
１と、ｐＭＯＳトランジスタ６、７のソースとの間に、
それぞれ、ショットキー・バリア・ダイオード１２１、
１２２を順方向に接続し、その他については、図１７に
示すメモリセルと同様に構成したものである。

【０２０１】このメモリセルにおいては、書込み時、ｐ
ＭＯＳトランジスタ６及びｎＭＯＳトランジスタ８が共
にオン状態とされる場合、ｐＭＯＳトランジスタ６のソ
ース電圧は、ＶＣＣ−ＶＦとなる。

【０２０２】また、ｐＭＯＳトランジスタ７及びｎＭＯ
Ｓトランジスタ９が共にオン状態とされる場合、ｐＭＯ
Ｓトランジスタ７のソース電圧は、ＶＣＣ−ＶＦとな
る。

【０２０３】ここに、例えば、このメモリセルが「１」
を記憶している場合において、この「１」が「０」に書
き替えられる場合、まず、ビット線ＢＬ、／ＢＬ＝Ｈレ
ベルの状態で、ワード線ＷＬ＝Ｈレベルとされ、ｎＭＯ
Ｓトランジスタ１０、１１＝オンとされた後、ビット線
／ＢＬ＝Ｈレベルのまま、ビット線ＢＬ＝Ｌレベルとさ
れる。

【０２０４】この結果、ノード１２＝Ｌレベル、ノード
１３＝Ｈレベル、ｐＭＯＳトランジスタ６＝オフ、ｎＭ
ＯＳトランジスタ８＝オン、ｐＭＯＳトランジスタ７＝
オン、ｎＭＯＳトランジスタ９＝オフとされる。

【０２０５】次に、ワード線ＷＬ＝Ｌレベル、ｎＭＯＳ
トランジスタ１０、１１＝オフとされて、「１」から
「０」への書き替えが完了し、次の書き替えが行われる
まで、ｐＭＯＳトランジスタ６＝オフ、ｎＭＯＳトラン
ジスタ８＝オン、ｐＭＯＳトランジスタ７＝オン、ｎＭ
ＯＳトランジスタ９＝オフ、ノード１２＝Ｌレベル、ノ
ード１３＝Ｈレベルの状態が維持される。

【０２０６】ここに、このメモリセルのうち、ｐＭＯＳ
トランジスタ６、７及びｎＭＯＳトランジスタ８、９の
部分は、高電圧側の電源電圧をＶＣＣ−ＶＦ、低電圧側
の電源電圧をＶＳＳとして動作する。

【０２０７】この結果、このメモリセルの記憶データを
書き替える場合、ショットキー・バリア・ダイオード１
２１と、ｐＭＯＳトランジスタ６と、ｎＭＯＳトランジ
スタ８とからなるインバータ１２３に流れる貫通電流の
ピーク値及びショットキー・バリア・ダイオード１２２
と、ｐＭＯＳトランジスタ７と、ｎＭＯＳトランジスタ
９とからなるインバータ１２４に流れる貫通電流のピー
ク値は、ショットキー・バリア・ダイオード１２１、１
２２を設けない場合に比較して、小さくなる。

【０２０８】したがって、この第７実施例によれば、書
込み時、記憶データを書き替える場合、電源電圧ＶＣＣ
の下降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回
路における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０２０９】また、この第７実施例によれば、記憶デー
タを書き替える場合、前述のように、メモリセルに流れ
る貫通電流のピーク値は、電源電圧ＶＣＣを高電圧側の
電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧として
メモリセルを動作させる場合よりも小さくなるので、電
源配線１、２の抵抗値を大きくしても、これら電源配線
１、２の電圧降下は大きくならないので、これら電源配
線１、２の線幅を小さくし、セルサイズを小さくし、チ
ップ面積の縮小化を図ることができる。

【０２１０】第８実施例・・図１５図１５は本発明の第８実施例の要部を示す回路図であ
り、本発明の第８実施例が備えるメモリセルを示してい
る。即ち、本発明の第８実施例は、図１５に示すメモリ
セルを設け、その他の部分については、従来周知のよう
に構成するというものである。

【０２１１】この図１５に示すメモリセルは、ｎＭＯＳ
トランジスタ８、９のソースと、電源配線２との間に、
それぞれ、ショットキー・バリア・ダイオード１２６、
１２７を順方向に接続し、その他については、図１７に
示すメモリセルと同様に構成したものである。

【０２１２】このメモリセルにおいては、書込み時、ｐ
ＭＯＳトランジスタ６及びｎＭＯＳトランジスタ８が共
にオン状態とされる場合、ｎＭＯＳトランジスタ８のソ
ース電圧は、ＶＦとなる。

【０２１３】また、ｐＭＯＳトランジスタ７及びｎＭＯ
Ｓトランジスタ９が共にオン状態とされる場合、ｎＭＯ
Ｓトランジスタ９のソース電圧は、ＶＦとなる。

【０２１４】ここに、例えば、このメモリセルが「１」
を記憶している場合において、この「１」が「０」に書
き替えられる場合、まず、ビット線ＢＬ、／ＢＬ＝Ｈレ
ベルの状態で、ワード線ＷＬ＝Ｈレベルとされ、ｎＭＯ
Ｓトランジスタ１０、１１＝オンとされた後、ビット線
／ＢＬ＝Ｈレベルのまま、ビット線ＢＬ＝Ｌレベルとさ
れる。

【０２１５】この結果、ノード１２＝Ｌレベル、ノード
１３＝Ｈレベル、ｐＭＯＳトランジスタ６＝オフ、ｎＭ
ＯＳトランジスタ８＝オン、ｐＭＯＳトランジスタ７＝
オン、ｎＭＯＳトランジスタ９＝オフとされる。

【０２１６】次に、ワード線ＷＬ＝Ｌレベル、ｎＭＯＳ
トランジスタ１０、１１＝オフとされて、「１」から
「０」への書き替えが完了し、次の書き替えが行われる
まで、ｐＭＯＳトランジスタ６＝オフ、ｎＭＯＳトラン
ジスタ８＝オン、ｐＭＯＳトランジスタ７＝オン、ｎＭ
ＯＳトランジスタ９＝オフ、ノード１２＝Ｌレベル、ノ
ード１３＝Ｈレベルの状態が維持される。

【０２１７】ここに、このメモリセルのうち、ｐＭＯＳ
トランジスタ６、７及びｎＭＯＳトランジスタ８、９の
部分は、高電圧側の電源電圧をＶＣＣ、低電圧側の電源
電圧をＶＦとして動作することになる。

【０２１８】この結果、このメモリセルの記憶データを
書き替える場合、ｐＭＯＳトランジスタ６と、ｎＭＯＳ
トランジスタ８と、ショットキー・バリア・ダイオード
１２６とからなるインバータ１２８に流れる貫通電流の
ピーク値及びｐＭＯＳトランジスタ７と、ｎＭＯＳトラ
ンジスタ９と、ショットキー・バリア・ダイオード１２
７とからなるインバータ１２９に流れる貫通電流のピー
ク値は、ショットキー・バリア・ダイオード１２６、１
２７を設けない場合に比較して、小さくなる。

【０２１９】したがって、この第８実施例によれば、書
込み時、記憶データを書き替える場合、電源電圧ＶＣＣ
の下降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回
路における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０２２０】また、この第８実施例によれば、記憶デー
タを書き替える場合、前述のように、メモリセルに流れ
る貫通電流のピーク値は、電源電圧ＶＣＣを高電圧側の
電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧として
メモリセルを動作させる場合よりも小さくなるので、電
源配線１、２の抵抗値を大きくしても、これら電源配線
１、２の電圧降下は大きくならないので、これら電源配
線１、２の線幅を小さくし、セルサイズを小さくし、チ
ップ面積の縮小化を図ることができる。

【０２２１】第９実施例・・図１６図１６は本発明の第９実施例の要部を示す回路図であ
り、本発明の第９実施例が備えるメモリセルを示してい
る。即ち、本発明の第９実施例は、図１６に示すメモリ
セルを設け、その他の部分については、従来周知のよう
に構成するというものである。

【０２２２】このメモリセルにおいては、電源配線１と
ｐＭＯＳトランジスタ６、７のソースとの間に、それぞ
れ、ショットキー・バリア・ダイオード１２１、１２２
が順方向に接続されている。

【０２２３】また、ｎＭＯＳトランジスタ８、９のソー
スと電源配線２との間に、それぞれ、ショットキー・バ
リア・ダイオード１２６、１２７が順方向に接続されて
いる。その他については、図１７に示すメモリセルと同
様に構成されている。

【０２２４】このメモリセルにおいては、書込み時、ｐ
ＭＯＳトランジスタ６及びｎＭＯＳトランジスタ８が共
にオン状態とされる場合、ｐＭＯＳトランジスタ６のソ
ース電圧は、ＶＣＣ−ＶＦとなり、ｎＭＯＳトランジス
タ８のソース電圧は、ＶＦとなる。

【０２２５】また、ｐＭＯＳトランジスタ７及びｎＭＯ
Ｓトランジスタ９が共にオン状態とされる場合、ｐＭＯ
Ｓトランジスタ７のソース電圧は、ＶＣＣ−ＶＦとな
り、ｎＭＯＳトランジスタ９のソース電圧は、ＶＦとな
る。

【０２２６】ここに、例えば、このメモリセルが「１」
を記憶している場合において、この「１」が「０」に書
き替えられる場合、まず、ビット線ＢＬ、／ＢＬ＝Ｈレ
ベルの状態で、ワード線ＷＬ＝Ｈレベルとされ、ｎＭＯ
Ｓトランジスタ１０、１１＝オンとされた後、ビット線
／ＢＬ＝Ｈレベルのまま、ビット線ＢＬ＝Ｌレベルとさ
れる。

【０２２７】この結果、ノード１２＝Ｌレベル、ノード
１３＝Ｈレベル、ｐＭＯＳトランジスタ６＝オフ、ｎＭ
ＯＳトランジスタ８＝オン、ｐＭＯＳトランジスタ７＝
オン、ｎＭＯＳトランジスタ９＝オフとされる。

【０２２８】次に、ワード線ＷＬ＝Ｌレベル、ｎＭＯＳ
トランジスタ１０、１１＝オフとされて、「１」から
「０」への書き替えが完了し、次の書き替えが行われる
まで、ｐＭＯＳトランジスタ６＝オフ、ｎＭＯＳトラン
ジスタ８＝オン、ｐＭＯＳトランジスタ７＝オン、ｎＭ
ＯＳトランジスタ９＝オフ、ノード１２＝Ｌレベル、ノ
ード１３＝Ｈレベルの状態が維持される。

【０２２９】ここに、このメモリセルのうち、ｐＭＯＳ
トランジスタ６、７及びｎＭＯＳトランジスタ８、９の
部分は、高電圧側の電源電圧をＶＣＣ−ＶＦ、低電圧側
の電源電圧をＶＦとして動作することになる。

【０２３０】この結果、このメモリセルの記憶データを
書き替える場合、ショットキー・バリア・ダイオード１
２１と、ｐＭＯＳトランジスタ６と、ｎＭＯＳトランジ
スタ８と、ショットキー・バリア・ダイオード１２６と
からなるインバータ１３１に流れる貫通電流のピーク値
及びショットキー・バリア・ダイオード１２２と、ｐＭ
ＯＳトランジスタ７と、ｎＭＯＳトランジスタ９と、シ
ョットキー・バリア・ダイオード１２７とからなるイン
バータ１３２に流れる貫通電流のピーク値は、ショット
キー・バリア・ダイオード１２１、１２２、１２６、１
２７を設けない場合に比較して、小さくなる。

【０２３１】したがって、この第９実施例によれば、書
込み時、記憶データを書き替える場合、電源電圧ＶＣＣ
の下降及び電源電圧ＶＳＳの上昇を小さく抑え、周辺回
路における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０２３２】また、この第９実施例によれば、記憶デー
タを書き替える場合、前述のように、メモリセルに流れ
る貫通電流のピーク値は、電源電圧ＶＣＣを高電圧側の
電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧として
メモリセルを動作させる場合よりも小さくなるので、電
源配線１、２の抵抗値を大きくしても、これら電源配線
１、２の電圧降下は大きくならないので、これら電源配
線１、２の線幅を小さくし、セルサイズを小さくし、チ
ップ面積の縮小化を図ることができる。

【０２３３】

【発明の効果】

第１の発明・・図１本発明中、第１の発明によれば、メモリセル高電圧側電
源電圧制御回路２０を設け、メモリセル１９は、データ
の書込み時、電源電圧ＶＣＣを低電圧側に所定電圧だけ
レベルシフトしてなる電圧を高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧として動作するように
構成したことにより、メモリセル１９の記憶データを書
き替える場合、メモリセル１９に流れる貫通電流のピー
ク値を、電源電圧ＶＣＣを高電圧側の電源電圧、電源電
圧ＶＳＳを低電圧側の電源電圧としてメモリセル１９を
動作させる場合よりも小さくし、電源電圧ＶＣＣの下降
及び電源電圧ＶＳＳの上昇を小さく抑えることができる
ので、周辺回路１８における誤動作の発生を避け、動作
の安定性を確保することができる。

【０２３４】また、この第１の発明によれば、メモリセ
ル１９の記憶データを書き替える場合、メモリセル１９
に流れる貫通電流のピーク値を、電源電圧ＶＣＣを高電
圧側の電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧
としてメモリセル１９を動作させる場合よりも小さくす
ることができるので、電源配線１６、１７の抵抗値を大
きくしても、これら電源配線１６、１７の電圧降下は大
きくならないので、電源配線１６、１７の線幅を小さく
し、セルサイズを小さくし、チップ面積の縮小化を図る
ことができる。

【０２３５】第２の発明・・図２本発明中、第２の発明によれば、メモリセル低電圧側電
源電圧制御回路２７を設け、メモリセル２６は、電源電
圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを高電
圧側に所定電圧だけレベルシフトしてなる電圧を低電圧
側の電源電圧として動作するように構成したことによ
り、メモリセル２６の記憶データを書き替える場合、メ
モリセル２６に流れる貫通電流のピーク値を、電源電圧
ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを低電圧
側の電源電圧としてメモリセル２６を動作させる場合よ
りも小さくし、電源電圧ＶＣＣの下降及び電源電圧ＶＳ
Ｓの上昇を小さく抑えることができるので、周辺回路２
５における誤動作の発生を避け、動作の安定性を確保す
ることができる。

【０２３６】また、この第２の発明によれば、メモリセ
ル２６の記憶データを書き替える場合、メモリセル２６
に流れる貫通電流のピーク値を、電源電圧ＶＣＣを高電
圧側の電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧
としてメモリセル２６を動作させる場合よりも小さくす
ることができるので、電源配線２２、２４の抵抗値を大
きくしても、これら電源配線２２、２４の電圧降下は大
きくならないので、電源配線２２、２４の線幅を小さく
し、セルサイズを小さくし、チップ面積の縮小化を図る
ことができる。

【０２３７】第３の発明・・図３本発明中、第３の発明によれば、メモリセル高電圧側電
源電圧制御回路３５及びメモリセル低電圧側電源電圧制
御回路３６を設け、メモリセル３４は、データの書込み
時、電源電圧ＶＣＣを低電圧側に所定電圧だけレベルシ
フトしてなる電圧を高電圧側の電源電圧、電源電圧ＶＳ
Ｓを高電圧側に所定電圧だけレベルシフトしてなる電圧
を低電圧側の電源電圧として動作するように構成したこ
とにより、メモリセル３４の記憶データを書き替える場
合、メモリセル３４に流れる貫通電流のピーク値を、電
源電圧ＶＣＣを高電圧側の電源電圧、電源電圧ＶＳＳを
低電圧側の電源電圧としてメモリセル３４を動作させる
場合よりも小さくし、電源電圧ＶＣＣの下降及び電源電
圧ＶＳＳの上昇を小さく抑えることができるので、周辺
回路３３における誤動作の発生を避け、動作の安定性を
確保することができる。

【０２３８】また、この第３の発明によれば、メモリセ
ル３４の記憶データを書き替える場合、メモリセル３４
に流れる貫通電流のピーク値を、電源電圧ＶＣＣを高電
圧側の電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧
としてメモリセル３４を動作させる場合よりも小さくす
ることができるので、電源配線３１、３２の抵抗値を大
きくしても、これら電源配線３１、３２の電圧降下は大
きくならないので、電源配線３１、３２の線幅を小さく
し、セルサイズを小さくし、チップ面積の縮小化を図る
ことができる。

【０２３９】第４の発明・・図４本発明中、第４の発明によれば、レベルシフト回路４
３、４４を設け、ｐＭＩＳトランジスタ４５がオン状態
とされる場合には、そのソース電圧を、電源電圧ＶＣＣ
を低電圧側に所定電圧だけレベルシフトした電圧とし、
ｐＭＩＳトランジスタ４６がオン状態とされる場合に
は、そのソース電圧を、電源電圧ＶＣＣを低電圧側に所
定電圧だけレベルシフトした電圧とするように構成した
ことにより、記憶データを書き替える場合、メモリセル
に流れる貫通電流のピーク値を、電源電圧ＶＣＣを高電
圧側の電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧
としてメモリセルを動作させる場合よりも小さくし、電
源電圧ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく
抑えることができるので、周辺回路における誤動作の発
生を避け、動作の安定性を確保することができる。

【０２４０】また、この第４の発明によれば、記憶デー
タを書き替える場合、メモリセルに流れる貫通電流のピ
ーク値を、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセルを動
作させる場合よりも小さくすることができるので、電源
配線３８、３９の抵抗値を大きくしても、これら電源配
線３８、３９の電圧降下は大きくならないので、電源配
線３８、３９の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。

【０２４１】第５の発明・・図５本発明中、第５の発明によれば、レベルシフト回路６
１、６２を設け、ｎＭＩＳトランジスタ５９がオン状態
とされる場合には、そのソース電圧を、電源電圧ＶＳＳ
を高電圧側に所定電圧だけレベルシフトした電圧とし、
ｎＭＩＳトランジスタ６０がオン状態とされる場合に
は、そのソース電圧を、電源電圧ＶＳＳを高電圧側に所
定電圧だけレベルシフトした電圧とするように構成した
ことにより、記憶データを書き替える場合、メモリセル
に流れる貫通電流のピーク値を、電源電圧ＶＣＣを高電
圧側の電源電圧、電源電圧ＶＳＳを低電圧側の電源電圧
としてメモリセルを動作させる場合よりも小さくし、電
源電圧ＶＣＣの下降及び電源電圧ＶＳＳの上昇を小さく
抑えることができるので、周辺回路における誤動作の発
生を避け、動作の安定性を確保することができる。

【０２４２】また、この第５の発明によれば、記憶デー
タを書き替える場合、メモリセルに流れる貫通電流のピ
ーク値を、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセルを動
作させる場合よりも小さくすることができるので、電源
配線５２、５３の抵抗値を大きくしても、これら電源配
線５２、５３の電圧降下は大きくならないので、電源配
線５２、５３の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。記憶デー
タを書き替える場合、電源電圧ＶＣＣの下降及び電源電
圧ＶＳＳの上昇を小さく抑え、周辺回路における誤動作
の発生を避け、動作の安定性を確保することができる。

【０２４３】第６の発明・・図６本発明中、第６の発明によれば、レベルシフト回路７
１、７２、７７、７８を設け、ｐＭＩＳトランジスタ７
３がオン状態とされる場合には、そのソース電圧を、電
源電圧ＶＣＣを低電圧側に所定電圧だけレベルシフトし
た電圧とし、ｐＭＩＳトランジスタ７４がオン状態とさ
れる場合には、そのソース電圧を、電源電圧ＶＣＣを低
電圧側に所定電圧だけレベルシフトされた電圧とし、ｎ
ＭＩＳトランジスタ７５がオン状態とされる場合には、
そのソース電圧を、電源電圧ＶＳＳを高電圧側に所定電
圧だけレベルシフトした電圧とし、ｎＭＩＳトランジス
タ７６がオン状態とされる場合には、そのソース電圧
を、電源電圧ＶＳＳを高電圧側に所定電圧だけレベルシ
フトされた電圧とするように構成したことにより、記憶
データを書き替える場合、メモリセルに流れる貫通電流
のピーク値を、電源電圧ＶＣＣを高電圧側の電源電圧、
電源電圧ＶＳＳを低電圧側の電源電圧としてメモリセル
を動作させる場合よりも小さくし、電源電圧ＶＣＣの下
降及び電源電圧ＶＳＳの上昇を小さく抑えることができ
るので、周辺回路における誤動作の発生を避け、動作の
安定性を確保することができる。

【０２４４】また、この第６の発明によれば、記憶デー
タを書き替える場合、メモリセルに流れる貫通電流のピ
ーク値を、電源電圧ＶＣＣを高電圧側の電源電圧、電源
電圧ＶＳＳを低電圧側の電源電圧としてメモリセルを動
作させる場合よりも小さくすることができるので、電源
配線６６、６７の抵抗値を大きくしても、これら電源配
線６６、６７の電圧降下は大きくならないので、電源配
線６６、６７の線幅を小さくし、セルサイズを小さく
し、チップ面積の縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図である。

【図２】本発明中、第２の発明の原理説明図である。

【図３】本発明中、第３の発明の原理説明図である。

【図４】本発明中、第４の発明の原理説明図である。

【図５】本発明中、第５の発明の原理説明図である。

【図６】本発明中、第６の発明の原理説明図である。

【図７】本発明の第１実施例の要部を示す回路図であ
る。

【図８】本発明の第１実施例の書込み動作を説明するた
めの波形図である。

【図９】本発明の第２実施例の要部を示す回路図であ
る。

【図１０】本発明の第３実施例の要部を示す回路図であ
る。

【図１１】本発明の第４実施例の要部を示す回路図であ
る。

【図１２】本発明の第５実施例の要部を示す回路図であ
る。

【図１３】本発明の第６実施例の要部を示す回路図であ
る。

【図１４】本発明の第７実施例の要部を示す回路図であ
る。

【図１５】本発明の第８実施例の要部を示す回路図であ
る。

【図１６】本発明の第９実施例の要部を示す回路図であ
る。

【図１７】従来のＳＲＡＭが設けているＣＭＯＳ形のメ
モリセルを示す回路図である。

【図１８】図１７に示すメモリセルの書込み動作及び問
題点を説明するための波形図である。

【符号の説明】

（図１）１５〜１７電源配線１８周辺回路１９ＣＭＩＳ形のメモリセル２０メモリセル高電圧側電源電圧制御回路（図２）２２〜２４電源配線２５周辺回路２６ＣＭＩＳ形のメモリセル２７メモリセル低電圧側電源電圧制御回路（図３）２９〜３２電源配線３３周辺回路３４ＣＭＩＳ形のメモリセル３５メモリセル高電圧側電源電圧制御回路３６メモリセル低電圧側電源電圧制御回路（図４）４３、４４レベルシフト回路（図５）６１、６２レベルシフト回路（図６）７１、７２、７７、７８レベルシフト回路

Claims

【特許請求の範囲】

【請求項１】外部電源回路又は内部電源回路から第１の
電源電圧（ＶＣＣ）が供給される第１の電源配線（１
５）と、前記第１の電源電圧（ＶＣＣ）よりも低電圧の第２の電
源電圧（ＶＳＳ）に設定される第２の電源配線（１６）
と、前記第１の電源配線（１５）の電圧を高電圧側の電源電
圧、前記第２の電源配線（１６）の電圧を低電圧側の電
源電圧として動作する周辺回路（１８）と、２個のＣＭＩＳインバータをリング接続してなるフリッ
プフロップ回路を備えてなり、前記第２の電源配線（１
６）の電圧を低電圧側の電源電圧として動作するＣＭＩ
Ｓ形のメモリセル（１９）と、このメモリセル（１９）に高電圧側の電源電圧を供給す
るための第３の電源配線（１７）と、一端（２０Ａ）を前記第１の電源配線（１５）に接続さ
れ、他端（２０Ｂ）を前記第３の電源配線（１７）に接
続され、前記メモリセル（１９）からのデータの読出し
時には、前記第３の電源配線（１７）に前記第１の電源
電圧（ＶＣＣ）を供給し、前記メモリセル（１９）に対
するデータの書込み時には、前記第３の電源配線（１
７）の電圧を、前記第１の電源電圧（ＶＣＣ）を低電圧
側に所定電圧だけレベルシフトした電圧に制御するメモ
リセル高電圧側電源電圧制御回路（２０）とを含んで構
成されていることを特徴とするスタティックＲＡＭ。
【請求項２】前記メモリセル高電圧側電源電圧制御回路
（２０）は、前記第１の電源配線（１５）と前記第３の
電源配線（１７）との間に接続され、前記メモリセル
（１９）からのデータの読出し時には導通状態とされ、
前記メモリセル（１９）に対するデータの書込み時には
非導通状態とされる接続スイッチ素子と、前記第１の電
源配線（１５）と前記第３の電源配線（１７）との間に
接続されたレベルシフト回路とで構成されていることを
特徴とする請求項１記載のスタティックＲＡＭ。
【請求項３】外部電源回路又は内部電源回路から第１の
電源電圧（ＶＣＣ）が供給される第１の電源配線（２
２）と、前記第１の電源電圧（ＶＣＣ）よりも低電圧の第２の電
源電圧（ＶＳＳ）に設定される第２の電源配線（２３）
と、前記第１の電源配線（２２）の電圧を高電圧側の電源電
圧、前記第２の電源配線（２３）の電圧を低電圧側の電
源電圧として動作する周辺回路（２５）と、２個のＣＭＩＳインバータをリング接続してなるフリッ
プフロップ回路を備えてなり、前記第１の電源配線（２
２）の電圧を高電圧側の電源電圧として動作するＣＭＩ
Ｓ形のメモリセル（２６）と、このメモリセル（２６）に低電圧側の電源電圧を供給す
るための第３の電源配線（２４）と、一端（２７Ａ）を前記第２の電源配線（２３）に接続さ
れ、他端（２７Ｂ）を前記第３の電源配線（２４）に接
続され、前記メモリセル（２６）からのデータの読出し
時には前記第３の電源配線（２４）の電圧を前記第２の
電源電圧（ＶＳＳ）に設定し、前記メモリセル（２６）
に対するデータの書込み時には、前記第３の電源配線
（２４）の電圧を、前記第２の電源電圧（ＶＳＳ）を高
電圧側に所定電圧だけレベルシフトした電圧に制御する
メモリセル低電圧側電源電圧制御回路（２７）とを含ん
で構成されていることを特徴とするスタティックＲＡ
Ｍ。
【請求項４】前記メモリセル低電圧側電源電圧制御回路
（２７）は、前記第３の電源配線（２４）と前記第２の
電源配線（２３）との間に接続され、前記メモリセル
（２６）からのデータの読出し時には導通状態とされ、
前記メモリセル（２６）に対するデータの書込み時には
非導通状態とされる接続スイッチ素子と、前記第３の電
源配線（２４）と前記第２の電源配線（２３）との間に
接続されたレベルシフト回路とで構成されていることを
特徴とする請求項３記載のスタティックＲＡＭ。
【請求項５】外部電源回路又は内部電源回路から第１の
電源電圧（ＶＣＣ）が供給される第１の電源配線（２
９）と、前記第１の電源電圧（ＶＣＣ）よりも低電圧の第２の電
源電圧（ＶＳＳ）に設定される第２の電源配線（３０）
と、前記第１の電源配線（２９）の電圧を高電圧側の電源電
圧、前記第２の電源配線（３０）の電圧を低電圧側の電
源電圧として動作する周辺回路（３３）と、２個のＣＭＩＳインバータをリング接続してなるフリッ
プフロップ回路を備えてなるＣＭＩＳ形のメモリセル
（３４）と、このメモリセル（３４）に高電圧側の電源電圧を供給す
るための第３の電源配線（３１）と、このメモリセル（３４）に低電圧側の電源電圧を供給す
るための第４の電源配線（３２）と、一端（３５Ａ）を前記第１の電源配線（２９）に接続さ
れ、他端（３５Ｂ）を前記第３の電源配線（３１）に接
続され、前記メモリセル（３４）からのデータの読出し
時には、前記第３の電源配線（３１）に前記第１の電源
電圧（ＶＣＣ）を供給し、前記メモリセル（３４）に対
するデータの書込み時には、前記第３の電源配線（３
１）の電圧を、前記第１の電源電圧（ＶＣＣ）を低電圧
側に所定電圧だけレベルシフトした電圧に制御するメモ
リセル高電圧側電源電圧制御回路（３５）と、一端（３６Ａ）を前記第２の電源配線（３０）に接続さ
れ、他端（３６Ｂ）を前記第４の電源配線（３２）に接
続され、前記メモリセル（３４）からのデータの読出し
時には前記第４の電源配線（３２）の電圧を前記第２の
電源電圧（ＶＳＳ）に設定し、前記メモリセル（３４）
に対するデータの書込み時には、前記第４の電源配線
（３２）の電圧を、前記第２の電源電圧（ＶＳＳ）を高
電圧側に所定電圧だけレベルシフトした電圧に制御する
メモリセル低電圧側電源電圧制御回路（３６）とを含ん
で構成されていることを特徴とするスタティックＲＡ
Ｍ。
【請求項６】前記メモリセル高電圧側電源電圧制御回路
（３５）は、前記第１の電源配線（２９）と前記第３の
電源配線（３１）との間に接続され、前記メモリセル
（３４）からのデータの読出し時には導通状態とされ、
前記メモリセル（３４）に対するデータの書込み時には
非導通状態とされる接続スイッチ素子と、前記第１の電
源配線（２９）と前記第３の電源配線（３１）との間に
接続されたレベルシフト回路とで構成されていることを
特徴とする請求項５記載のスタティックＲＡＭ。
【請求項７】前記メモリセル低電圧側電源電圧制御回路
（３６）は、前記第４の電源配線（３２）と前記第２の
電源配線（３０）との間に接続され、前記メモリセル
（３４）からのデータの読出し時には導通状態とされ、
前記メモリセル（３４）に対するデータの書込み時には
非導通状態とされる接続スイッチ素子と、前記第４の電
源配線（３２）と前記第２の電源配線（３０）との間に
接続されたレベルシフト回路とで構成されていることを
特徴とする請求項５記載のスタティックＲＡＭ。
【請求項８】前記接続スイッチ素子は、ｐＭＩＳトラン
ジスタで構成されていることを特徴とする請求項２又は
６記載のスタティックＲＡＭ。
【請求項９】前記接続スイッチ素子は、ｎＭＩＳトラン
ジスタで構成されていることを特徴とする請求項４又は
７記載のスタティックＲＡＭ。
【請求項１０】前記レベルシフト回路は、１個の一方向
性素子又は直列接続された複数の一方向性素子で構成さ
れていることを特徴とする請求項２、４、６、７、８又
は９記載のスタティックＲＡＭ。
【請求項１１】前記一方向性素子は、ショットキー・バ
リア・ダイオードであることを特徴とする請求項１０記
載のスタティックＲＡＭ。
【請求項１２】前記一方向性素子は、ダイオード接続さ
れたＭＩＳトランジスタであることを特徴とする請求項
１０記載のスタティックＲＡＭ。
【請求項１３】一端（４３Ａ）を外部電源回路又は内部
電源回路から第１の電源電圧（ＶＣＣ）が供給される第
１の電源配線（３８）に接続され、前記第１の電源電圧
（ＶＣＣ）を低電圧側に所定電圧だけレベルシフトする
第１のレベルシフト回路（４３）と、ソースを前記第１のレベルシフト回路（４３）の他端
（４３Ｂ）に接続された第１のｐＭＩＳトランジスタ
（４５）と、ドレインを前記第１のｐＭＩＳトランジスタ（４５）の
ドレインに接続され、ソースを前記第１の電源電圧（Ｖ
ＣＣ）よりも低電圧の第２の電源電圧（ＶＳＳ）に設定
される第２の電源配線（３９）に接続された第１のｎＭ
ＩＳトランジスタ（４７）と、一端（４４Ａ）を前記第１の電源配線（３８）に接続さ
れ、前記第１の電源電圧（ＶＣＣ）を低電圧側に所定電
圧だけレベルシフトする第２のレベルシフト回路（４
４）と、ソースを前記第２のレベルシフト回路（４４）の他端
（４４Ｂ）に接続された第２のｐＭＩＳトランジスタ
（４６）と、ドレインを前記第２のｐＭＩＳトランジスタ（４６）の
ドレインに接続され、ソースを前記第２の電源配線（３
９）に接続された第２のｎＭＩＳトランジスタ（４８）
と、ドレインを一方のビット線（ＢＬ）に接続され、ゲート
をワード線（ＷＬ）に接続され、ソースを前記第１のｐ
ＭＩＳトランジスタ（４５）のドレインと前記第１のｎ
ＭＩＳトランジスタ（４７）のドレインとの接続点、前
記第２のｐＭＩＳトランジスタ（４６）のゲート及び前
記第２のｎＭＩＳトランジスタ（４８）のゲートに接続
された第３のｎＭＩＳトランジスタ（４９）と、ドレインを他方のビット線（／ＢＬ）に接続され、ゲー
トを前記ワード線（ＷＬ）に接続され、ソースを前記第
２のｐＭＩＳトランジスタ（４６）のドレインと前記第
２のｎＭＩＳトランジスタ（４８）のドレインとの接続
点、前記第１のｐＭＩＳトランジスタ（４５）のゲート
及び前記第１のｎＭＩＳトランジスタ（４７）のゲート
に接続された第４のｎＭＩＳトランジスタ（５０）とか
らなるメモリセルを含んで構成されていることを特徴と
するスタティックＲＡＭ。
【請求項１４】前記第１、第２のレベルシフト回路（４
３、４４）は、それぞれ、１個の一方向性素子又は直列
接続された複数の一方向性素子で構成されていることを
特徴とする請求項１３記載のスタティックＲＡＭ。
【請求項１５】ソースを外部電源回路又は内部電源回路
から第１の電源電圧（ＶＣＣ）が供給される第１の電源
配線（５２）に接続された第１のｐＭＩＳトランジスタ
（５７）と、ドレインを前記第１のｐＭＩＳトランジスタ（５７）の
ドレインに接続された第１のｎＭＩＳトランジスタ（５
９）と、一端（６１Ａ）を前記第１のｎＭＩＳトランジスタ（５
９）のソースに接続され、他端（６１Ｂ）を前記第１の
電源電圧（ＶＣＣ）よりも低電圧の第２の電源電圧（Ｖ
ＳＳ）に設定される第２の電源配線（５３）に接続さ
れ、前記第２の電源電圧（ＶＳＳ）を高電圧側に所定電
圧だけレベルシフトする第１のレベルシフト回路（６
１）と、ソースを前記第１の電源配線（５２）に接続された第２
のｐＭＩＳトランジスタ（５８）と、ドレインを前記第２のｐＭＩＳトランジスタ（５８）の
ドレインに接続された第２のｎＭＩＳトランジスタ（６
０）と、一端（６２Ａ）を前記第２のｎＭＩＳトランジスタ（６
０）のソースに接続され、他端（６２Ｂ）を前記第２の
電源配線（５３）に接続され、前記第２の電源電圧（Ｖ
ＳＳ）を高電圧側に所定電圧だけレベルシフトする第２
のレベルシフト回路（６２）と、ドレインを一方のビット線（ＢＬ）に接続され、ゲート
をワード線（ＷＬ）に接続され、ソースを前記第１のｐ
ＭＩＳトランジスタ（５７）のドレインと前記第１のｎ
ＭＩＳトランジスタ（５９）のドレインとの接続点、前
記第２のｐＭＩＳトランジスタ（５８）のゲート及び前
記第２のｎＭＩＳトランジスタ（６０）のゲートに接続
された第３のｎＭＩＳトランジスタ（６３）と、ドレインを他方のビット線（／ＢＬ）に接続され、ゲー
トを前記ワード線（ＷＬ）に接続され、ソースを前記第
２のｐＭＩＳトランジスタ（５８）のドレインと前記第
２のｎＭＩＳトランジスタ（６０）のドレインとの接続
点、前記第１のｐＭＩＳトランジスタ（５７）のゲート
及び前記第１のｎＭＩＳトランジスタ（５９）のゲート
に接続された第４のｎＭＩＳトランジスタ（６４）とか
らなるメモリセルを含んで構成されていることを特徴と
するスタティックＲＡＭ。
【請求項１６】前記第１、第２のレベルシフト回路（６
１、６２）は、それぞれ、１個の一方向性素子又は直列
接続された複数の一方向性素子で構成されていることを
特徴とする請求項１５記載のスタティックＲＡＭ。
【請求項１７】一端（７１Ａ）を外部電源回路又は内部
電源回路から第１の電源電圧（ＶＣＣ）が供給される第
１の電源配線（６６）に接続され、前記第１の電源電圧
（ＶＣＣ）を低電圧側に所定電圧だけレベルシフトする
第１のレベルシフト回路（７１）と、ソースを前記第１のレベルシフト回路（７１）の他端
（７１Ｂ）に接続された第１のｐＭＩＳトランジスタ
（７３）と、ドレインを前記第１のｐＭＩＳトランジスタ（７３）の
ドレインに接続された第１のｎＭＩＳトランジスタ（７
５）と、一端（７７Ａ）を前記第１のｎＭＩＳトランジスタ（７
５）のソースに接続され、他端（７７Ｂ）を前記第１の
電源電圧（ＶＣＣ）よりも低電圧の第２の電源電圧（Ｖ
ＳＳ）に設定される第２の電源配線（６７）に接続さ
れ、前記第２の電源電圧（ＶＳＳ）を高電圧側に所定電
圧だけレベルシフトする第２のレベルシフト回路（７
７）と、一端（７２Ａ）を前記第１の電源配線（６６）に接続さ
れ、前記第１の電源電圧（ＶＣＣ）を低電圧側に所定電
圧だけレベルシフトする第３のレベルシフト回路（７
２）と、ソースを前記第２のレベルシフト回路（７２）の他端
（７２Ｂ）に接続された第２のｐＭＩＳトランジスタ
（７４）と、ドレインを前記第２のｐＭＩＳトランジスタ（７４）の
ドレインに接続された第２のｎＭＩＳトランジスタ（７
６）と、一端（７８Ａ）を前記第２のｎＭＩＳトランジスタ（７
６）のソースに接続され、他端（７８Ｂ）を前記第２の
電源配線（６７）に接続され、前記第２の電源電圧（Ｖ
ＳＳ）を高電圧側に所定電圧だけレベルシフトする第４
のレベルシフト回路（７８）と、ドレインを一方のビット線（ＢＬ）に接続され、ゲート
をワード線（ＷＬ）に接続され、ソースを前記第１のｐ
ＭＩＳトランジスタ（７３）のドレインと前記第１のｎ
ＭＩＳトランジスタ（７５）のドレインとの接続点、前
記第２のｐＭＩＳトランジスタ（７４）のゲート及び前
記第２のｎＭＩＳトランジスタ（７６）のゲートに接続
された第３のｎＭＩＳトランジスタ（７９）と、ドレインを他方のビット線（／ＢＬ）に接続され、ゲー
トを前記ワード線（ＷＬ）に接続され、ソースを前記第
２のｐＭＩＳトランジスタ（７４）のドレインと前記第
２のｎＭＩＳトランジスタ（７６）のドレインとの接続
点、前記第１のｐＭＩＳトランジスタ（７３）のゲート
及び前記第１のｎＭＩＳトランジスタ（７５）のゲート
に接続された第４のｎＭＩＳトランジスタ（８０）とか
らなるメモリセルを含めて構成されていることを特徴と
するスタティックＲＡＭ。
【請求項１８】前記第１、第２、第３、第４のレベルシ
フト回路（７１、７７、７２、７８）は、それぞれ、１
個の一方向性素子又は直列接続された複数の一方向性素
子で構成されていることを特徴とする請求項１７記載の
スタティックＲＡＭ。
【請求項１９】前記一方向性素子は、ショットキー・バ
リア・ダイオードであることを特徴とする請求項１８記
載のスタティックＲＡＭ。
【請求項２０】前記一方向性素子は、ダイオード接続さ
れたＭＩＳトランジスタであることを特徴とする請求項
１８記載のスタティックＲＡＭ。