JP6320273B2 - 駆動回路 - Google Patents
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Description
この発明は、スイッチング素子を駆動するゲートドライブ制御に関する。
スイッチング素子の駆動方式には、オン抵抗駆動方式と定電流駆動方式とがある。オン抵抗駆動方式では、ゲートドライブ時の最初のタイミングにおいて駆動電流が大きく流れるため、ＥＭＩ（Electro-Magnetic Interference）ノイズの発生が問題となっていた。
一方、定電流駆動方式は、ゲートドライブ初期のＥＭＩノイズを抑制することが出来る反面、オン抵抗駆動方式と比較すると、必要な素子サイズが非常に大きくなるという問題がある。
そこで、特許文献１では、定電流駆動方式とオン抵抗駆動方式の両方を採用し、それらを随時切り替えて使用する駆動回路を提案している。
しかし、特許文献１の駆動回路は、定電流駆動方式の回路とオン抵抗駆動方式の回路を個別に有しているため、回路面積は非常に大きくなってしまうという問題があった。本発明はこの問題に鑑み、定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路において、回路面積を大きくしないことを目的とする。
本発明の第１の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。
本発明の第２の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。
本発明の第３の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。
本発明の第４の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。
本発明の第５の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、ソース側の駆動回路では、スイッチング素子の制御電圧を監視する電圧監視回路を備え、制御電圧が閾値電圧より大きいことを検知すると第１のトランジスタの導通又は非導通を切り替え、シンク側の駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタの導通又は非導通を切り替える。
本発明の第２の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。
本発明の第３の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。
本発明の第４の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。
本発明の第５の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、ソース側の駆動回路では、スイッチング素子の制御電圧を監視する電圧監視回路を備え、制御電圧が閾値電圧より大きいことを検知すると第１のトランジスタの導通又は非導通を切り替え、シンク側の駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタの導通又は非導通を切り替える。
本発明の第１の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第２の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第３の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第４の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第５の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、ソース側の駆動回路では、スイッチング素子の制御電圧を監視する電圧監視回路を備え、制御電圧が閾値電圧より大きいことを検知すると第１のトランジスタの導通又は非導通を切り替え、シンク側の駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタの導通又は非導通を切り替える。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第２の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタに直列接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第３の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路を備え、電圧監視回路において制御電圧と閾値電圧の比較に基づき、第１のトランジスタの導通又は非導通を切り替える。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第４の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、基準トランジスタに流すバイアス電流を生成する、基準トランジスタに直列接続された第３のトランジスタと、第１のトランジスタが導通する際に、第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタが導通する。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
本発明の第５の駆動回路は、制御信号を受けてスイッチング素子を駆動する駆動回路であって、スイッチング素子の制御電極に接続される出力トランジスタと、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、制御回路は、ソース側の駆動回路では、スイッチング素子の制御電圧を監視する電圧監視回路を備え、制御電圧が閾値電圧より大きいことを検知すると第１のトランジスタの導通又は非導通を切り替え、シンク側の駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、第１のトランジスタの導通又は非導通を切り替える。電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを用いて定電流駆動又はオン抵抗駆動を切り替えることができるので、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本発明の実施の形態１に係る駆動回路１０１の構成を示すブロック図である。本駆動回路は、ゲートドライブ素子として、ソース制御を行うＰｃｈＭＯＳＦＥＴ１と、シンク制御を行うＮｃｈＭＯＳＦＥＴ２を有している。また、ＰｃｈＭＯＳＦＥＴ１とＮｃｈＭＯＳＦＥＴ２の夫々に対して、定電流駆動制御系統とオン抵抗駆動制御系統を有している。すなわち、一つのＭＯＳＦＥＴを定電流駆動とオン抵抗駆動の両方に用いる構成である。
＜Ａ−１．構成＞
図１は、本発明の実施の形態１に係る駆動回路１０１の構成を示すブロック図である。本駆動回路は、ゲートドライブ素子として、ソース制御を行うＰｃｈＭＯＳＦＥＴ１と、シンク制御を行うＮｃｈＭＯＳＦＥＴ２を有している。また、ＰｃｈＭＯＳＦＥＴ１とＮｃｈＭＯＳＦＥＴ２の夫々に対して、定電流駆動制御系統とオン抵抗駆動制御系統を有している。すなわち、一つのＭＯＳＦＥＴを定電流駆動とオン抵抗駆動の両方に用いる構成である。
図２は、駆動回路１０１の回路図である。駆動回路１０１は、制御信号ｐｗｍｓｉｇｎａｌを受けて、出力端子ｏｕｔに接続されたスイッチング素子を駆動する。駆動回路１０１は、ソース側の回路とシンク側の回路を有しており、シンク側はソース側と極性を反対にした対称な回路構成である。そのため、以下では主にソース側の回路構成について説明する。
駆動回路１０１は、カレントミラー回路と、カレントミラー回路の出力トランジスタ（ＰｃｈＭＯＳＦＥＴ１）の制御電位をカレントミラー回路のミラー動作時の電位から変化させる電位変化回路とを備える。
カレントミラー回路は、出力トランジスタであるＰｃｈＭＯＳＦＥＴ１と、ＰｃｈＭＯＳＦＥＴ１とカレントミラー接続されＰｃｈＭＯＳＦＥＴ１にミラー電流を流す基準トランジスタであるＰｃｈＭＯＳＦＥＴ３とを備える。具体的には、ＰｃｈＭＯＳＦＥＴ３とＰｃｈＭＯＳＦＥＴ１とはゲート電極同士が接続され、ＰｃｈＭＯＳＦＥＴ３は、ゲート電極とドレイン電極が短絡される。
また、ＰｃｈＭＯＳＦＥＴ３のドレイン電極はＮｃｈＭＯＳＦＥＴ７のドレイン電極と接続されている。ＮｃｈＭＯＳＦＥＴ７は、ソース電極がグランド（ＧＮＤ）に接地され、カレントミラー回路のバイアス電流生成回路を構成する第３のトランジスタである。ＮｃｈＭＯＳＦＥＴ７のゲート電極には２つのＮＯＴゲート９，１１を介して制御信号ｐｗｍｓｉｇｎａｌが入力され、制御信号ｐｗｍｓｉｇｎａｌに応じて導通することによりカレントミラー回路のバイアス電流を生成する。
さらに、駆動回路１０１は、駆動対象のスイッチング素子のゲート電圧を監視する電圧監視回路１７と、ＰｃｈＭＯＳＦＥＴ１のゲート電極にドレイン電極が接続されたＮｃｈＭＯＳＦＥＴ５（第１のトランジスタ）を備えている。
電圧監視回路１７は、駆動対象のスイッチング素子のゲート電圧が閾値を超えると論理レベルＨ（以下、「“Ｈ”」）を出力する。電圧監視回路１７の出力は、ＡＮＤゲート１３に入力される。ＡＮＤゲート１３には、電圧監視回路１７の出力と制御信号ｐｗｍｓｉｇｎａｌとが入力される。そして、ＡＮＤゲート１３の出力端子はＮｃｈＭＯＳＦＥＴ５のゲート電極に接続される。
従って、制御信号ｐｗｍｓｉｇｎａｌと電圧監視回路１７の出力が共に“Ｈ”である場合に、ＮｃｈＭＯＳＦＥＴ５が導通する。これにより、ＰｃｈＭＯＳＦＥＴ１のゲート電位はＰｃｈＭＯＳＦＥＴ３のゲート電位と同電位から変化し、ＰｃｈＭＯＳＦＥＴ１はそのオン抵抗に応じた電圧で駆動対象のスイッチング素子を駆動する。このように、ＮｃｈＭＯＳＦＥＴ５は、ＰｃｈＭＯＳＦＥＴ１のゲート電位をＰｃｈＭＯＳＦＥＴ３のゲート電位から切り離す電位変化回路として動作する。そして、電圧監視回路１７及びＡＮＤゲート１３は、ＮｃｈＭＯＳＦＥＴ５の導通又は非導通を制御する制御回路として動作する。
以上が、駆動回路１０１のソース側の回路構成である。シンク側の回路構成もこれと略同様である。駆動回路１０１のシンク側は、カレントミラー回路と、カレントミラー回路の出力トランジスタであるＮｃｈＭＯＳＦＥＴ２の制御電位をカレントミラー回路のミラー動作時の電位から変化させる電位変化回路とを備える。
シンク側のカレントミラー回路は、出力トランジスタであるＮｃｈＭＯＳＦＥＴ２と、ＮｃｈＭＯＳＦＥＴ２とカレントミラー接続されＮｃｈＭＯＳＦＥＴ２にミラー電流を流す基準トランジスタであるＮｃｈＭＯＳＦＥＴ４とを備える。具体的には、ＮｃｈＭＯＳＦＥＴ２とＮｃｈＭＯＳＦＥＴ４とはゲート電極同士が接続され、ＮｃｈＭＯＳＦＥＴ４は、ゲート電極とドレイン電極が短絡される。
また、ＮｃｈＭＯＳＦＥＴ４のドレイン電極はＰｃｈＭＯＳＦＥＴ８のドレイン電極と接続されている。ＰｃｈＭＯＳＦＥＴ８は、ソース電極が電源ＶＤに接続され、カレントミラー回路のバイアス電流生成回路となる。ＰｃｈＭＯＳＦＥＴ８のゲート電極には２つのＮＯＴゲート１０，１２を介して制御信号ｐｗｍｓｉｇｎａｌが入力され、制御信号ｐｗｍｓｉｇｎａｌに応じて導通することによりカレントミラー回路のバイアス電流を生成する。
さらに、駆動回路１０１は、駆動対象のスイッチング素子のゲート電圧を監視する電圧監視回路１７，１８と、ＮｃｈＭＯＳＦＥＴ２のゲート電極にドレイン電極が接続されたＮｃｈＭＯＳＦＥＴ６（第１のトランジスタ）を備えている。
電圧監視回路１７，１８は、駆動対象のスイッチング素子のゲート電圧が閾値以上になると論理レベルＨを出力する。電圧監視回路１７，１８の出力は、ＮＯＴゲート１６を介してＡＮＤゲート１４に入力される。ＡＮＤゲート１４には、電圧監視回路１７，１８の出力が入力される他、制御信号ｐｗｍｓｉｇｎａｌがＮＯＴゲート１５を介して入力される。そして、ＡＮＤゲート１４の出力端子はＮｃｈＭＯＳＦＥＴ６のゲート電極に接続される。
従って、制御信号ｐｗｍｓｉｇｎａｌと電圧監視回路１７，１８の出力が共に論理レベルＬ（以下、「“Ｌ”」）である場合に、ＮｃｈＭＯＳＦＥＴ６が導通する。これにより、ＮｃｈＭＯＳＦＥＴ２のゲート電位は、カレントミラー回路のミラー動作時の電位、すなわちＮｃｈＭＯＳＦＥＴ４のゲート電位から変化する。そして、ＮｃｈＭＯＳＦＥＴ２はそのオン抵抗に応じた電圧で駆動対象のスイッチング素子を駆動する。このように、ＮｃｈＭＯＳＦＥＴ６は、ＮｃｈＭＯＳＦＥＴ２のゲート電位をＮｃｈＭＯＳＦＥＴ４のゲート電位から切り離す電位変化回路として動作する。そして、電圧監視回路１７，１８及びＡＮＤゲート１４は、ＮｃｈＭＯＳＦＥＴ６の導通又は非導通を制御する制御回路として動作する。
＜Ａ−２．動作＞
図３は、制御信号ｐｗｍｓｉｇｎａｌ、駆動対象のスイッチング素子のゲート電圧ＯＵＴ、電位変化回路であるＮｃｈＭＯＳＦＥＴ５のゲート電圧ｐｍｏｓｃｎｔ及びシンク側の電位変化回路であるＮｃｈＭＯＳＦＥＴ６のゲート電圧ｎｍｏｓｃｎｔの波形図を示している。
図３は、制御信号ｐｗｍｓｉｇｎａｌ、駆動対象のスイッチング素子のゲート電圧ＯＵＴ、電位変化回路であるＮｃｈＭＯＳＦＥＴ５のゲート電圧ｐｍｏｓｃｎｔ及びシンク側の電位変化回路であるＮｃｈＭＯＳＦＥＴ６のゲート電圧ｎｍｏｓｃｎｔの波形図を示している。
制御信号ｐｗｍｓｉｇｎａｌがＨになると、ＮｃｈＭＯＳＦＥＴ７が導通し、カレントミラー回路にバイアス電流が流れる。そして、ＰｃｈＭＯＳＦＥＴ３のドレイン電流と略等しいドレイン電流がＰｃｈＭＯＳＦＥＴ１にも流れ、スイッチング素子は定電流駆動される。
定電流駆動によりスイッチング素子のゲート電圧ＯＵＴは上昇していく。ゲート電圧ＯＵＴが閾値を超えたことが電圧監視回路で検出されると、ｐｍｏｓｃｎｔが“Ｈ”になり、ＮｃｈＭＯＳＦＥＴ５が導通して、ＰｃｈＭＯＳＦＥＴ１によるオン抵抗駆動が行われる。
次に、制御信号ｐｗｍｓｉｇｎａｌが“Ｌ”になると、ｐｍｏｓｃｎｔが“Ｌ”になり、ＮｃｈＭＯＳＦＥＴ５が非導通になると共に、カレントミラー回路のバイアス電流も生成されない。一方、シンク側ではＰｃｈＭＯＳＦＥＴ８が導通し、カレントミラー回路による定電流駆動が行われる。そして、ゲート電圧ＯＵＴは徐々に低下してゆく。
電圧監視回路１７，１８は、ゲート電圧ＯＵＴが閾値未満となったことを検出すると、“Ｌ”を出力する。当該出力は、ＮＯＴゲート１６を介してＡＮＤゲート１４に入力される。そして、ＡＮＤゲート１４の出力ｎｍｏｓｃｎｔがＨになる。すると、ＮｃｈＭＯＳＦＥＴ６が導通し、ＮｃｈＭＯＳＦＥＴ２によるオン抵抗駆動が行われる。
＜Ａ−３．電圧監視回路＞
電圧監視回路１７，１８は、駆動対象のスイッチング素子の制御電圧（ゲート電圧）を監視し、当該制御電圧が閾値以上か否かを判断する。電圧監視回路１７，１８は、閾値を有するロジック素子により構成されても良い。そうすれば、容易に回路を構成することが可能になる他、ロジック素子の高速動作性によりゲート電圧監視機能の遅延を抑制することができる。
電圧監視回路１７，１８は、駆動対象のスイッチング素子の制御電圧（ゲート電圧）を監視し、当該制御電圧が閾値以上か否かを判断する。電圧監視回路１７，１８は、閾値を有するロジック素子により構成されても良い。そうすれば、容易に回路を構成することが可能になる他、ロジック素子の高速動作性によりゲート電圧監視機能の遅延を抑制することができる。
また、図４に示すように、電圧監視回路１７，１８をシュミット回路１９，２０によって構成しても良い。これにより、回路の簡素化が図られる。また、シュミット回路の反応速度は素子特性に依存するため、切り替えの遅延を小さくすることができる。
また、図５に示すように、電圧監視回路１７，１８をコンパレータ２１，２２によって構成されても良い。これにより、電源電圧に依存しない精度の高い閾値設定が可能となる。これにより、ＥＭＩノイズの影響を受ける範囲では正確に定電流駆動方式で動作させることができ、ノイズ低減効果を高くすることができる。
＜Ａ−４．効果＞
実施の形態１に係る駆動回路１０１は、スイッチング素子の制御電極に接続される出力トランジスタ（ＰｃｈＭＯＳＦＥＴ１）と、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３）とを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路（ＮｃｈＭＯＳＦＥＴ５）と、を備える。従って、電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを定電流駆動用又はオン抵抗駆動用として切り替えて動作させることが出来る。よって、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
実施の形態１に係る駆動回路１０１は、スイッチング素子の制御電極に接続される出力トランジスタ（ＰｃｈＭＯＳＦＥＴ１）と、出力トランジスタとカレントミラー接続され出力トランジスタにミラー電流を流す基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３）とを備える第１のカレントミラー回路と、基準トランジスタに接続され、出力トランジスタの制御電位を第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路（ＮｃｈＭＯＳＦＥＴ５）と、を備える。従って、電位変化回路を用いて出力トランジスタの制御電位を変化することによって、出力トランジスタを定電流駆動用又はオン抵抗駆動用として切り替えて動作させることが出来る。よって、小さい回路面積で定電流駆動方式とオン抵抗駆動方式の両方を採用する駆動回路を実現することができる。
また、電位変化回路は、基準トランジスタと出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ５）と第１のトランジスタの導通又は非導通を制御する制御回路と、を備える。従って、第１のトランジスタが非導通であればカレントミラー回路のミラー電流によって定電流駆動が行われ、第１のトランジスタが導通すれば出力トランジスタのオン抵抗によりオン抵抗駆動がなされる。
また、制御回路は、スイッチング素子の制御電圧を監視する電圧監視回路１７，１８を備える。そして、ソース側では、電圧監視回路１７で制御電圧が閾値電圧より大きいことを検知すると、第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ１５）を導通する。また、シンク側では、電圧監視回路１７，１８で制御電圧が閾値電圧より小さいことを検知すると、第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ６）を導通する。従って、制御電圧に応じて定電流駆動とオン抵抗駆動を切り替えることができる。
また、閾値を有するロジック素子により電圧監視回路１７，１８を構成することにより、容易に回路を構成することが可能になる他、ロジック素子の高速動作性によりゲート電圧監視機能の遅延を抑制することができる。
また、シュミット回路１９，２０により電圧監視回路１７，１８を構成することにより、回路の簡素化が図られる。また、シュミット回路１９，２０の反応速度は素子特性に依存するため、切り替えの遅延を小さくすることができる。
また、コンパレータ２１，２２により電圧監視回路１７，１８を構成することにより、電源電圧に依存しない精度の高い閾値設定が可能となる。これにより、ＥＭＩノイズの影響を受ける範囲では正確に定電流駆動方式で動作させることができ、ノイズ低減効果を高くすることができる。
また、駆動回路１０１は、基準トランジスタ（ＰｃｈＭＯＳＦＥＴ１）に流すバイアス電流を生成するバイアス電流生成回路を備えるので、カレントミラー回路のミラー電流により出力トランジスタ（ＰｃｈＭＯＳＦＥＴ３）を用いた定電流駆動を行うことができる。
また、基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３）に直列接続された第３のトランジスタ（ＮｃｈＭＯＳＦＥＴ７）をバイアス電流生成回路とすることにより、ＮｃｈＭＯＳＦＥＴ７のオン時のドレイン電流をバイアス電流とすることができる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図６は、実施の形態２に係る駆動回路１０２の回路図である。駆動回路１０２は、実施の形態１に係る駆動回路１０１の構成において、電圧監視回路１７，１８に代えてタイマー回路２３，２４を設けたものである。駆動回路１０１では、電圧監視回路１７，１８においてゲート電圧を閾値電圧と比較し、その比較に基づき定電流駆動からオン抵抗駆動に切り替えていた。しかし、駆動回路１０２では、タイマー回路２３，２４によって時間を計測し、定電流駆動開始から一定時間経過でオン抵抗駆動を切り替える。
＜Ｂ−１．構成＞
図６は、実施の形態２に係る駆動回路１０２の回路図である。駆動回路１０２は、実施の形態１に係る駆動回路１０１の構成において、電圧監視回路１７，１８に代えてタイマー回路２３，２４を設けたものである。駆動回路１０１では、電圧監視回路１７，１８においてゲート電圧を閾値電圧と比較し、その比較に基づき定電流駆動からオン抵抗駆動に切り替えていた。しかし、駆動回路１０２では、タイマー回路２３，２４によって時間を計測し、定電流駆動開始から一定時間経過でオン抵抗駆動を切り替える。
ソース側のタイマー回路２３は、制御信号ｐｗｍｓｉｇｎａｌを受け、ＮｃｈＭＯＳＦＥＴ５のゲート電極に出力信号を供給する。シンク側のタイマー回路２４は、ＮＯＴゲート２５を介して制御信号ｐｗｍｓｉｇｎａｌを受け、ＮｃｈＭＯＳＦＥＴ６のゲート電極に出力信号を供給する。
＜Ｂ−２．動作＞
駆動回路１０２の動作を説明する。制御信号ｐｗｍｓｉｇｎａｌの論理レベルが“Ｌ”から“Ｈ”に変わると、ＮｃｈＭＯＳＦＥＴ７が導通して定電流駆動が開始すると共に、タイマー回路２３に“Ｈ”が入力されタイマー回路２３の計時が開始する。タイマー回路２３は、定電流駆動の開始から予め定めた時間が経過すると“Ｈ”を出力し、これによりＮｃｈＭＯＳＦＥＴ５が導通する。そして、ＰｃｈＭＯＳＦＥＴ１のオン抵抗によるオン抵抗駆動に切り替わる。
駆動回路１０２の動作を説明する。制御信号ｐｗｍｓｉｇｎａｌの論理レベルが“Ｌ”から“Ｈ”に変わると、ＮｃｈＭＯＳＦＥＴ７が導通して定電流駆動が開始すると共に、タイマー回路２３に“Ｈ”が入力されタイマー回路２３の計時が開始する。タイマー回路２３は、定電流駆動の開始から予め定めた時間が経過すると“Ｈ”を出力し、これによりＮｃｈＭＯＳＦＥＴ５が導通する。そして、ＰｃｈＭＯＳＦＥＴ１のオン抵抗によるオン抵抗駆動に切り替わる。
次に、制御信号ｐｗｍｓｉｇｎａｌの論理レベルが“Ｈ”から“Ｌ”に変わると、シンク側のカレントミラー回路のミラー電流により定電流駆動が行われる。それと共に、タイマー回路２４の入力が“Ｈ”となりタイマー回路２４の計時が開始する。タイマー回路２４は、定電流駆動の開始から予め定めた時間が経過するとＨを出力し、これによりＮｃｈＭＯＳＦＥＴ６が導通する。そして、ＮｃｈＭＯＳＦＥＴ２のオン抵抗によるオン抵抗駆動に切り替わる。
＜Ｂ−３．効果＞
実施の形態２の駆動回路１０２において、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路２３，２４を備える。タイマー回路２３，２４において定電流駆動開始時から予め定めた時間が経過すると、ＮｃｈＭＯＳＦＥＴ５，６が導通するため、ソース時はＰｃｈＭＯＳＦＥＴ１によるオン抵抗駆動、シンク時はＮｃｈＭＯＳＦＥＴ２によるオン抵抗駆動に切り替えることができる。
実施の形態２の駆動回路１０２において、制御回路は、定電流駆動開始時からの時間を計測するタイマー回路２３，２４を備える。タイマー回路２３，２４において定電流駆動開始時から予め定めた時間が経過すると、ＮｃｈＭＯＳＦＥＴ５，６が導通するため、ソース時はＰｃｈＭＯＳＦＥＴ１によるオン抵抗駆動、シンク時はＮｃｈＭＯＳＦＥＴ２によるオン抵抗駆動に切り替えることができる。
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図７は、実施の形態３に係る駆動回路１０３Ａの回路図である。駆動回路１０３Ａは、実施の形態１に係る駆動回路１０１の構成に加えて、ＰｃｈＭＯＳＦＥＴ２６，２７（第２のトランジスタ）を備えている。
＜Ｃ−１．構成＞
図７は、実施の形態３に係る駆動回路１０３Ａの回路図である。駆動回路１０３Ａは、実施の形態１に係る駆動回路１０１の構成に加えて、ＰｃｈＭＯＳＦＥＴ２６，２７（第２のトランジスタ）を備えている。
駆動回路１０３Ａのソース側において、ＰｃｈＭＯＳＦＥＴ２６のドレイン電極及びソース電極は、カレントミラー回路の共通制御線に接続される。また、ＰｃｈＭＯＳＦＥＴ２６のゲート電極はＡＮＤゲート１３の出力端子及びＮｃｈＭＯＳＦＥＴ５のゲート電極と接続される。
駆動回路１０３Ａのシンク側において、ＰｃｈＭＯＳＦＥＴ２７のドレイン電極及びソース電極は、カレントミラー回路の共通制御線に接続される。また、ＰｃｈＭＯＳＦＥＴ２７のゲート電極は、ＡＮＤゲート１４の出力端子及びＮｃｈＭＯＳＦＥＴ６のゲート電極と接続される。
＜Ｃ−２．動作＞
実施の形態１に係る駆動回路１０１では、ＮｃｈＭＯＳＦＥＴ５が導通することにより、ＰｃｈＭＯＳＦＥＴ１のゲート電位をＧＮＤ電位に落とし、ＰｃｈＭＯＳＦＥＴ１をオン抵抗駆動動作に切り替えていた。しかし、ＮｃｈＭＯＳＦＥＴ５とＰｃｈＭＯＳＦＥＴ３が直列に接続されると、ＰｃｈＭＯＳＦＥＴ１のゲート電位をＧＮＤ電位へ落とす妨げとなる。そこで、駆動回路１０３Ａでは、ＮｃｈＭＯＳＦＥＴ５が導通する際、ＰｃｈＭＯＳＦＥＴ２６を非導通にすることで、カレントミラー回路の基準側を出力側から切り離す構成とした。これにより、ＰｃｈＭＯＳＦＥＴ１のゲート電位をスムーズにＧＮＤ電位に落とすことが出来る。
実施の形態１に係る駆動回路１０１では、ＮｃｈＭＯＳＦＥＴ５が導通することにより、ＰｃｈＭＯＳＦＥＴ１のゲート電位をＧＮＤ電位に落とし、ＰｃｈＭＯＳＦＥＴ１をオン抵抗駆動動作に切り替えていた。しかし、ＮｃｈＭＯＳＦＥＴ５とＰｃｈＭＯＳＦＥＴ３が直列に接続されると、ＰｃｈＭＯＳＦＥＴ１のゲート電位をＧＮＤ電位へ落とす妨げとなる。そこで、駆動回路１０３Ａでは、ＮｃｈＭＯＳＦＥＴ５が導通する際、ＰｃｈＭＯＳＦＥＴ２６を非導通にすることで、カレントミラー回路の基準側を出力側から切り離す構成とした。これにより、ＰｃｈＭＯＳＦＥＴ１のゲート電位をスムーズにＧＮＤ電位に落とすことが出来る。
シンク側の構成も同様で、ＮｃｈＭＯＳＦＥＴ６が導通する際、ＰｃｈＭＯＳＦＥＴ２７を非導通にすることで、ＮｃｈＭＯＳＦＥＴ２のゲート電位をスムーズにＶＤに上げることが出来る。
＜Ｃ−３．変形例＞
図８は、実施の形態３の変形例１に係る駆動回路１０３Ｂの回路図を示している。駆動回路１０３Ｂは、駆動回路１０３Ａの構成に加えて、遅延回路３２，３３を備えたものである。遅延回路３２は、ソース側において、ＡＮＤゲート１３とＮｃｈＭＯＳＦＥＴ５のゲート電極との間に設けられる。また、遅延回路３３は、シンク側において、ＡＮＤゲート１４とＮｃｈＭＯＳＦＥＴ６のゲート電極との間に遅延回路３３を備えたものである。
図８は、実施の形態３の変形例１に係る駆動回路１０３Ｂの回路図を示している。駆動回路１０３Ｂは、駆動回路１０３Ａの構成に加えて、遅延回路３２，３３を備えたものである。遅延回路３２は、ソース側において、ＡＮＤゲート１３とＮｃｈＭＯＳＦＥＴ５のゲート電極との間に設けられる。また、遅延回路３３は、シンク側において、ＡＮＤゲート１４とＮｃｈＭＯＳＦＥＴ６のゲート電極との間に遅延回路３３を備えたものである。
遅延回路３２を設けたことにより、ＡＮＤゲート１３の出力ｐｍｏｓｃｎｔの論理レベルが“Ｌ”から“Ｈ”に切り替わってから、ＮｃｈＭＯＳＦＥＴ５が導通するまでに遅延が生ずる。従って、ｐｍｏｓｃｎｔの論理レベルがＬからＨに切り替わると、ＮｃｈＭＯＳＦＥＴ５が導通するより先にＰｃｈＭＯＳＦＥＴ２６が非導通になり、カレントミラー回路の基準側が出力側に対して切り離される。従って、確実にＰｃｈＭＯＳＦＥＴ１をオン抵抗駆動動作させることができる。
シンク側の動作も同様である。遅延回路３３を設けたことにより、ＡＮＤゲート１４の出力ｎｍｏｓｃｎｔの論理レベルが“Ｌ”から“Ｈ”に切り替わると、ＮｃｈＭＯＳＦＥＴ６が導通するより先にＰｃｈＭＯＳＦＥＴ２７が非導通になり、カレントミラー回路の基準側が出力側に対して切り離される。従って、確実にＮｃｈＭＯＳＦＥＴ２をオン抵抗駆動動作させることができる。
図９に示すように、遅延回路３２，３３は、ゲート抵抗負荷３４，３５によって構成しても良い。
図１０は、実施の形態３の変形例２に係る駆動回路１０３Ｃの回路図である。駆動回路１０３Ｃは、駆動回路１０３Ａの構成に加えて、定電流駆動からオン抵抗駆動に移行する際にカレントミラー回路のバイアス電流をオフにするバイアス電流制御回路を備えている。
具体的には、バイアス電流制御回路は、駆動回路１０３Ｃのソース側において、ＡＮＤゲート１３の出力ｐｍｏｓｃｎｔを受けるＮＯＴゲート２８と、ＮＯＴゲート２８の出力を受けるＡＮＤゲート３０を備えている。ＡＮＤゲート３０は、ＮＯＴゲート２８の出力の他に制御信号ｐｗｍｓｉｇｎａｌを受け、その出力はＮＯＴゲート１１に入力される。
また、バイアス電流制御回路は、駆動回路１０３Ｃのシンクにおいて、ＡＮＤゲート１４の出力ｎｍｏｓｃｎｔを受けるＮＯＴゲート２９と、ＮＯＴゲート２９の出力を受けるＯＲゲート３１を備えている。ＯＲゲート３１は、ＮＯＴゲート２９の出力の他に制御信号ｐｗｍｓｉｇｎａｌを受け、その出力はＮＯＴゲート１２に入力される。
制御信号ｐｗｍｓｉｇｎａｌがＨで駆動回路１０３Ｃがオン抵抗駆動に移行する際、ＡＮＤゲート１３の出力ｐｍｏｓｃｎｔが“Ｈ”になる。このとき、ＮＯＴゲート２８を介してＡＮＤゲート３０には“Ｌ”が入力されるため、ＡＮＤゲート３０の出力は“Ｌ”となる。従って、ＮｃｈＭＯＳＦＥＴ７は非導通となる。その結果、ＮｃｈＭＯＳＦＥＴ７によるバイアス電流は生成されない。
制御信号ｐｗｍｓｉｇｎａｌが“Ｌ”で駆動回路１０３Ｃがオン抵抗駆動に移行する際、ＡＮＤゲート１４の出力ｎｍｏｓｃｎｔが“Ｈ”になる。このとき、ＮＯＴゲート２９を介してＯＲゲート３１には“Ｌ”が入力されるため、ＯＲゲート３１の出力は“Ｌ”となる。従って、ＰｃｈＭＯＳＦＥＴ８は非導通となる。その結果、ＰｃｈＭＯＳＦＥＴ８によるバイアス電流は生成されない。
もし、オン抵抗駆動に切り替わった後もバイアス電流が生成されるとすれば、このバイアス電流により回路電流が増大してしまうが、ＮｃｈＭＯＳＦＥＴ７、ＰｃｈＭＯＳＦＥＴ８をオフにすることにより、回路電流の増大を防止することができる。
＜Ｃ−４．効果＞
実施の形態３に係る駆動回路１０３Ａは、基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３）と出力トランジスタ（ＰｃｈＭＯＳＦＥＴ１）の共通制御線に第１電流電極（ドレイン電極）及び第２電流電極（ソース電極）が接続される第２のトランジスタ（ＰｃｈＭＯＳＦＥＴ２６）をさらに備え、第２のトランジスタは、制御電極（ゲート電極）が第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ５）の制御電極（ゲート電極）と接続される。従って、第１のトランジスタを導通して、駆動回路１０３Ａの動作をオン抵抗駆動動作に切り替える際に、カレントミラー回路の基準側を出力側から切り離すことにより、出力トランジスタの制御電位をカレントミラー回路のミラー動作時の電位から変化させ、スムーズにオン抵抗駆動へ切り替えることが出来る。
実施の形態３に係る駆動回路１０３Ａは、基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３）と出力トランジスタ（ＰｃｈＭＯＳＦＥＴ１）の共通制御線に第１電流電極（ドレイン電極）及び第２電流電極（ソース電極）が接続される第２のトランジスタ（ＰｃｈＭＯＳＦＥＴ２６）をさらに備え、第２のトランジスタは、制御電極（ゲート電極）が第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ５）の制御電極（ゲート電極）と接続される。従って、第１のトランジスタを導通して、駆動回路１０３Ａの動作をオン抵抗駆動動作に切り替える際に、カレントミラー回路の基準側を出力側から切り離すことにより、出力トランジスタの制御電位をカレントミラー回路のミラー動作時の電位から変化させ、スムーズにオン抵抗駆動へ切り替えることが出来る。
また、駆動回路１０３Ｂは、制御回路と第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ５）との間に抵抗回路などの遅延回路を備えるので、第１のトランジスタが導通するより先に第２のトランジスタでカレントミラー回路の基準側を出力側から切り離すことができ、スムーズにオン抵抗駆動へ切り替えることが出来る。
また、駆動回路１０３Ｃは、第１のトランジスタ（ＮｃｈＭＯＳＦＥＴ５）が導通する際に第３のトランジスタ（ＮｃｈＭＯＳＦＥＴ７）を非導通にするバイアス電流制御回路（ＡＮＤゲート３０、ＮＯＴゲート２８、ＯＲゲート３１、ＮＯＴゲート２９）を備えるので、オン抵抗駆動時にバイアス電流による回路電流の増大を防ぐことができる。
＜Ｄ．実施の形態４＞
実施の形態１に係る駆動回路１０１では、ＮｃｈＭＯＳＦＥＴ５を導通することでＰｃｈＭＯＳＦＥＴ１にオン抵抗駆動動作を行わせていたが、その間もカレントミラー回路の基準側ではＮｃｈＭＯＳＦＥＴ７によるバイアス電流が流れており、これが回路電流を増大させる要因となってしまう。
実施の形態１に係る駆動回路１０１では、ＮｃｈＭＯＳＦＥＴ５を導通することでＰｃｈＭＯＳＦＥＴ１にオン抵抗駆動動作を行わせていたが、その間もカレントミラー回路の基準側ではＮｃｈＭＯＳＦＥＴ７によるバイアス電流が流れており、これが回路電流を増大させる要因となってしまう。
そこで、実施の形態４に係る駆動回路１０４では、オン抵抗駆動動作時に当該バイアス電流が流れないようにする。
＜Ｄ−１．構成＞
図１１は、駆動回路１０４の回路図である。駆動回路１０１では、カレントミラー回路の共通接続線に第１のトランジスタとしてＮｃｈＭＯＳＦＥＴ５，６を接続していた。これに対し、駆動回路１０４では、カレントミラー回路の基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３、ＮｃｈＭＯＳＦＥＴ４）に第１のトランジスタを直列接続する。すなわち、ＰｃｈＭＯＳＦＥＴ３にＰｃｈＭＯＳＦＥＴ４４を直列接続し、ＮｃｈＭＯＳＦＥＴ４にＰｃｈＭＯＳＦＥＴ４５を直列接続する。
図１１は、駆動回路１０４の回路図である。駆動回路１０１では、カレントミラー回路の共通接続線に第１のトランジスタとしてＮｃｈＭＯＳＦＥＴ５，６を接続していた。これに対し、駆動回路１０４では、カレントミラー回路の基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３、ＮｃｈＭＯＳＦＥＴ４）に第１のトランジスタを直列接続する。すなわち、ＰｃｈＭＯＳＦＥＴ３にＰｃｈＭＯＳＦＥＴ４４を直列接続し、ＮｃｈＭＯＳＦＥＴ４にＰｃｈＭＯＳＦＥＴ４５を直列接続する。
それ以外の駆動回路１０１の構成は駆動回路１０４と同様であり、ＰｃｈＭＯＳＦＥＴ４４のゲート電極にはＡＮＤゲート１３の出力端子が接続され、ＰｃｈＭＯＳＦＥＴ４５のゲート電極にはＡＮＤゲート１４の出力端子が接続される。
＜Ｄ−２．動作＞
ソース動作において、定電流駆動からオン抵抗駆動へ動作を切り替える際、ＡＮＤゲート１３の出力ｐｍｏｓｃｎｔがＬからＨに切り替わる。そのとき、ＰｃｈＭＯＳＦＥＴ４４が非導通となるため、カレントミラー回路の基準側がハイインピーダンスとなる。従って、ＮｃｈＭＯＳＦＥＴ７によるバイアス電流が流れず、回路電流の増大を防ぐことができる。
ソース動作において、定電流駆動からオン抵抗駆動へ動作を切り替える際、ＡＮＤゲート１３の出力ｐｍｏｓｃｎｔがＬからＨに切り替わる。そのとき、ＰｃｈＭＯＳＦＥＴ４４が非導通となるため、カレントミラー回路の基準側がハイインピーダンスとなる。従って、ＮｃｈＭＯＳＦＥＴ７によるバイアス電流が流れず、回路電流の増大を防ぐことができる。
シンク動作においては、定電流駆動からオン抵抗駆動へ動作を切り替える際、ＡＮＤゲート１４の出力ｎｍｏｓｃｎｔがＬからＨに切り替わる。そのとき、ＰｃｈＭＯＳＦＥＴ４５が非導通となるため、カレントミラー回路の基準側がハイインピーダンスとなる。従って、ＰｃｈＭＯＳＦＥＴ８によるバイアス電流が流れず、回路電流の増大を防ぐことができる。
＜Ｄ−３．効果＞
実施の形態４に係る駆動回路１０４において、ＰｃｈＭＯＳＦＥＴ４４，４５がカレントミラー回路の基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３、ＮｃｈＭＯＳＦＥＴ４）に直列接続され、電位変化回路の第１のトランジスタとなる。定電流駆動からオン抵抗駆動へ移行する際にはＰｃｈＭＯＳＦＥＴ４４，４５が非導通となることによって、カレントミラー回路の基準側をハイインピーダンスとし、バイアス電流が流れることを防止することができる。従って、オン抵抗駆動時の回路電流の増大を防ぐことができる。
実施の形態４に係る駆動回路１０４において、ＰｃｈＭＯＳＦＥＴ４４，４５がカレントミラー回路の基準トランジスタ（ＰｃｈＭＯＳＦＥＴ３、ＮｃｈＭＯＳＦＥＴ４）に直列接続され、電位変化回路の第１のトランジスタとなる。定電流駆動からオン抵抗駆動へ移行する際にはＰｃｈＭＯＳＦＥＴ４４，４５が非導通となることによって、カレントミラー回路の基準側をハイインピーダンスとし、バイアス電流が流れることを防止することができる。従って、オン抵抗駆動時の回路電流の増大を防ぐことができる。
＜Ｅ．実施の形態５＞
＜Ｅ−１．構成＞
図１２は、実施の形態５に係る駆動回路１０５の回路図である。駆動回路１０５は、駆動回路１０１の構成において、カレントミラー回路のバイアス電流を作成するためのＮｃｈＭＯＳＦＥＴ７，８に代えて、第２のカレントミラー回路を設けたものである。
＜Ｅ−１．構成＞
図１２は、実施の形態５に係る駆動回路１０５の回路図である。駆動回路１０５は、駆動回路１０１の構成において、カレントミラー回路のバイアス電流を作成するためのＮｃｈＭＯＳＦＥＴ７，８に代えて、第２のカレントミラー回路を設けたものである。
なお、ここでは区別のために、ＰｃｈＭＯＳＦＥＴ１，３で構成されるカレントミラー回路を第１のカレントミラー回路と呼ぶ。
駆動回路１０５のソース側において、第２のカレントミラー回路は、出力トランジスタであるＮｃｈＭＯＳＦＥＴ４０と、ＮｃｈＭＯＳＦＥＴ４０とカレントミラー接続されＮｃｈＭＯＳＦＥＴ４０にミラー電流を流す基準トランジスタであるＮｃｈＭＯＳＦＥＴ３８とを備える。具体的には、ＮｃｈＭＯＳＦＥＴ３８とＮｃｈＭＯＳＦＥＴ４０とはゲート電極同士が接続され、ＮｃｈＭＯＳＦＥＴ３８は、ゲート電極とドレイン電極が短絡される。
ＮｃｈＭＯＳＦＥＴ４０はＰｃｈＭＯＳＦＥＴ３と直列接続される。また、ＮｃｈＭＯＳＦＥＴ３８のドレイン電極には、第２のカレントミラー回路のバイアス電流を生成するＰｃｈＭＯＳＦＥＴ３６（第４のトランジスタ）が直列接続される。ＰｃｈＭＯＳＦＥＴ３６のゲート電極には、ＮＯＴゲート４２を介して制御信号ｐｗｍｓｉｇｎａｌが入力される。
また、駆動回路１０５のシンク側において、第２のカレントミラー回路は、出力トランジスタであるＮｃｈＭＯＳＦＥＴ４１と、ＮｃｈＭＯＳＦＥＴ４１とカレントミラー接続されＮｃｈＭＯＳＦＥＴ４１にミラー電流を流す基準トランジスタであるＮｃｈＭＯＳＦＥＴ３９とを備える。具体的には、ＮｃｈＭＯＳＦＥＴ３９とＮｃｈＭＯＳＦＥＴ４１とはゲート電極同士が接続され、ＮｃｈＭＯＳＦＥＴ３９は、ゲート電極とドレイン電極が短絡される。
ＮｃｈＭＯＳＦＥＴ４１はＮｃｈＭＯＳＦＥＴ４と直列接続される。また、ＮｃｈＭＯＳＦＥＴ３９のドレイン電極には、第２のカレントミラー回路のバイアス電流を生成するＮｃｈＭＯＳＦＥＴ３７（第４のトランジスタ）が直列接続される。ＮｃｈＭＯＳＦＥＴ３７のゲート電極には、ＮＯＴゲート４３を介して制御信号ｐｗｍｓｉｇｎａｌが入力される。
＜Ｅ−２．動作＞
制御信号ｐｗｍｓｉｇｎａｌがＨになると、駆動回路１０５のソース側では、ＮＯＴゲート４２を介してＰｃｈＭＯＳＦＥＴ３６のゲートにＬが入力され、ＰｃｈＭＯＳＦＥＴ３６は導通する。そして、ＰｃｈＭＯＳＦＥＴ３６のオン抵抗に応じたドレイン電流が、第２カレントミラー回路のバイアス電流として生成され、このバイアス電流にほぼ等しい電流が第２カレントミラー回路の出力側にも流れる。
制御信号ｐｗｍｓｉｇｎａｌがＨになると、駆動回路１０５のソース側では、ＮＯＴゲート４２を介してＰｃｈＭＯＳＦＥＴ３６のゲートにＬが入力され、ＰｃｈＭＯＳＦＥＴ３６は導通する。そして、ＰｃｈＭＯＳＦＥＴ３６のオン抵抗に応じたドレイン電流が、第２カレントミラー回路のバイアス電流として生成され、このバイアス電流にほぼ等しい電流が第２カレントミラー回路の出力側にも流れる。
第２カレントミラー回路の出力側に流れる電流は、第１カレントミラー回路の基準電流でもある。従って、ＰｃｈＭＯＳＦＥＴ３６のバイアス電流によって、定電流駆動時のＰｃｈＭＯＳＦＥＴ１のドレイン電流が制御される。
駆動回路１０５のシンク側では、制御信号ｐｗｍｓｉｇｎａｌがＬになると、ＮＯＴゲート４３を介してＮｃｈＭＯＳＦＥＴ３７のゲートにＨが入力され、ＮｃｈＭＯＳＦＥＴ３７は導通する。そして、ＮｃｈＭＯＳＦＥＴ３７のオン抵抗に応じたドレイン電流が、第２カレントミラー回路のバイアス電流として生成され、このバイアス電流にほぼ等しい電流が第２カレントミラー回路の出力側にも流れる。
従って、ＮｃｈＭＯＳＦＥＴ３７のバイアス電流によって、定電流駆動時のＮｃｈＭＯＳＦＥＴ２のドレイン電流が制御される。
なお、オン抵抗駆動時の動作は、駆動回路１０１と同様である。
＜Ｅ−３．効果＞
実施の形態５に係る駆動回路１０５において、バイアス電流生成回路は、出力端が前記第１のカレントミラー回路の入力端に接続された第２のカレントミラー回路と、第２のカレントミラー回路の入力端に接続された第４のトランジスタ（ＰｃｈＭＯＳＦＥＴ３６、ＮｃｈＭＯＳＦＥＴ３７）とを備える。このような構成にすることにより、定電流駆動時の電流を制御するＰｃｈＭＯＳＦＥＴ３６（ソース側）、ＮｃｈＭＯＳＦＥＴ３７（シンク側）と、定電圧駆動時の駆動能力を定めるＰｃｈＭＯＳＦＥＴ１（ソース側），ＮｃｈＭＯＳＦＥＴ２（シンク側）とを、同じ極性のＭＯＳＦＥＴとすることができ、特性のペアリング向上を図ることができる。
実施の形態５に係る駆動回路１０５において、バイアス電流生成回路は、出力端が前記第１のカレントミラー回路の入力端に接続された第２のカレントミラー回路と、第２のカレントミラー回路の入力端に接続された第４のトランジスタ（ＰｃｈＭＯＳＦＥＴ３６、ＮｃｈＭＯＳＦＥＴ３７）とを備える。このような構成にすることにより、定電流駆動時の電流を制御するＰｃｈＭＯＳＦＥＴ３６（ソース側）、ＮｃｈＭＯＳＦＥＴ３７（シンク側）と、定電圧駆動時の駆動能力を定めるＰｃｈＭＯＳＦＥＴ１（ソース側），ＮｃｈＭＯＳＦＥＴ２（シンク側）とを、同じ極性のＭＯＳＦＥＴとすることができ、特性のペアリング向上を図ることができる。
＜Ｆ．実施の形態６＞
＜Ｆ−１．構成＞
図１３は、実施の形態６に係る駆動回路１０６の回路図である。駆動回路１０６は、ソース側の回路は駆動回路１０１を用い、シンク側の回路は駆動回路１０２を用いたものである。
＜Ｆ−１．構成＞
図１３は、実施の形態６に係る駆動回路１０６の回路図である。駆動回路１０６は、ソース側の回路は駆動回路１０１を用い、シンク側の回路は駆動回路１０２を用いたものである。
＜Ｆ−２．動作＞
ソース側では電圧監視回路によってゲート電圧を監視し、ゲート電圧が閾値電圧を上回った時点で定電圧駆動に切り替える。一方、シンク側ではタイマー回路２４によって定電流駆動開始時から一定時間が経過したときに定電圧駆動に切り替える。
ソース側では電圧監視回路によってゲート電圧を監視し、ゲート電圧が閾値電圧を上回った時点で定電圧駆動に切り替える。一方、シンク側ではタイマー回路２４によって定電流駆動開始時から一定時間が経過したときに定電圧駆動に切り替える。
ソース側では、半導体スイッチング素子の閾値電圧やミラー電圧などでノイズ悪化や損失悪化が決まる。そこで、ゲート電圧を監視して駆動方法の切り替えを行う。
一方、シンク側ではサージ電圧が発生する懸念があるため、定電流駆動の帰還をタイマー制御で定めることにより、サージ電圧を抑制する。
＜Ｆ−３．効果＞
実施の形態６に係る駆動回路１０６において、ＮｃｈＭＯＳＦＥＴ５，６（第１のトランジスタ）の導通又は非導通を制御する制御回路は、駆動回路１０６のソース側では、スイッチング素子の制御電圧を監視する電圧監視回路１７を備える。電圧監視回路１７は、制御電圧が閾値電圧より大きいことを検知するとＨを出力し、ＮｃｈＭＯＳＦＥＴ５を導通させる。一方、駆動回路１０６のシンク側では、制御回路は定電流駆動開始時からの時間を計測するタイマー回路２４を備える。タイマー回路２４は、定電流駆動開始時から予め定めた時間が経過するとＨを出力し、ＮｃｈＭＯＳＦＥＴ６を導通させる。ソース側では、制御電圧を監視して駆動方法を切り替えることにより、スイッチング素子の閾値電圧やミラー電圧の変化によるノイズ悪化や損失悪化を避けることができる。また、シンク側では定電流駆動の帰還をタイマー制御で定めることにより、サージ電圧を抑制することができる。
実施の形態６に係る駆動回路１０６において、ＮｃｈＭＯＳＦＥＴ５，６（第１のトランジスタ）の導通又は非導通を制御する制御回路は、駆動回路１０６のソース側では、スイッチング素子の制御電圧を監視する電圧監視回路１７を備える。電圧監視回路１７は、制御電圧が閾値電圧より大きいことを検知するとＨを出力し、ＮｃｈＭＯＳＦＥＴ５を導通させる。一方、駆動回路１０６のシンク側では、制御回路は定電流駆動開始時からの時間を計測するタイマー回路２４を備える。タイマー回路２４は、定電流駆動開始時から予め定めた時間が経過するとＨを出力し、ＮｃｈＭＯＳＦＥＴ６を導通させる。ソース側では、制御電圧を監視して駆動方法を切り替えることにより、スイッチング素子の閾値電圧やミラー電圧の変化によるノイズ悪化や損失悪化を避けることができる。また、シンク側では定電流駆動の帰還をタイマー制御で定めることにより、サージ電圧を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１，３，８，２６，２７，３６，４４，４５ ＰｃｈＭＯＳＦＥＴ、２，４，５，６，７，３７−４１ ＮｃｈＭＯＳＦＥＴ、９−１２，１５，１６，２５，２８，２９，４２，４３ ＮＯＴゲート、１３，１４，３０ ＡＮＤゲート、１７，１８ 電圧監視回路、１９，２０ シュミット回路、２１，２２ コンパレータ、２３，２４ タイマー回路、３１ ＯＲゲート、３２，３３ 遅延回路、３４，３５ ゲート抵抗負荷、１０１，１０２，１０３Ａ，１０３Ｂ，１０３Ｃ，１０４，１０５，１０６ 駆動回路。
Claims (15)
- 制御信号を受けてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御電極に接続される出力トランジスタと、前記出力トランジスタとカレントミラー接続され前記出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、
前記基準トランジスタに接続され、前記出力トランジスタの制御電位を前記第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、
前記電位変化回路は、前記基準トランジスタに直列接続された第１のトランジスタと、
前記第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、
前記制御回路は、前記スイッチング素子の制御電圧を監視する電圧監視回路を備え、前記電圧監視回路において前記制御電圧と閾値電圧の比較に基づき、前記第１のトランジスタの導通又は非導通を切り替える、
駆動回路。 - 前記電圧監視回路は、閾値を有するロジック素子により構成される、
請求項１に記載の駆動回路。 - 前記電圧監視回路は、シュミット回路により構成される、
請求項１に記載の駆動回路。 - 前記電圧監視回路は、コンパレータにより構成される、
請求項１に記載の駆動回路。 - 制御信号を受けてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御電極に接続される出力トランジスタと、前記出力トランジスタとカレントミラー接続され前記出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、
前記基準トランジスタに接続され、前記出力トランジスタの制御電位を前記第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、
前記電位変化回路は、前記基準トランジスタに直列接続された第１のトランジスタと、
前記第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、
前記制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、前記タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、前記第１のトランジスタが導通する、
駆動回路。 - 前記基準トランジスタと前記出力トランジスタの共通制御線に第１電流電極及び第２電流電極が接続される第２のトランジスタをさらに備え、
前記第２のトランジスタは、制御電極が前記第１のトランジスタの制御電極と接続される、
請求項１から５のいずれか１項に記載の駆動回路。 - 前記制御回路と前記第１のトランジスタとの間に遅延回路をさらに備える、
請求項６に記載の駆動回路。 - 前記遅延回路は抵抗回路である、
請求項７に記載の駆動回路。 - 制御信号を受けてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御電極に接続される出力トランジスタと、前記出力トランジスタとカレントミラー接続され前記出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、
前記基準トランジスタに接続され、前記出力トランジスタの制御電位を前記第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、
前記基準トランジスタに流すバイアス電流を生成する、前記基準トランジスタに直列接続された第３のトランジスタと、
第１のトランジスタが導通する際に、前記第３のトランジスタを非導通にするバイアス電流制御回路と、
を備え、
前記電位変化回路は、
前記基準トランジスタと前記出力トランジスタの共通制御線に第１電流電極が接続された前記第１のトランジスタと、
前記第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、
前記制御回路は、前記スイッチング素子の制御電圧を監視する電圧監視回路を備え、前記電圧監視回路において前記制御電圧と閾値電圧の比較に基づき、前記第１のトランジスタの導通又は非導通を切り替える、
駆動回路。 - 前記基準トランジスタに流すバイアス電流を生成する前記基準トランジスタに直列接続された第３のトランジスタと、
前記第１のトランジスタが導通する際に、前記第３のトランジスタを非導通にするバイアス電流制御回路と、をさらに備える、
請求項１から４のいずれか１項に記載の駆動回路。 - 制御信号を受けてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御電極に接続される出力トランジスタと、前記出力トランジスタとカレントミラー接続され前記出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、
前記基準トランジスタに接続され、前記出力トランジスタの制御電位を前記第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、
前記基準トランジスタに流すバイアス電流を生成する、前記基準トランジスタに直列接続された第３のトランジスタと、
第１のトランジスタが導通する際に、前記第３のトランジスタを非導通にするバイアス電流制御回路と、を備え、
前記電位変化回路は、
前記基準トランジスタと前記出力トランジスタの共通制御線に第１電流電極が接続された前記第１のトランジスタと、
前記第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、
前記制御回路は、定電流駆動開始時からの時間を計測するタイマー回路を備え、前記タイマー回路において定電流駆動開始時から予め定めた時間が経過すると、前記第１のトランジスタが導通する、
駆動回路。 - 前記基準トランジスタに流すバイアス電流を生成する、前記基準トランジスタに直列接続された第３のトランジスタと、
前記第１のトランジスタが導通する際に、前記第３のトランジスタを非導通にするバイアス電流制御回路と、をさらに備える、
請求項５に記載の駆動回路。 - 前記基準トランジスタに流すバイアス電流を生成するバイアス電流生成回路をさらに備え、
前記バイアス電流生成回路は、出力端が前記第１のカレントミラー回路の入力端に接続された第２のカレントミラー回路と、
前記第２のカレントミラー回路の入力端に接続された第４のトランジスタとを備える、
請求項１から８のいずれか１項に記載の駆動回路。 - 前記制御回路は、ソース側の前記駆動回路では、前記スイッチング素子の制御電圧を監視する電圧監視回路を備え、前記制御電圧が閾値電圧より大きいことを検知すると前記第１のトランジスタの導通又は非導通を切り替え、シンク側の前記駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、前記第１のトランジスタの導通又は非導通を切り替える、
請求項１に記載の駆動回路。 - 制御信号を受けてスイッチング素子を駆動する駆動回路であって、
前記スイッチング素子の制御電極に接続される出力トランジスタと、前記出力トランジスタとカレントミラー接続され前記出力トランジスタにミラー電流を流す基準トランジスタとを備える第１のカレントミラー回路と、
前記基準トランジスタに接続され、前記出力トランジスタの制御電位を前記第１のカレントミラー回路のミラー動作時の電位から変化させる電位変化回路と、を備え、
前記電位変化回路は、
前記基準トランジスタと前記出力トランジスタの共通制御線に第１電流電極が接続された第１のトランジスタと、
前記第１のトランジスタの導通又は非導通を制御する制御回路と、を備え、
前記制御回路は、ソース側の前記駆動回路では、前記スイッチング素子の制御電圧を監視する電圧監視回路を備え、前記制御電圧が閾値電圧より大きいことを検知すると前記第１のトランジスタの導通又は非導通を切り替え、シンク側の前記駆動回路では、定電流駆動開始時からの時間を計測するタイマー回路を備え、定電流駆動開始時から予め定めた時間が経過すると、前記第１のトランジスタの導通又は非導通を切り替える、
駆動回路。
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