JPH06188438A - 誘電体分離半導体装置及びその製造方法 - Google Patents
誘電体分離半導体装置及びその製造方法Info
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Abstract
る。 【構成】 誘電体層3は半導体基板1とn- 型半導体層
2を誘電体分離している。n- 型半導体層2の上面にn
- 型半導体層2より低抵抗のn+ 型半導体領域4が、ま
たn+ 型半導体領域4を取り囲むようにp+ 型半導体領
域5が形成されている。誘電体層3は、比較的厚い第1
の領域3aと、比較的薄い第2の領域3bとに区分され
る。n+ 型半導体領域4は、第1の領域3aの上方にお
いて、第1の領域3aより狭い範囲で形成されている。 【効果】 第1の半導体層の直下の誘電体層を厚くする
とともに、他の部分の誘電体層の厚さを制限することに
よって、RESURF効果を低減せず、さらに高耐圧を
得る事が可能となる。
Description
体装置に関し、特に誘電体層分離半導体装置に関するも
のである。
00を示す断面斜視図であり、図53は誘電体分離半導
体装置200を示す断面図である。半導体基板1の上面
及び下面にはそれぞれ誘電体層3及び裏面電極8が設け
られている。誘電体層3の上面にはn- 型半導体層2が
設けられており、誘電体層3は半導体基板1とn- 型半
導体層2を誘電体分離している。絶縁膜9はn- 型半導
体層2を所定の範囲で区画している。
型半導体層2の上面にn- 型半導体層2より低抵抗のn
+ 型半導体領域4が、またn+ 型半導体領域4を取り囲
むようにp+ 型半導体領域5が、それぞれ形成されてい
る。n+ 型半導体領域4及びp+ 型半導体領域5にはそ
れぞれカソード電極6及びアノード電極7が接続されて
いる。カソード電極6及びアノード電極7は、絶縁膜1
1によって互いに絶縁されている。
00の動作を示す断面図である。アノード電極7及び裏
面電極8をいずれも0Vにし、カソード電極6に正の電
圧を漸次増加させると、n- 型半導体層2とp+ 型半導
体領域5の間のpn接合から空乏層41aが伸びる。こ
の時、半導体基板1は誘電体層3を介してフィールドプ
レートとして働くので、空乏層41aに加えてn- 型半
導体層2と誘電体層3との境界面からn- 型半導体層2
の上面に向かう方向に空乏層41bが伸びる。
空乏層41aが伸び易くなり、n-型半導体層2とp型
半導体領域5との間のpn接合での電界は緩和される。
この効果は一般にRESURF(reduced su
rface field)効果と言われている。
おける、即ち図54のGG断面における、厚さ方向に対
して垂直下向きの電界強度の厚さ方向に対する依存性を
図55に示す。空乏層41bの厚さ(伸び)をx、誘電
体層3の厚さをt0 とし、n- 型半導体層2の上面を横
軸の原点に対応させている。
される。
体層3の厚さt0 を厚くすると、空乏層41bの伸びx
が短くなる事がわかる。これはRESURF効果が弱く
なることを意味する。
域5との間のpn接合での電界集中、及びn- 型半導体
層2とn+ 型半導体領域4との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
200の耐圧は、最終的にはn+ 型半導体領域4の直下
における、n- 型半導体層2と誘電体層3の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置200を構成する
には、p+ 型半導体領域5とn+ 型半導体領域4との距
離Lを十分長くとり、n- 型半導体層2の厚さdとその
不純物濃度Nを最適化すればよい。
200の動作を示す断面図である。上記条件は、n- 型
半導体層2と誘電体層3の界面からn- 型半導体層2の
表面にまで空乏化した時に、n- 型半導体層2と誘電体
層3の界面での電界集中が丁度アバランシェ条件を満た
す状態を意味する事が一般的に知られている。図56で
は空乏層41がn+ 型半導体領域4に達し、n- 型半導
体層2の全体が空乏化していることが示されている。
る。
56のHH断面における、厚さ方向に対して垂直下向き
の電界強度の厚さ方向に対する依存性を図57に示す。
n-型半導体層2と誘電体層3との境界(原点から電極
8側へ距離dの位置)における電界強度が、臨界電界E
crに達している。
3をシリコン酸化膜で、それぞれ形成したとして、半導
体装置200の耐圧を計算してみる。一般的な値として
d=4×10-4,t0 =2×10-4を採用する。また臨
界電界Ecrはn- 型半導体層2の厚さdに影響される
が、この場合はおおよそEcr=4×105 である。これ
と、ε2 =11.7、ε3 =3.9を代入すると、耐圧
Vは数3で示される。
増加すると、数4で示される電圧上昇ΔVが得られる。
ると、数5で示される電圧上昇ΔVが得られる。
電体層3を厚くする事による耐圧上昇のほうが大きく、
耐圧を上昇させるには誘電体層3を厚くするのが効果的
である事がわかる。しかもn- 型半導体層2を厚くする
と絶縁膜9の形成が難しくなって望ましくない。
ると、既述のように空乏層41bの伸びxが小さくな
り、RESURF効果が低減する。即ち、p+ 型半導体
領域5とn- 半導体領域2の間のpn接合での電界集中
が増大し、このpn接合でのアバランシェ破壊によって
耐圧が制限されることになる。
のように形成されているので、誘電体層3の厚さとn−
半導体層2の厚さによって、半導体装置の耐圧が制限さ
れるという問題点があった。
ためになされたもので、誘電体層の厚さと第1の半導体
層の厚さによって半導体装置の耐圧が制限される事を防
ぎ、更に高耐圧が得られる誘電体分離半導体装置を得る
事を目的とする。また、誘電体分離半導体装置の製造に
適した製造方法を提供することを目的とする。
分離半導体装置は、基本的には次の構成を備える。即
ち、電極体と、電極体上に形成され、第1の厚さ及び第
1の誘電率を有する第1の領域と、第2の厚さ及び第2
の誘電率を有する第2の領域と、を含む誘電体層と、誘
電体層上に形成された第1導電型で比較的高抵抗の第1
の半導体層と、第1の領域の上方で、第1の半導体層の
上面内に選択的に形成された第1導電型で比較的低抵抗
の第2の半導体層と、第2の領域の上方で、第1の半導
体層の上面内に選択的に形成された第2導電型の第3の
半導体層と、第2の半導体層に電気的に接続された第1
の電極と、第3の半導体層に電気的に接続された第2の
電極と、を備える。そして、第1の厚さを第1の誘電率
で除した値は、第2の厚さを第2の誘電率で除した値よ
りも大きい。
装置の第1の態様では、誘電体層は、比較的厚い第1の
領域と、比較的薄い第2の領域と、を有する。
低い誘電率の第1の領域と、比較的高い誘電率の第2の
領域と、を有する。
低い誘電率の第1の領域と、比較的高い誘電率の第2の
領域と、を有し、第2の領域において比較的薄く、第1
の領域において比較的厚い。
れる。
導体層の上面内に選択的に形成され、第3の半導体層と
共に第2の電極に電気的に接続された、第1導電型の第
4の半導体層と、第2の電極の近傍の第1の電極に近い
方に形成され、第1、第3及び第4の半導体層の上方に
おいてこれらと電気的に絶縁されつつ対峙する制御電極
と、を更に備える。
導体層の上面内に選択的に形成された、第1導電型の第
4の半導体層と、第2の電極の近傍の第1の電極に近い
方に形成され、第4の半導体層に電気的に接続された第
3の電極と、を更に備える。
導体層の上面内に選択的に形成され、第2の半導体層と
共に第1の電極に電気的に接続された、第2導電型の第
4の半導体層と、第1の半導体層の上面内において、第
3の半導体層から第2の半導体層の近傍まで形成され、
第3の半導体層と比較して高抵抗である、第2導電型の
第5の半導体層と、第1の電極の近傍の第2の電極に近
い方に形成され、第1、第2、第4及び第5の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙する
制御電極と、を更に備える。
導体層の上面内に選択的に形成され、第3の半導体層と
共に第2の電極に電気的に接続された、第1導電型の第
4の半導体層と、第2の半導体層の上面内に選択的に形
成された、第2導電型の第5の半導体層と、第2の電極
の近傍の第1の電極に近い方に形成され、第1、第3及
び第4の半導体層の上方においてこれらと電気的に絶縁
されつつ対峙する制御電極と、を更に備える。そして第
1の電極は第2の半導体層の代わりに第5の半導体層と
電気的に接続される。
形において第1の電極が第5の半導体層と共に第2の半
導体層と接続される。
において、第3の半導体層の上面内において、第4の半
導体層の近傍で第1の電極に近い方に形成された、第1
導電型の第6の半導体層と、制御電極の近傍の第1の電
極に近い方に形成され、第1、第3及び第6の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙す
る、他の制御電極と、を更に備える。
導体層の上面内に選択的に形成された、第2導電型の第
4の半導体層と、第1の半導体層の上面内において、第
3の半導体層から第2の半導体層の近傍まで形成され、
第3の半導体層と比較して高抵抗である、第2導電型の
第5の半導体層と、第3の半導体層の上面内において選
択的に形成された、第1導電型の第6の半導体層と、第
1の電極の近傍の第2の電極に近い方に形成され、第
1、第2、第4及び第5の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する制御電極と、を更に
備える。そして第1の電極は、第2の半導体層のみなら
ず、第4の半導体層にも電気的に接続される。また、第
2の電極は第3の半導体層の代わりに第6の半導体層と
電気的に接続される。
形において備えられた第1導電型の第4の半導体層を備
えない。その代わりに第2の半導体層の上面内に選択的
に形成された、第2導電型の第4の半導体層を備える。
また、第4の変形において備えられた第2導電型の第5
の半導体層を備えない。その代わりに第1の半導体層の
上面内において、第3の半導体層の近傍で第1の電極に
近い方に形成された、第2導電型の第5の半導体層を備
える。そして、第5の半導体層の上面内に選択的に形成
された第1導電型の第6の半導体層と、これに電気的に
接続される第3の電極を更に備える。制御電極は、第
1、第3、第5及び第6の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する。第1の電極は第4
の半導体層と電気的に接続され、第2の電極は第3の半
導体層に電気的に接続される。
製造方法の第1の態様は、誘電体分離半導体装置の第1
の態様に対応する。即ち、(a)それぞれが第1及び第
2の主面を有する、第1の基板及び第1導電型で比較的
高抵抗の第2の基板を準備する工程と、(b)比較的厚
い第1の領域と、第1の領域を囲む比較的薄い第2の領
域と、を有する第1の誘電体層を、第1の基板の第1の
主面上に形成する工程と、(c)第2の基板の第1の主
面上に、第2の誘電体層を形成する工程と、(d)第1
及び第2の基板の第1の主面同士を第1及び第2の誘電
体層を介して貼り合わせる工程と、(e)第2の基板の
第2の主面内において第1の領域に対峙する第1導電型
の比較的低抵抗の第1の半導体層を、また第2の領域に
対峙する第2導電型の第2の半導体層を、いずれも第2
の基板の第2の主面の側から形成する工程と、(f)第
1及び第2の半導体層にそれぞれ電気的に接続される第
1及び第2の電極を形成する工程と、を備える。
製造方法の第2の態様は、誘電体分離半導体装置の第2
の態様に対応する。即ち、(a)それぞれが第1及び第
2の主面を有する、第1の基板及び第1導電型で比較的
高抵抗の第2の基板を準備する工程と、(b)第1の誘
電体層を、第1の基板の第1の主面上に形成する工程
と、(c)比較的誘電率の低い第1の領域と、第1の領
域を囲む比較的誘電率の高い第2の領域と、を有する第
2の誘電体層を、第2の基板の第1の主面上に形成する
工程と、(d)第1及び第2の基板の第1の主面同士を
第1及び第2の誘電体層を介して貼り合わせる工程と、
(e)第2の基板の第2の主面内において第1の領域に
対峙する第1導電型の比較的低抵抗の第1の半導体層
を、また第2の領域に対峙する第2導電型の第2の半導
体層を、いずれも第2の基板の第2の主面の側から形成
する工程と、(f)第1及び第2の半導体層にそれぞれ
電気的に接続される第1及び第2の電極を形成する工程
と、を備える。
製造方法の第3の態様は、誘電体分離半導体装置の第3
の態様に対応する。即ち、(a)第1及び第2の主面を
有し、前記第1の主面において比較的薄い第1の領域
と、第1の領域を囲む比較的厚い第2の領域と、を含む
第1の基板を準備する工程と、(b)第1導電型で比較
的高抵抗であり、第1及び第2の主面を有する第2の基
板を準備する工程と、(c)第1の領域において凹部を
構成する、比較的誘電率の高い第1の誘電体層を、第1
の基板の第1の主面上に形成する工程と、(d)凹部に
おいて、比較的誘電率の低い第3の誘電体層を充填する
工程と、(e)比較的誘電率の高い第2の誘電体層を、
第2の基板の第1の主面上に形成する工程と、(f)第
1及び第2の基板の第1の主面同士を第1乃至第3の誘
電体層を介して貼り合わせる工程と、(g)第2の基板
の第2の主面内において第1の領域に対峙する第1導電
型の比較的低抵抗の第1の半導体層を、また第2の領域
に対峙する第2導電型の第2の半導体層を、いずれも第
2の基板の第2の主面の側から形成する工程と、(h)
第1及び第2の半導体層にそれぞれ電気的に接続される
第1及び第2の電極を形成する工程と、を備える。
製造方法の第4の態様は、誘電体分離半導体装置の第1
の態様に対応する。即ち、(a)それぞれが第1及び第
2の主面を有する、第1の基板及び第1導電型で比較的
高抵抗の第2の基板を準備する工程と、(b)比較的厚
い第1の領域と、第1の領域を囲む比較的薄い第2の領
域と、第2の領域の外側に比較的厚い第3の領域と、を
有する第1の誘電体層を、第1の基板の第1の主面上に
形成する工程と、(c)第2の基板の第1の主面上に、
第2の誘電体層を形成する工程と、(d)第1及び第2
の基板の第1の主面同士を第1及び第2の誘電体層を介
して貼り合わせる工程と、(e)第2の基板並びに第1
及び第2の誘電体層を選択的に除去して、第3の領域に
おいて第1の誘電体層を露呈させる工程と、(f)第2
の基板の第2の主面内において第1の領域に対峙する第
1導電型の比較的低抵抗の第1の半導体層を、また第2
の領域に対峙する第2導電型の第2の半導体層を、いず
れも第3の領域における第1の誘電体層をパターニング
の位置の基準として、第2の基板の第2の主面の側から
形成する工程と、を備える。
製造方法の第5の態様は、誘電体分離半導体装置の第2
の態様に対応する。即ち、(a)それぞれが第1及び第
2の主面を有する、第1の基板及び第1導電型で比較的
高抵抗の第2の基板を準備する工程と、(b)第1の基
板の第1の主面上に、第1の誘電体層を形成する工程
と、(c)比較的薄い第1の領域と、第1の領域を囲む
比較的厚い第2の領域と、第2の領域の外側に比較的薄
い第3の領域と、を有し、第1及び第3の領域において
凹部を構成する第2の誘電体層を、第2の基板の第1の
主面上に形成する工程と、(d)第1及び第2の基板の
第1の主面同士を第1及び第2の誘電体層を介して貼り
合わせる工程と、(e)第2の基板並びに第1及び第2
の誘電体層を選択的に除去して、第3の領域において第
1の誘電体層を露呈させる工程と、(f)第2の基板の
第2の主面内において第1の領域に対峙する第1導電型
の比較的低抵抗の第1の半導体層を、また第2の領域に
対峙する第2導電型の第2の半導体層を、いずれも第3
の領域における第1の誘電体層をパターニングの位置の
基準として、第2の基板の第2の主面の側から形成する
工程と、を備える。
製造方法の第6の態様は、誘電体分離半導体装置の第3
の態様に対応する。即ち、(a)第1及び第2の主面を
有し、前記第1の主面において比較的薄い第1の領域
と、第1の領域を囲む比較的厚い第2の領域と、第2の
領域の外側に比較的薄い第3の領域と、を含む第1の基
板を準備する工程と、(b)第1導電型で比較的高抵抗
であり、第1及び第2の主面を有する第2の基板を準備
する工程と、(c)第1及び第3の領域において凹部を
構成する第1の誘電体層を、第1の基板の第1の主面上
に形成する工程と、(d)第2の基板の第1の主面上
に、第2の誘電体層を形成する工程と、(e)第1及び
第2の基板の第1の主面同士を第1及び第2の誘電体層
を介して貼り合わせる工程と、(f)第2の基板並びに
第1及び第2の誘電体層を選択的に除去して、第3の領
域において第1の誘電体層を露呈させる工程と、(g)
第2の基板の第2の主面内において第1の領域に対峙す
る第1導電型の比較的低抵抗の第1の半導体層を、また
第2の領域に対峙する第2導電型の第2の半導体層を、
いずれも第3の領域における第1の誘電体層をパターニ
ングの位置の基準として、第2の基板の第2の主面の側
から形成する工程と、を備える。
る誘電体層は、耐圧が決定されるべき第1の領域におい
ては大きな電圧降下を負担し、RESURF効果に影響
を与える第2の領域においては第1の半導体層と第3の
半導体層との間の電界集中を緩和する。
における第3の領域は、第1の領域上に第1半導体層を
形成する際の、アライメントマークを提供する。
体分離半導体装置の実施例を示し、第4乃至第6実施例
においてはその製造方法の実施例を示す。更に第7乃至
第14実施例においては、誘電体分離半導体装置の種々
の応用例を示す。
体分離半導体装置100の断面斜視図であり、図2は誘
電体分離半導体装置100の断面図である。半導体基板
1の上面及び下面にはそれぞれ誘電体層3及び裏面電極
8が設けられている。誘電体層3の上面にはn− 型半
導体層2が設けられており、誘電体層3は半導体基板1
とn- 型半導体層2を誘電体分離している。絶縁膜9は
n- 型半導体層2を所定の範囲で区画している。
型半導体層2の上面にn- 型半導体層2より低抵抗のn
+ 型半導体領域4が、またn+ 型半導体領域4を取り囲
むようにp+ 型半導体領域5が形成されている。p+ 型
半導体領域5は、n- 型半導体層2の上面内に選択的に
形成されている。
5にはそれぞれ電極6及び電極7が接続されている。電
極6及び電極7は、絶縁膜11によって互いに絶縁され
ている。この実施例では電極6及び電極7はそれぞれカ
ソード電極及びアノード電極として機能するので、この
実施例では以下「カソード電極6」、「アノード電極
7」との表現を用いる。
と、比較的薄い第2の領域3bとに区分される。n+ 型
半導体領域4は、第1の領域3aの上方において、第1
の領域3aより狭い範囲で形成されている。
を示す断面図である。アノード電極7及び裏面電極8を
いずれも0Vにし、カソード電極6に正の電圧を与えて
これを漸次増加させると、n- 型半導体層2とp+ 型半
導体領域5の間のpn接合から空乏層41aが伸びる。
この時、半導体基板1は誘電体層3を介してフィールド
プレートとして働くので、空乏層41aに加えてn- 型
半導体層2と誘電体層3との境界面からn- 型半導体層
2の上面に向かう方向に空乏層41bが伸びる。よって
RESURF効果によってn- 型半導体層2とp+ 型半
導体領域5との間のpn接合での電界は緩和される。な
お、電界集中を避けるため、第1の領域3aと第2の領
域3bとの境界における誘電体層3のエッジ31は滑ら
かなことが望ましい。
おける、即ち図3のAA断面における、厚さ方向に対し
て垂直下向きの電界強度の、厚さ方向に対する依存性を
図4に示す。空乏層41bの厚さ(伸び)をx、誘電体
層3の厚さをt0 とし、n-型半導体層2の上面を横軸
の原点に対応させている。
分離半導体装置200と同様に、数1で表される。つま
り、全電圧降下が等しくても誘電体層3の厚さt0 を厚
くすると、空乏層41bの伸びxが短くなり、RESU
RF効果が低減する。
域5との間のpn接合での電界集中、及びn- 型半導体
層2とn+ 型半導体領域4との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
100の耐圧は、最終的にはn+ 型半導体領域4の直下
における、n- 型半導体層2と誘電体層3の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置100を構成する
には、p+ 型半導体領域5とn+ 型半導体領域4との距
離Lを十分長くとり、n- 型半導体層2の厚さdとその
不純物濃度Nを最適化すればよい。例えば距離Lは10
0乃至300μmに設計される。
半導体装置100の動作を示す断面図である。上記条件
は、n- 型半導体層2と誘電体層3の界面からn- 型半
導体層2の表面にまで空乏化した時に、n- 型半導体層
2と誘電体層3の界面での電界集中が丁度アバランシェ
条件を満たす状態を意味する事が一般的に知られてい
る。図5では空乏層41がn+ 型半導体領域4に達し、
n- 型半導体層2の全体が空乏化していることが示され
ている。
領域4直下における、即ち図5のBB断面における、厚
さ方向の全電圧降下で示され、数6のようになる。但
し、n+ 型半導体領域4の厚さは無視している。
0に関する数2中のt0 を、t1 で置き換えたものに等
しい。
垂直下向きの電界強度の、厚さ方向に対する依存性を図
6に示す。n- 型半導体層2と誘電体層3との境界(原
点から電極8側へ距離dの位置)における電界強度が、
臨界電界Ecrに達している。
の領域3bにおいて誘電体層3の厚さt0 を比較的薄く
し、RESURF効果を損なうことがないようにする一
方、第1の領域3aにおいて誘電体層3の厚さt1 を比
較的厚くし、電圧降下を稼いで耐圧を従来の場合よりも
向上させることができる。
3の厚さを増加させた場合に、耐圧がどのように上昇す
るかをシミュレーションによって示したグラフである。
第2の領域3bにおける誘電体層3の厚さt0 を4μm
に、その比誘電率ε3 を3.9(シリコン酸化膜に相
当)に固定している。また、n- 型半導体層2の厚さd
を4μmに、その比誘電率ε2 を11.7(シリコンに
相当)に、固定している。また第1の領域3aを半径4
0μmの円として、n+ 型半導体領域4を第1の領域3
aの真上に半径10μmの円として、計算したものであ
る。第1の領域3aにおける誘電体層3の厚さt1 が4
μmの場合は、従来の誘電体分離半導体装置に対応す
る。
t1 が増大するにつれ、耐圧がほぼ直線的に増大するこ
とがわかり、第1実施例の効果を確認することができ
る。
である、誘電体分離半導体装置101の断面斜視図であ
り、図9は誘電体分離半導体装置101の断面図であ
る。半導体基板1、n- 型半導体層2、誘電体層3並び
にその第1の領域3a及び第2の領域3b、n+ 型半導
体領域4、p+ 型半導体領域5、電極6,7、裏面電極
8、絶縁膜9の位置関係は、第1実施例と同様である。
電極6及び電極7はそれぞれカソード電極及びアノード
電極として機能するので、この実施例でも以下「カソー
ド電極6」、「アノード電極7」との表現を用いる。
は、誘電体帯3cと誘電体帯10との積層構造を備えて
いる。ここでは、誘電体帯10として空気もしくは真空
の空洞が与えられている。
作を示す断面図である。アノード電極7及び裏面電極8
をいずれも0Vにし、カソード電極6に正の電圧を与え
てこれを漸次増加させた場合、第1実施例と同様にRE
SURF効果によってn- 型半導体層2とp+ 型半導体
領域5との間のpn接合での電界が緩和される。
おける、即ち図10のCC断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図11に示す。CC断面における全電圧降下Vは誘電
体分離半導体装置200と同様に数1で表され、図11
も図55と同じものとなる。
とn+ 型半導体領域4との距離Lを十分長くとり、n-
型半導体層2の厚さdと不純物濃度Nを最適化すること
によって、n- 型半導体層2とp+ 型半導体領域5の間
のpn接合での電界集中及び、n- 型半導体層2とn+
型半導体領域4の界面での電界集中によるアバランシェ
破壊が発生せず、誘電体分離半導体装置101の耐圧
を、最終的にn+ 型半導体領域4の直下のn- 型半導体
層2と誘電体層3の界面での電界集中によるアバランシ
ェ破壊で決定するようにできる。
導体装置101の動作を示す断面図である。第1実施例
で述べたように、n- 型半導体層2と誘電体層3の界面
からn- 型半導体層2の表面にまで空乏化した時に、n
- 型半導体層2と誘電体層3の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となり、この場合の耐圧Vは数7で得られる。
つまり誘電体帯10の上下の誘電体帯3cの双方の厚さ
の和で考えている。
域4の直下の部分、即ち図12のDD断面における、厚
さ方向に対して垂直下向きの電界強度の、厚さ方向に対
する依存性を示す。誘電体帯10の内部(幅t2 で示さ
れた部分)では、その比誘電率ε10が誘電体帯3cの比
誘電率ε3 よりも低いため、電界強度が高くなる。よっ
て、第1の領域3aにおいて、誘電体帯3cと誘電体帯
10の厚さの和(t1+t2 )が第2の領域3bにおけ
る厚さt0 と同じであっても、即ち、厚さにのみ注目し
た場合には従来の誘電体分離半導体装置200と変わら
なくても、誘電体分離半導体装置101の耐圧は向上す
る事がわかる。
の領域3bにおいて誘電体層3の比誘電率を比較的高く
し、その厚さt0 をRESURF効果を損なうことがな
いように設定する一方、第1の領域3aにおいて誘電体
層3の実質的な比誘電率を低くすることにより、電圧降
下を稼いで耐圧を従来の場合よりも向上させることがで
きる。
わかるように、第1の領域3aにおける誘電体層3の厚
さをその比誘電率で除した値が、第2の領域における誘
電体層の厚さをその比誘電率で除した値よりも大きい場
合にはこの発明の効果を得ることができる。これは、第
2実施例のシミュレーション結果と第1実施例のシミュ
レーション結果(図7)とを併せて検討することで確認
することができる。
たグラフであり、第2実施例の効果を、図7に示された
第1実施例の結果と併せて示す。第1実施例のシミュレ
ーション結果を黒丸で、第2実施例のシミュレーション
結果を白丸で、それぞれ示している。第2の領域3bに
おける誘電体層3の厚さt0 並びにその比誘電率ε3、
及びn- 型半導体層2の厚さd並びにその比誘電率ε2
は図7の場合と同一に固定している。また第1の領域3
aを半径40μmの円とし、誘電体帯10の厚さを1μ
m、誘電体帯3cの厚さを3μmとしている。そしてn
+ 型半導体領域4を第1の領域3aの真上に半径10μ
mの円として、計算したものである。
相当)、誘電体層3を全て比誘電率3.9のシリコン酸
化膜で構成した場合に換算すると、数7を参照して、第
1の領域3aにおける誘電体層3の厚さは、3+(1×
3.9)=6.9〔μm〕となる。即ち、第2実施例は
第1実施例において第1の領域3aにおける誘電体層3
の厚さt1 を6.9μmにした場合に対応する。よっ
て、第2実施例におけるシミュレーション結果を図14
において厚さt1 が6.9μmの位置にプロットした
(白丸)。これは、第1実施例のシミュレーション結果
(黒丸)と共にほぼ直線上に載り、誘電体層3の厚さを
比誘電率で除した値で本発明の効果を確認できる、との
先の見解を裏付けるものである。
解から分かるように、第1の領域3aにおいて、その比
誘電率を低下させるとともに、更にその厚さを厚くすれ
ば、本発明の効果を更に大きくすることができる。
電体分離半導体装置102の断面斜視図であり、図16
は誘電体分離半導体装置102の断面図である。誘電体
層10はn型半導体領域4直下の、n型半導体領域4よ
り広い面積に渡って、誘電体層3の内部に形成された空
洞である。半導体基板1、n- 型半導体層2、誘電体層
3並びにその第1の領域3a及び第2の領域3b、n+
型半導体領域4、p+型半導体領域5、電極6,7、裏
面電極8、絶縁膜9の位置関係は、第1実施例及び2と
同様である。この実施例でも電極6及び電極7はそれぞ
れカソード電極及びアノード電極として機能する。
誘電体層3が誘電体帯3cと誘電体帯10との積層構造
を備え、かつそれらの厚さの和(t1 +t2 )は第2の
領域3bにおける誘電体層3の厚さt0 より厚く形成さ
れている。
作と同じであり、厚さの和(t1 +t2 )が厚さt0 よ
り大きく形成されている分、誘電体分離半導体装置10
2の耐圧を誘電体分離半導体装置101の耐圧以上に改
善する事ができる。
例>第1乃至第3実施例で説明された誘電体分離半導体
装置は、その製造工程においてn+ 型半導体領域4を第
1の領域3aの上方に位置させて形成する。しかし、n
- 型半導体層2の存在により、第1の領域3aを直接に
確認して位置合わせを行うのは困難である。第4乃至第
6実施例においては、第1の領域3aと類似する構造を
有する第3の領域を形成し、この第3の領域を露呈させ
て位置合わせの基準とし、n+ 型半導体領域4と第1の
領域3aとの位置合わせを容易にすることができる。
された誘電体分離半導体装置100の製造方法を提供す
るものである。図17乃至図22は誘電体分離半導体装
置100の製造方法を工程順に示す断面図である。
て凹面1a,1dを形成しておく。そして凹面1a,1
dが形成された面を介して、n- 型半導体基板30の表
面と貼り合わせる。このとき、貼り合わせ面の少なくと
も一方に低融点のボロンガラス等をデポジションしてお
く。
a,1dの上はボロンガラス21で埋め込まれ、凹面1
aの上に誘電体層3の第1の領域3aが形成される。凹
面1dは上記第3の領域に対応している。凹面1dの上
にボロンガラス21が存在するため、選択的に第3の領
域においてボロンガラス21が、第1の領域3aと同様
に厚く形成される。
あらかじめ熱酸化膜22を形成しておけば、ボロンガラ
ス21中のボロンがn- 型半導体基板30の内部に拡散
する事を防ぐことができる。以上の工程により、図17
に示された構造を得ることができる。
研磨し、n- 型半導体層2を形成する。その後、酸化膜
23をデポジションし、凹面1dの上部をパターニング
により開口しておき、このパターニングした酸化膜23
をマスクとしてn- 型半導体層2を酸化膜22に達する
までエッチングする。更に酸化膜22、21を適当にエ
ッチングし、ボロンガラス21の残部21aを露出させ
る。以上の工程により、図18に示された構造を得るこ
とができる。
1aを使って位置合わせを行い、酸化膜24のパターニ
ングを行う。このパターニングされた酸化膜24をマス
クとしてn- 型半導体層2を選択的にエッチングし、熱
酸化膜22に達する溝9aを穿つ。以上の工程により、
図19に示された構造を得ることができる。
って再度酸化膜のデポジションを行い、この酸化膜のエ
ッチバックを行って溝9aを絶縁膜9で埋め込む。以上
の工程により、図20に示された構造を得ることができ
る。
使って位置合わせを行い、熱酸化膜25のパターニング
を行う。このパターニングした熱酸化膜25をマスクと
してボロン注入、アニールを行い、p+ 型半導体領域5
を形成する。同様にして、イオン注入及びアニーリング
により、n+ 型半導体領域4を形成する。以上の工程に
より、図21に示された構造を得ることができる。
1をデポジションし、残部21aを使った位置合わせに
より、絶縁膜11のパターニングを行う。このパターニ
ングにより、n+ 型半導体領域4及びp+ 型半導体領域
5を露呈させる。そして、Al−Siをスパッタリング
し、パターニングしてカソード電極6、アノード電極7
を形成する。また半導体基板1の裏面に金属を蒸着して
裏面電極8を形成する。以上の工程により、図22に示
された構造を得ることができ、誘電体分離半導体装置1
00を製造することができる。
された誘電体分離半導体装置101の製造方法を提供す
るものである。図23乃至図25は誘電体分離半導体装
置101の製造方法を工程順に示す断面図である。
板1と、熱酸化して酸化膜26bを備え、選択的にエッ
チングして膜厚を薄くした部分を備えたn- 型半導体基
板30とを貼り合わせる。酸化膜26bのうち、膜厚を
薄くした部分は誘電体分離半導体装置101の誘電体帯
3cに相当する。酸化膜26aと、酸化膜26bのうち
誘電体帯3cに相当する部分との間は空洞となり、誘電
体分離半導体装置101の誘電体帯10に相当する。但
し、誘電体分離半導体装置101を構成する部分以外で
も、エッチングによって酸化膜26bを薄くしておく。
この部分は誘電体帯3dとなり、誘電体帯3d直下の酸
化膜26aが上記第3の領域に相当する。以上の工程に
より、図23に示された構造を得ることができる。
研磨し、n- 型半導体層2を形成する。その後、酸化膜
23をデポジションし、誘電体帯3dの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜23をマスクとしてn-型半導体層2を酸化膜26
bに達するまでエッチングする。更に誘電体帯3dを適
当にエッチングし、酸化膜26aを露出させる。以上の
工程により、図24に示された構造を得ることができ
る。
26aと酸化膜26bの段差を使って位置合わせを行
い、酸化膜24のパターニングを行う。このパターニン
グされた酸化膜24をマスクとしてn- 型半導体層2を
選択的にエッチングし、酸化膜26bに達する溝9aを
穿つ。以上の工程により、図25に示された構造を得る
ことができる。
施すことにより、誘電体分離半導体装置101を製造す
ることができる。
された誘電体分離半導体装置102の製造方法を提供す
るものである。図26乃至図28は誘電体分離半導体装
置102の製造方法を工程順に示す断面図である。
て凹面1a,1dを形成しておく。そして凹面1a,1
dが形成された面を熱酸化し、酸化膜27aを形成す
る。酸化膜27aのうち、凹面1aにおいて形成された
部分は、誘電体分離半導体装置102の誘電体帯3cに
相当する。また、凹面1dにおいて形成された部分は上
記第3の領域に相当する。
導体基板30と、半導体基板1とを酸化膜27a,27
bを介して貼り合わせる。凹面1aの上部には、誘電体
帯10に相当する空洞が生じる。以上の工程により、図
26に示された構造を得ることができる。
研磨し、n- 型半導体層2を形成する。その後、酸化膜
23をデポジションし、誘電体帯3dの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜23をマスクとしてn-型半導体層2を酸化膜27
bに達するまでエッチングする。更に酸化膜27bを適
当にエッチングし、酸化膜27aの残部27cを凹面1
dに残す。以上の工程により、図27に示された構造を
得ることができる。
の残部27cを使って位置合わせを行い、酸化膜24の
パターニングを行う。このパターニングされた酸化膜2
4をマスクとしてn- 型半導体層2を選択的にエッチン
グし、酸化膜27bに達する溝9aを穿つ。以上の工程
により、図28に示された構造を得ることができる。
施すことにより、誘電体分離半導体装置102を製造す
ることができる。
至第3実施例においては、耐圧を高めたダイオードの例
を示したが、この発明は単にダイオードのみならず、以
下に説明するように他の半導体装置においても適用でき
る。
例である、誘電体分離半導体装置103の断面斜視図で
あり、図30は誘電体分離半導体装置103の断面図で
ある。半導体基板1、n- 型半導体層2、誘電体層3並
びにその第1の領域3a及び第2の領域3b、n+ 型半
導体領域4、電極6,7、裏面電極8、絶縁膜9の位置
関係は、第1実施例に示された誘電体分離半導体装置1
00と同様である。
型半導体領域12が選択的に形成され、p+ 型半導体領
域5とともに電極7と接続されている。また、電極7の
近傍であって、電極6に近い方において絶縁膜11はゲ
ート電極14を内包する。絶縁膜11は例えば酸化膜で
構成され、ゲート電極14の直下にある絶縁膜11はゲ
ート酸化膜13として機能する。
てp+ 型半導体領域5、n+ 型半導体領域12、及びn
- 型半導体層2と対峙する構造となり、誘電体分離半導
体装置103はnチャネルMOSトランジスタとして機
能する。よって電極7はソース電極として、電極6はド
レイン電極として、それぞれ機能するため、以下この実
施例では「ドレイン電極6」、「ソース電極7」との表
現を用いることとする。
となる動作について説明する。図31は誘電体分離半導
体装置103の動作を示す断面図である。ソース電極7
及び裏面電極8並びにゲート電極14の電位をいずれも
0Vにすると、p+ 型半導体領域5のうちゲート電極1
4の直下にある部分はn反転せず、nチャネルMOSト
ランジスタはオフ状態となる。
これを漸次増加させた場合、第1実施例と同様にRES
URF効果によってn- 型半導体層2とp+ 型半導体領
域5との間のpn接合での電界が緩和される。したがっ
て、第1実施例と同様に、第2の領域3bにおいて誘電
体層3の厚さt0 を比較的薄くしてRESURF効果を
損なうことがないようにする一方、第1の領域3aにお
いて誘電体層3の厚さt1 を比較的厚くして電圧降下を
稼ぐことにより、ドレイン電極6とソース電極7との間
の耐圧を向上することができる。
おける、即ち図31のEE断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図32に示す。EE断面における全電圧降下Vは誘電
体分離半導体装置200と同様に数1で表され、図32
も図55と同じものとなる。
とn+ 型半導体領域4との距離Lを十分長くとり、n-
型半導体層2の厚さdと不純物濃度Nを最適化すること
により、n- 型半導体層2とp+ 型半導体領域5の間の
pn接合での電界集中及び、n- 型半導体層2とn+ 型
半導体領域4の界面での電界集中によるアバランシェ破
壊が発生せず、誘電体分離半導体装置103の耐圧を、
最終的にn+ 型半導体領域4の直下のn- 型半導体層2
と誘電体層3の界面での電界集中によるアバランシェ破
壊で決定するようにできる。
導体装置103の動作を示す断面図である。第1実施例
で述べたように、n- 型半導体層2と誘電体層3の界面
からn- 型半導体層2の表面にまで空乏化した時に、n
- 型半導体層2と誘電体層3の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となる。
領域4直下における、即ち図33のFF断面における、
厚さ方向の全電圧降下で示され、第1実施例と同様に数
6で得られる。このときの電界強度の分布が図34に示
され、第1実施例で示された図6と同様になる。
ると、p+ 型半導体領域5のうちゲート電極14の直下
にある部分がn反転してチャネルが形成される。従って
n+型半導体領域12から、p+ 型半導体領域5中のチ
ャネル及びn- 型半導体層2を経由してn+ 型半導体領
域4へと電子が流れ、nチャネルMOSトランジスタは
オン状態となる。ゲート電極14の電位を0Vにする
と、nチャネルMOSトランジスタは再度オフ状態とな
る。
例である、誘電体分離半導体装置104の断面斜視図で
あり、図36は誘電体分離半導体装置104の断面図で
ある。半導体基板1、n- 型半導体層2、誘電体層3並
びにその第1の領域3a及び第2の領域3b、n+ 型半
導体領域4、電極6,7、裏面電極8、絶縁膜9の位置
関係は、第1実施例に示された誘電体分離半導体装置1
00と同様である。
導体装置100と比較して電極6の方へと広く形成され
ており、その広く形成されている部分の上面において、
n+型半導体領域12が選択的に形成されている。n+
型半導体領域12の一部の上方において絶縁膜11が開
口されており、この開口部分を介してn+ 型半導体領域
12と接続されるように電極71が形成されている。
導体領域5、n+ 型半導体領域4はnpnトランジスタ
を形成している。このnpnトランジスタにおいて、電
極71はエミッタ電極として、電極6はコレクタ電極と
して、電極7はベース電極として、それぞれ機能するた
め、以下この実施例では「エミッタ電極71」、「コレ
クタ電極6」、「ベース電極7」との表現を用いること
とする。
裏面電極8の電位をいずれも0Vにし、コレクタ電極6
に正の電位を与えてこれを漸次増加させた場合、第1実
施例と同様にRESURF効果によってn- 型半導体層
2とp+ 型半導体領域5との間のpn接合での電界が緩
和される。このときp+ 型半導体領域5からn+ 型半導
体領域12へのホールの注入は行われず、npnトラン
ジスタはオフしており、第1実施例で説明された様にし
て耐圧は向上する。
と、p+ 型半導体領域5からn+ 型半導体領域12へと
ホールが注入され、npnトランジスタがオンする。再
びベース電極7を0Vとすると、npnトランジスタは
再度オフ状態になる。
例である、誘電体分離半導体装置105の断面斜視図で
あり、図38は誘電体分離半導体装置105の断面図で
ある。半導体基板1、n- 型半導体層2、誘電体層3並
びにその第1の領域3a及び第2の領域3b、n+ 型半
導体領域12、電極7、ゲート電極14、裏面電極8、
絶縁膜9,11の位置関係は、第7実施例に示された誘
電体分離半導体装置103と同様である。
型半導体領域15が選択的に形成され、電極6はn+ 型
半導体領域4とではなく、p+ 型半導体領域15と接続
されている。つまりn+ 型半導体領域12、p+ 型半導
体領域5、n+ 型半導体領域4、p+ 型半導体領域15
はゲート電極14及びゲート酸化膜13と共にnチャネ
ルIGBTを形成している。このnチャネルIGBTに
おいて、電極7はエミッタ電極として、電極6はコレク
タ電極として、それぞれ機能するため、以下この実施例
では「エミッタ電極7」、「コレクタ電極6」との表現
を用いることとする。
裏面電極8の電位をいずれも0Vにし、コレクタ電極6
に正の電位を与えてこれを漸次増加させた場合、第1実
施例と同様にRESURF効果によってn- 型半導体層
2とp+ 型半導体領域5との間のpn接合での電界が緩
和される。このpn接合から伸びる空乏層は、n+ 型半
導体領域4に接した状態でストップし、パンチスルー状
態となることを回避している。
電極14の直下にある部分はn反転せず、nチャネルI
GBTはオフ状態となる。したがって、第1実施例と同
様に、第2の領域3bにおいて誘電体層3の厚さt0 を
比較的薄くしてRESURF効果を損なうことがないよ
うにする一方、第1の領域3aにおいて誘電体層3の厚
さt1 を比較的厚くして電圧降下を稼ぐことにより、コ
レクタ電極6とエミッタ電極7との間の耐圧を向上する
ことができる。
ると、p+ 型半導体領域5のうちゲート電極14の直下
にある部分がn反転してチャネルが形成される。従って
n+型半導体領域12から、p+ 型半導体領域5中のチ
ャネル及びn- 型半導体層2を経由してp+ 型半導体領
域15へと電子が流れる。これに伴って、p+ 型半導体
領域15からホールが注入され、n- 型半導体層2で伝
導度変調を起こしてnチャネルIGBTはオン状態とな
る。再度ゲート電極の電位を0Vに戻すと再びIGBT
はオフ状態となる。
実施例である、誘電体分離半導体装置106の断面斜視
図であり、図40は誘電体分離半導体装置106の断面
図である。半導体基板1、n- 型半導体層2、誘電体層
3並びにその第1の領域3a及び第2の領域3b、p+
型半導体領域5、電極6,7、裏面電極8、絶縁膜9の
位置関係は、第1実施例に示された誘電体分離半導体装
置100と同様である。
型半導体領域15が選択的に形成され、p+ 型半導体領
域15がn+ 型半導体領域4とともに電極6と接続され
ている。そして電極6の周囲には、絶縁膜11に内包さ
れた電極14が形成されている。そしてp+ 型半導体領
域15がn+ 型半導体領域4とともに電極14の直下ま
で伸びて形成されている。
+ 型半導体領域15から電極14の外縁にかけてp- 型
半導体領域16が形成されている。即ち電極14は絶縁
層11を介して、p- 型半導体領域16、n- 型半導体
層2、n+ 型半導体領域4、p+ 型半導体領域15の配
列と対峙している。この電極14の直下に位置する絶縁
層11は例えば酸化膜によって形成され、ゲート酸化膜
13として機能する。
体層2、n+ 型半導体領域4、p+型半導体領域15は
電極4及びゲート酸化膜13とともにpチャネルMOS
トランジスタを形成している。このpチャネルMOSト
ランジスタにおいて、電極7はドレイン電極として、電
極6はソース電極として、電極14はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極7」、「ソース電極6」、「ゲート電極14」
との表現を用いることとする。
作を示す断面図である。ドレイン電極7及び裏面電極8
をいずれも0Vにし、ソース電極6及びゲート電極14
に正の電圧を印加して漸次増加させると、n- 型半導体
層2とp+ 型半導体領域5の間のpn接合から空乏層4
1aが伸びる。この時、半導体基板1は誘電体層3を介
してフィールドプレートとして働くので、空乏層41a
に加えてn- 型半導体層2と誘電体層3との境界面から
n- 型半導体層2の上面に向かう方向に空乏層41bが
伸びる。
層2との間のpn接合から空乏層41cが伸びる。p-
型半導体領域16はその不純物濃度が比較的低いので、
p-型半導体領域16の内部にも空乏層41cが伸び
る。よって空乏層41b,41cの影響により、空乏層
41aは伸びやすくなる。このためRESURF効果に
よってn- 型半導体層2とp+ 型半導体領域5との間の
pn接合での電界は緩和される。
せると、図42に示されるように空乏層41cは左側へ
も伸びてゆき、終には図43に示されるように空乏層4
1によってn- 型半導体層2とp- 型半導体領域16と
は完全に空乏化してしまう。
のように空乏化するように制御されることが望ましい。
第1実施例と同様の最適化を行った場合には電界強度の
位置の依存性は、第1実施例で示された図6と同様であ
り、その耐圧は数6で示される。
領域3bにおいて誘電体層3の厚さt0 を比較的薄くし
てRESURF効果を損なうことがないようにする一
方、第1の領域3aにおいて誘電体層3の厚さt1 を比
較的厚くして電圧降下を稼ぐことにより、ソース電極6
とドレイン電極7との間の耐圧を向上することができ
る。
の電位に対して低下させてゆくと、ゲート電極14直下
のn- 型半導体層2、n+ 型半導体領域4の上面がp反
転し、p+ 型半導体領域15からp- 型半導体領域16
を通ってp+ 型半導体領域5へとホール電流が流れて、
誘電体分離半導体装置106はオン状態となる。
ン電極7と同じにするとp反転層が消滅し、オフ状態と
なる。
実施例である、誘電体分離半導体装置107の断面斜視
図であり、図45は誘電体分離半導体装置107の断面
図である。誘電体分離半導体装置107の構成は、第9
実施例に示された誘電体分離半導体装置105におい
て、電極6をp+ 型半導体領域15のみならずn+ 型半
導体領域4にも接続したものであり、その他は誘電体分
離半導体装置105と同様の構成を有しており、nチャ
ンネルIGBTとして動作する。そのため耐圧の保持機
構は第9実施例と同様であり、エミッタ電極7及びゲー
ト電極14並びに裏面電極8の電位をいずれも0Vに
し、コレクタ電極6に正の電位を与えてこれを漸次増加
させた場合に耐圧を保持する状態となる。そして第11
実施例においても耐圧の保持に関して第9実施例と同様
の効果を得ることができる。
ると、p+ 型半導体領域5のうちゲート電極14の直下
にある部分がn反転してチャネルが形成される。従って
n+型半導体領域12から、p+ 型半導体領域5中のチ
ャネル及びn- 型半導体層2を経由してコレクタ電極6
へと電子電流が流れだす。
領域4を通ってコレクタ電極6へと電子電流が流れ込む
が、電子電流の密度が高くなるとn+ 型半導体領域4内
で発生する電圧降下のためにp+ 型半導体領域15とn
+ 型半導体領域4との間で順バイアスが加わり、ホール
電流がp+ 型半導体領域15からn- 型半導体層2へ流
れ込む。このホール電流によってn- 型半導体層2は伝
導度変調を起こし、誘電体分離半導体装置107がオン
状態となる。
例に比較して伝導度変調が起こりにくいという欠点があ
るものの、ターンオフする場合にはp+ 型半導体領域1
5とn+ 型半導体領域4との間に加わる前述の順バイア
スが消滅した時点でホール電流の注入は停止するため、
ターンオフのロスが小さく、高速な動作ができる。
実施例である、誘電体分離半導体装置108の断面斜視
図であり、図47は誘電体分離半導体装置108の断面
図である。誘電体分離半導体装置108の構成は、第1
0実施例に示された誘電体分離半導体装置106におい
て、p+ 半導体領域5の上面に選択的にn+ 半導体領域
17を形成し、電極7をp+ 半導体領域5ではなくn+
半導体領域17に接続したものであり、その他は誘電体
分離半導体装置106と同様の構成を有している。その
ため耐圧の保持機構は第10実施例と同様である。
ンネルIGBTとして動作するので、電極7はコレクタ
電極として、電極6はエミッタ電極として機能する。よ
って、以下それぞれ「コレクタ電極7」、「エミッタ電
極6」として表記する。
0Vにし、エミッタ電極6及びゲート電極14に正の電
圧を印加して漸次増加させた場合には、誘電体分離半導
体装置108は耐圧を保持する状態となる。そして第1
2実施例においても耐圧の保持に関して第10実施例と
同様の効果を得ることができる。
6の電位に対して低下させてゆくと、ゲート電極14直
下のn- 型半導体層2、n+ 型半導体領域4の上面がp
反転し、p+ 型半導体領域15からp- 型半導体領域1
6を通ってp+ 型半導体領域5へとホール電流が流れ
る。
がn- 型半導体層2へ流れ込み、誘電体分離半導体装置
108はオン状態となる。誘電体分離半導体装置106
と比較すると、この誘電体分離半導体装置108は、電
子電流の分だけ電流密度を上昇させる事ができる。
6と同じにすると、p反転した部分が消滅し、n+ 半導
体領域17から流れ込んだ電子は、n+ 型半導体領域4
に流れ込んでオフ状態となる。このとき、誘電体分離半
導体装置107と同様に、コレクタ電極7をn+ 半導体
領域17とp+ 半導体領域5の両方にコンタクトさせた
場合には、ターンオフのロスが小さく、高速な動作がで
きる。
実施例である、誘電体分離半導体装置109の断面斜視
図であり、図49は誘電体分離半導体装置109の断面
図である。半導体基板1、n- 型半導体層2、誘電体層
3並びにその第1の領域3a及び第2の領域3b、n+
型半導体領域4、p+ 型半導体領域5、電極6及びゲー
ト電極14、裏面電極8、絶縁膜9、p+ 型半導体領域
15の位置関係は、第9実施例において示された誘電体
分離半導体装置105と同様である。
12に相当するものは形成されておらず、電極7に相当
するものとして電極7aが設けられている。
+ 型半導体領域5よりも電極6に近い方にp型半導体領
域18が選択的に形成され、その端部は、ゲート電極1
4の下方の内のp+ 型半導体領域5と反対側に位置す
る。そしてn+ 半導体領域19がp型半導体領域18の
上面に選択的に形成され、その端部も電極14の下方に
位置する。即ち電極14は絶縁層11を介して、n+ 型
半導体領域19、p型半導体領域18、n- 型半導体層
2、p+ 型半導体領域5の配列と対峙している。この電
極14の直下に位置する絶縁層11は例えば酸化膜によ
って形成され、ゲート酸化膜13として機能する。
の上部に位置する部分が開口され、電極7bがn+ 半導
体領域19と接続するように形成される。一般に電極7
bは電極7aと短絡して接続して用いられる。
ャンネルMCT(MOS Controlled Th
yristor)を形成している。このサイリスタにお
いて、電極7a,7bは一括してカソード電極として、
電極6はアノード電極として、電極14はゲート電極と
して、それぞれ機能するため、以下この実施例では(電
極7a,7bを一括して扱って)「カソード電極7」、
「アノード電極6」、「ゲート電極14」との表現を用
いることとする。
電極8をいずれも0Vにし、アノード電極6に正の電圧
を印加して漸次増加させた場合には、p型半導体領域1
8及びp+ 型半導体領域5がn- 型半導体層2と作るp
n接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第1実施例と同様であり、
第1実施例と同様に耐圧の向上が可能となる。
電位を正にすると、ゲート電極14の直下のp型半導体
領域18がn反転する。よって、n+ 型半導体領域19
からn- 型半導体層2を通ってアノード電極6へ電子電
流が流れだす。
導体層2に向かってホール電流が注入される。このホー
ル電流はp型半導体領域18からn+ 型半導体領域19
に流れ込み、n+ 型半導体領域19とp型半導体領域1
8との間には順バイアスが加わる。従って、電極7bと
アノード電極6との間でサイリスタ動作が生じ、オン状
態となる。
にすると、ゲート電極14直下のn- 型半導体層2がp
反転し、p型半導体領域18とp+ 型半導体領域5が短
絡される。よって電極7a,7bを介してn+ 型半導体
領域19とp型半導体領域18とが導通し、これらの間
の電位差が消失してサイリスタ動作は停止し、誘電体分
離半導体装置109はオフ状態となる。
+ 型半導体領域15の両方に接続した場合には、第11
実施例と同様にターンオフ時のロスが小さくなって、高
速な動作が可能となる。
実施例である、誘電体分離半導体装置110の断面斜視
図であり、図51は誘電体分離半導体装置110の断面
図である。半導体基板1、n- 型半導体層2、誘電体層
3並びにその第1の領域3a及び第2の領域3b、n+
型半導体領域4、p+ 型半導体領域5、電極6、裏面電
極8、絶縁膜9、p+ 型半導体領域15の位置関係は、
第9実施例において示された誘電体分離半導体装置10
5と同様である。
体領域20がn- 型半導体層2の上面に選択的に形成さ
れている。p型半導体領域20はp+ 型半導体領域5よ
りも電極6に近く形成されており、かつp+ 型半導体領
域5と接触している。
るn+ 半導体領域12に相当するn+ 半導体領域12a
が、更にn+ 半導体領域12bがp型半導体領域20の
上面内に選択的に形成されている。
14bを内包している。電極14aは絶縁層11を介し
て、n+ 型半導体領域12a、p+ 型半導体領域5及び
p型半導体領域20、n+ 型半導体領域12bの配列と
対峙している。この電極14aの直下に位置する絶縁層
11は例えば酸化膜によって形成され、ゲート酸化膜1
3aとして機能する。
半導体領域12b、p型半導体領域20、n- 型半導体
層2の配列と対峙している。この電極14bの直下に位
置する絶縁層11は例えば酸化膜によって形成され、ゲ
ート酸化膜13bとして機能する。一般に電極14bは
電極14aと短絡して接続して用いられる。
ャンネルEST(EmitterSwitched T
hyristor)を形成している。このサイリスタに
おいて、電極6はアノード電極として、電極7はカソー
ド電極として、電極14a,14bは一括してゲート電
極として、それぞれ機能するため、以下この実施例では
「アノード電極6」、「カソード電極7」、(電極14
a,14bを一括して扱って)「ゲート電極14」との
表現を用いることとする。
電極8をいずれも0Vにし、アノード電極6に正の電圧
を印加して漸次増加させた場合には、p型半導体領域2
0及びp+ 型半導体領域5がn- 型半導体層2と作るp
n接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第1実施例と同様であり、
従って第1実施例と同様の耐圧の向上が可能となる。
電位を正にすると、ゲート電極14の直下のp+ 型半導
体領域5及びp型半導体領域20がn反転する。よっ
て、n+ 型半導体領域12aからn+ 型半導体領域12
b及びn- 型半導体層2を経由してp+ 型半導体領域1
5へ電子電流が流れだす。
導体層2に向かってホール電流が注入される。このホー
ル電流はp型半導体領域20を経由してカソード電極7
に流れ込み、その際に電圧降下を発生する。一方、n+
型半導体領域12aはカソード電極7に接続され、また
n+ 型半導体領域12aとn+ 型半導体領域12bとの
間に存在するn反転層がn+ 型半導体領域12bをn+
型半導体領域12aに接続する。このため、n+ 型半導
体領域12bとp型半導体領域20の間には順バイアス
が加わることになる。
型半導体領域15との間でサイリスタ動作が生じ、これ
と電極14a直下のnチャンネルMOSとが直列になる
形でオン状態になる。
を0に戻すと、電極14aの直下のn反転層が消滅する
ため、サイリスタに電流を供給できなくなり、オフ状態
となる。第11実施例と同様に、電極6をn+ 型半導体
領域4とp+ 型半導体領域の両方に接続した場合はター
ンオフのロスが小さく、高速な動作が可能となる。
実施例は第1実施例に対応する態様、即ち絶縁層3にお
ける第1の領域3aが第2の領域3bよりも厚い絶縁層
である態様について各種デバイスへの応用を示してい
る。しかし、第2乃至第3実施例に対応する態様を上記
第7乃至第14実施例と同様にして各種デバイスに応用
することもできる。
誘電体分離半導体装置は個別半導体として単体で構成さ
れるだけでなく、他の低耐圧素子等と共に集積回路の一
部として構成されることもできる。
る誘電体分離半導体装置によれば、RESURF効果を
損なうことがないようにする一方、電圧降下を稼いで耐
圧を従来の場合よりも向上させることができる。
置の製造方法によれば、この発明にかかる誘電体分離半
導体装置を製造することができる。特に、第1の半導体
層を誘電体層の第1の領域と対峙して形成することを容
易にすることができる。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
る。
ある。
る。
ある。
ある。
ある。
ある。
る。
ある。
る。
ある。
る。
ある。
る。
領域 5,15 p+ 型半導体領域 16 p- 型半導体領域 18 p型半導体領域 6,7,7a,7b,14,14a,14b,71 電
極 8 裏面電極 21 ボロンガラス 21a,27c 残部 22,26a,26b,27a,27b 酸化膜 30 n- 型半導体基板
る。但し、n+ 型半導体領域4の厚さは無視している。
において、第3の半導体層の上面内において、第4の半
導体層の近傍で第1の電極に近い方に形成された、第1
導電型の第6の半導体層を更に備える。そして第4の変
形における制御電極は、第1の半導体層と対峙する代わ
りに第6の半導体層と対峙し、第1の制御電極として機
能する。そして第1の制御電極の近傍の第1の電極に近
い方に形成され、第1、第3及び第6の半導体層の上方
においてこれらと電気的に接続されつつ対峙する、第2
の制御電極を更に備える。
わかるように、第1の領域3aにおける誘電体層3の厚
さをその比誘電率で除した値が、第2の領域3bにおけ
る誘電体層3の厚さをその比誘電率で除した値よりも大
きい場合にはこの発明の効果を得ることができる。これ
は、第2実施例のシミュレーション結果と第1実施例の
シミュレーション結果(図7)とを併せて検討すること
で確認することができる。
をデポジションし、酸化膜26aと酸化膜26bの段差
を使って位置合わせを行い、酸化膜24のパターニング
を行う。このパターニングされた酸化膜24をマスクと
してn- 型半導体層2を選択的にエッチングし、酸化膜
26bに達する溝9aを穿つ。以上の工程により、図2
5に示された構造を得ることができる。
をデポジションし、酸化膜の残部27cを使って位置合
わせを行い、酸化膜24のパターニングを行う。このパ
ターニングされた酸化膜24をマスクとしてn- 型半導
体層2を選択的にエッチングし、酸化膜27bに達する
溝9aを穿つ。以上の工程により、図28に示された構
造を得ることができる。
型半導体領域15が選択的に形成され、電極6はp+ 型
半導体領域15を介してn+ 型半導体領域4と接続され
ている。つまりn+ 型半導体領域12、p+ 型半導体領
域5、n+ 型半導体領域4、p+ 型半導体領域15はゲ
ート電極14及びゲート酸化膜13と共にnチャネルI
GBTを形成している。このnチャネルIGBTにおい
て、電極7はエミッタ電極として、電極6はコレクタ電
極として、それぞれ機能するため、以下この実施例では
「エミッタ電極7」、「コレクタ電極6」との表現を用
いることとする。
+ 型半導体領域5から電極14の外縁にかけてp- 型半
導体領域16が形成されている。即ち電極14は絶縁層
11を介して、p- 型半導体領域16、n- 型半導体層
2、n+ 型半導体領域4、p+ 型半導体領域15の配列
と対峙している。この電極14の直下に位置する絶縁層
11は例えば酸化膜によって形成され、ゲート酸化膜1
3として機能する。
体層2、n+ 型半導体領域4、p+型半導体領域15は
電極14及びゲート酸化膜13とともにpチャネルMO
Sトランジスタを形成している。このpチャネルMOS
トランジスタにおいて、電極7はドレイン電極として、
電極6はソース電極として、電極14はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極7」、「ソース電極6」、「ゲート電極14」
との表現を用いることとする。
実施例である、誘電体分離半導体装置107の断面斜視
図であり、図45は誘電体分離半導体装置107の断面
図である。誘電体分離半導体装置107の構成は、第9
実施例に示された誘電体分離半導体装置105におい
て、電極6をp+ 型半導体領域15のみならずn+ 型半
導体領域4にも直接に接続したものであり、その他は誘
電体分離半導体装置105と同様の構成を有しており、
nチャンネルIGBTとして動作する。そのため耐圧の
保持機構は第9実施例と同様であり、エミッタ電極7及
びゲート電極14並びに裏面電極8の電位をいずれも0
Vにし、コレクタ電極6に正の電位を与えてこれを漸次
増加させた場合に耐圧を保持する状態となる。そして第
11実施例においても耐圧の保持に関して第9実施例と
同様の効果を得ることができる。
実施例である、誘電体分離半導体装置108の断面斜視
図であり、図47は誘電体分離半導体装置108の断面
図である。誘電体分離半導体装置108の構成は、第1
0実施例に示された誘電体分離半導体装置106におい
て、p+ 型半導体領域5の上面に選択的にn+ 型半導体
領域17を形成し、電極7をn+ 型半導体領域17を介
してp+ 型半導体領域5に接続したものであり、その他
は誘電体分離半導体装置106と同様の構成を有してい
る。そのため耐圧の保持機構は第10実施例と同様であ
る。
Claims (18)
- 【請求項1】 電極体と、 前記電極体上に形成され、第1の厚さ及び第1の誘電率
を有する第1の領域と、第2の厚さ及び第2の誘電率を
有する第2の領域と、を含む誘電体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第2の半導体層に電気的に接続された第1の電極
と、 前記第3の半導体層に電気的に接続された第2の電極
と、 を備え、 前記第1の厚さを前記第1の誘電率で除した値が、前記
第2の厚さを前記第2の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項2】 電極体と、 前記電極体上に形成され、比較的厚い第1の領域と、比
較的薄い第2の領域とを有する誘電体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第2の半導体層に電気的に接続された第1の電極
と、 前記第3の半導体層に電気的に接続された第2の電極
と、 を備える誘電体分離半導体装置。 - 【請求項3】 電極体と、 前記電極体上に形成され、比較的低い誘電率の第1の領
域と、比較的高い誘電率の第2の領域と、を有する誘電
体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第2の半導体層に電気的に接続された第1の電極
と、 前記第3の半導体層に電気的に接続された第2の電極
と、 を備える誘電体分離半導体装置。 - 【請求項4】 前記誘電体層は、前記第2の領域におい
て比較的薄く、前記第1の領域において比較的厚い請求
項3記載の誘電体分離半導体装置。 - 【請求項5】 前記第3の半導体層の上面内に選択的に
形成され、前記第3の半導体層と共に前記第2の電極に
電気的に接続された、第1導電型の第4の半導体層と、 前記第2の電極の近傍の前記第1の電極に近い方に形成
され、前記第1、第3及び第4の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 を更に備える請求項1記載の誘電体分離半導体装置。 - 【請求項6】 前記第3の半導体層の上面内に選択的に
形成された、第1導電型の第4の半導体層と、 前記第2の電極の近傍の前記第1の電極に近い方に形成
され、前記第4の半導体層に電気的に接続された第3の
電極と、 を更に備える請求項1記載の誘電体分離半導体装置。 - 【請求項7】 前記第2の半導体層の上面内に選択的に
形成され、前記第2の半導体層と共に前記第1の電極に
電気的に接続された、第2導電型の第4の半導体層と、 前記第1の半導体層の上面内において、前記第3の半導
体層から前記第2の半導体層の近傍まで形成され、前記
第3の半導体層と比較して高抵抗である、第2導電型の
第5の半導体層と、 前記第1の電極の近傍の前記第2の電極に近い方に形成
され、前記第1、第2、第4及び第5の半導体層の上方
においてこれらと電気的に絶縁されつつ対峙する制御電
極と、 を更に備える請求項1記載の誘電体分離半導体装置。 - 【請求項8】 電極体と、 前記電極体上に形成され、第1の厚さ及び第1の誘電率
を有する第1の領域と、第2の厚さ及び第2の誘電率を
有する第2の領域と、を含む誘電体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第3の半導体層の上面内に選択的に形成された、第
1導電型の第4の半導体層と、 前記第2の半導体層の上面内に選択的に形成された、第
2導電型の第5の半導体層と、 前記第5の半導体層に電気的に接続された第1の電極
と、 前記第3及び第4の半導体層に電気的に接続された第2
の電極と、 前記第2の電極の近傍の前記第1の電極に近い方に形成
され、前記第1、第3及び第4の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 を備え、 前記第1の厚さを前記第1の誘電率で除した値が、前記
第2の厚さを前記第2の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項9】 前記第1の電極は、前記第2の半導体層
にも電気的に接続される、請求項8記載の誘電体分離半
導体装置。 - 【請求項10】 前記第3の半導体層の上面内におい
て、前記第4の半導体層の近傍で前記第1の電極に近い
方に形成された、第1導電型の第6の半導体層と、 前記制御電極の近傍の前記第1の電極に近い方に形成さ
れ、前記第1、第3及び第6の半導体層の上方において
これらと電気的に絶縁されつつ対峙する、他の制御電極
と、 を更に備える請求項8記載の誘電体分離半導体装置。 - 【請求項11】 電極体と、 前記電極体上に形成され、第1の厚さ及び第1の誘電率
を有する第1の領域と、第2の厚さ及び第2の誘電率を
有する第2の領域と、を含む誘電体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第2の半導体層の上面内に選択的に形成された、第
2導電型の第4の半導体層と、 前記第1の半導体層の上面内において、前記第3の半導
体層から前記第2の半導体層の近傍まで形成され、前記
第3の半導体層と比較して高抵抗である、第2導電型の
第5の半導体層と、 前記第3の半導体層の上面内において選択的に形成され
た、第1導電型の第6の半導体層と、 前記第2及び第4の半導体層に電気的に接続された第1
の電極と、 前記第6の半導体層に電気的に接続された第2の電極
と、 前記第1の電極の近傍の前記第2の電極に近い方に形成
され、前記第1、第2、第4及び第5の半導体層の上方
においてこれらと電気的に絶縁されつつ対峙する制御電
極と、 を備え、 前記第1の厚さを前記第1の誘電率で除した値が、前記
第2の厚さを前記第2の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項12】 電極体と、 前記電極体上に形成され、第1の厚さ及び第1の誘電率
を有する第1の領域と、第2の厚さ及び第2の誘電率を
有する第2の領域と、を含む誘電体層と、 前記誘電体層上に形成された第1導電型で比較的高抵抗
の第1の半導体層と、 前記第1の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第1導電型で比較的低抵抗の第2
の半導体層と、 前記第2の領域の上方で、前記第1の半導体層の上面内
に選択的に形成された第2導電型の第3の半導体層と、 前記第2の半導体層の上面内に選択的に形成された、第
2導電型の第4の半導体層と、 前記第1の半導体層の上面内において、前記第3の半導
体層の近傍で前記第1の電極に近い方に形成された、第
2導電型の第5の半導体層と、 前記第5の半導体層の上面内に選択的に形成された第1
導電型の第6の半導体層と、 前記第1、第3、第5及び第6の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 前記第4の半導体層に電気的に接続された第1の電極
と、 前記第3の半導体層に電気的に接続された第2の電極
と、 前記第6の半導体層に電気的に接続された第3の電極
と、 を備え、 前記第1の厚さを前記第1の誘電率で除した値が、前記
第2の厚さを前記第2の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項13】 (a)それぞれが第1及び第2の主面
を有する、第1の基板及び第1導電型で比較的高抵抗の
第2の基板を準備する工程と、 (b)比較的厚い第1の領域と、前記第1の領域を囲む
比較的薄い第2の領域と、を有する第1の誘電体層を、
前記第1の基板の前記第1の主面上に形成する工程と、 (c)前記第2の基板の前記第1の主面上に、第2の誘
電体層を形成する工程と、 (d)前記第1及び第2の基板の前記第1の主面同士を
前記第1及び第2の誘電体層を介して貼り合わせる工程
と、 (e)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第2の基板の前記
第2の主面の側から形成する工程と、 (f)前記第1及び第2の半導体層にそれぞれ電気的に
接続される第1及び第2の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項14】 (a)それぞれが第1及び第2の主面
を有する、第1の基板及び第1導電型で比較的高抵抗の
第2の基板を準備する工程と、 (b)第1の誘電体層を、前記第1の基板の前記第1の
主面上に形成する工程と、 (c)比較的誘電率の低い第1の領域と、前記第1の領
域を囲む比較的誘電率の高い第2の領域と、を有する第
2の誘電体層を、前記第2の基板の前記第1の主面上に
形成する工程と、 (d)前記第1及び第2の基板の前記第1の主面同士を
前記第1及び第2の誘電体層を介して貼り合わせる工程
と、 (e)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第2の基板の前記
第2の主面の側から形成する工程と、 (f)前記第1及び第2の半導体層にそれぞれ電気的に
接続される第1及び第2の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項15】 (a)第1及び第2の主面を有し、前
記第1の主面において比較的薄い第1の領域と、前記第
1の領域を囲む比較的厚い第2の領域と、を含む第1の
基板を準備する工程と、 (b)第1導電型で比較的高抵抗であり、第1及び第2
の主面を有する第2の基板を準備する工程と、 (c)前記第1の領域において凹部を構成する、比較的
誘電率の高い第1の誘電体層を、前記第1の基板の前記
第1の主面上に形成する工程と、 (d)前記凹部において、比較的誘電率の低い第3の誘
電体層を充填する工程と、 (e)比較的誘電率の高い第2の誘電体層を、前記第2
の基板の前記第1の主面上に形成する工程と、 (f)前記第1及び第2の基板の前記第1の主面同士を
前記第1乃至第3の誘電体層を介して貼り合わせる工程
と、 (g)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第2の基板の前記
第2の主面の側から形成する工程と、 (h)前記第1及び第2の半導体層にそれぞれ電気的に
接続される第1及び第2の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項16】 (a)それぞれが第1及び第2の主面
を有する、第1の基板及び第1導電型で比較的高抵抗の
第2の基板を準備する工程と、 (b)比較的厚い第1の領域と、前記第1の領域を囲む
比較的薄い第2の領域と、前記第2の領域の外側に比較
的厚い第3の領域と、を有する第1の誘電体層を、前記
第1の基板の前記第1の主面上に形成する工程と、 (c)前記第2の基板の前記第1の主面上に、第2の誘
電体層を形成する工程と、 (d)前記第1及び第2の基板の前記第1の主面同士を
前記第1及び第2の誘電体層を介して貼り合わせる工程
と、 (e)前記第2の基板並びに前記第1及び第2の誘電体
層を選択的に除去して、前記第3の領域において前記第
1の誘電体層を露呈させる工程と、 (f)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第3の領域におけ
る前記第1の誘電体層をパターニングの位置の基準とし
て、前記第2の基板の前記第2の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項17】 (a)それぞれが第1及び第2の主面
を有する、第1の基板及び第1導電型で比較的高抵抗の
第2の基板を準備する工程と、 (b)前記第1の基板の前記第1の主面上に、第1の誘
電体層を形成する工程と、 (c)比較的薄い第1の領域と、前記第1の領域を囲む
比較的厚い第2の領域と、前記第2の領域の外側に比較
的薄い第3の領域と、を有し、前記第1及び第3の領域
において凹部を構成する第2の誘電体層を、前記第2の
基板の前記第1の主面上に形成する工程と、 (d)前記第1及び第2の基板の前記第1の主面同士を
前記第1及び第2の誘電体層を介して貼り合わせる工程
と、 (e)前記第2の基板並びに前記第1及び第2の誘電体
層を選択的に除去して、前記第3の領域において前記第
1の誘電体層を露呈させる工程と、 (f)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第3の領域におけ
る前記第1の誘電体層をパターニングの位置の基準とし
て、前記第2の基板の前記第2の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項18】 (a)第1及び第2の主面を有し、前
記第1の主面において比較的薄い第1の領域と、前記第
1の領域を囲む比較的厚い第2の領域と、前記第2の領
域の外側に比較的薄い第3の領域と、を含む第1の基板
を準備する工程と、 (b)第1導電型で比較的高抵抗であり、第1及び第2
の主面を有する第2の基板を準備する工程と、 (c)前記第1及び第3の領域において凹部を構成する
第1の誘電体層を、前記第1の基板の前記第1の主面上
に形成する工程と、 (d)前記第2の基板の前記第1の主面上に、第2の誘
電体層を形成する工程と、 (e)前記第1及び第2の基板の前記第1の主面同士を
前記第1及び第2の誘電体層を介して貼り合わせる工程
と、 (f)前記第2の基板並びに前記第1及び第2の誘電体
層を選択的に除去して、前記第3の領域において前記第
1の誘電体層を露呈させる工程と、 (g)前記第2の基板の前記第2の主面内において前記
第1の領域に対峙する第1導電型の比較的低抵抗の第1
の半導体層を、また前記第2の領域に対峙する第2導電
型の第2の半導体層を、いずれも前記第3の領域におけ
る前記第1の誘電体層をパターニングの位置の基準とし
て、前記第2の基板の前記第2の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。
Priority Applications (4)
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---|---|---|---|
JP4313257A JP2739018B2 (ja) | 1992-10-21 | 1992-11-24 | 誘電体分離半導体装置及びその製造方法 |
DE4326846A DE4326846C2 (de) | 1992-10-21 | 1993-08-10 | Halbleitervorrichtung mit einer Isolierung durch ein dielektrisches Element und Herstellungsverfahren dafür |
US08/371,487 US5485030A (en) | 1992-10-21 | 1995-01-11 | Dielectric element isolated semiconductor device and a method of manufacturing the same |
US08/531,750 US5561077A (en) | 1992-10-21 | 1995-09-21 | Dielectric element isolated semiconductor device and a method of manufacturing the same |
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JP28277292 | 1992-10-21 | ||
JP4313257A JP2739018B2 (ja) | 1992-10-21 | 1992-11-24 | 誘電体分離半導体装置及びその製造方法 |
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ID=26554764
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