JPH06188438A - 誘電体分離半導体装置及びその製造方法 - Google Patents
誘電体分離半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【目的】 高耐圧の半導体装置及びその製造方法を得
る。 【構成】 誘電体層３は半導体基板１とｎ- 型半導体層
２を誘電体分離している。ｎ- 型半導体層２の上面にｎ
- 型半導体層２より低抵抗のｎ+ 型半導体領域４が、ま
たｎ+ 型半導体領域４を取り囲むようにｐ+ 型半導体領
域５が形成されている。誘電体層３は、比較的厚い第１
の領域３ａと、比較的薄い第２の領域３ｂとに区分され
る。ｎ+ 型半導体領域４は、第１の領域３ａの上方にお
いて、第１の領域３ａより狭い範囲で形成されている。 【効果】 第１の半導体層の直下の誘電体層を厚くする
とともに、他の部分の誘電体層の厚さを制限することに
よって、ＲＥＳＵＲＦ効果を低減せず、さらに高耐圧を
得る事が可能となる。
る。 【構成】 誘電体層３は半導体基板１とｎ- 型半導体層
２を誘電体分離している。ｎ- 型半導体層２の上面にｎ
- 型半導体層２より低抵抗のｎ+ 型半導体領域４が、ま
たｎ+ 型半導体領域４を取り囲むようにｐ+ 型半導体領
域５が形成されている。誘電体層３は、比較的厚い第１
の領域３ａと、比較的薄い第２の領域３ｂとに区分され
る。ｎ+ 型半導体領域４は、第１の領域３ａの上方にお
いて、第１の領域３ａより狭い範囲で形成されている。 【効果】 第１の半導体層の直下の誘電体層を厚くする
とともに、他の部分の誘電体層の厚さを制限することに
よって、ＲＥＳＵＲＦ効果を低減せず、さらに高耐圧を
得る事が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は高耐圧を保持する半導
体装置に関し、特に誘電体層分離半導体装置に関するも
のである。
体装置に関し、特に誘電体層分離半導体装置に関するも
のである。
【０００２】
【従来の技術】図５２は従来の誘電体分離半導体装置２
００を示す断面斜視図であり、図５３は誘電体分離半導
体装置２００を示す断面図である。半導体基板１の上面
及び下面にはそれぞれ誘電体層３及び裏面電極８が設け
られている。誘電体層３の上面にはｎ- 型半導体層２が
設けられており、誘電体層３は半導体基板１とｎ- 型半
導体層２を誘電体分離している。絶縁膜９はｎ- 型半導
体層２を所定の範囲で区画している。
００を示す断面斜視図であり、図５３は誘電体分離半導
体装置２００を示す断面図である。半導体基板１の上面
及び下面にはそれぞれ誘電体層３及び裏面電極８が設け
られている。誘電体層３の上面にはｎ- 型半導体層２が
設けられており、誘電体層３は半導体基板１とｎ- 型半
導体層２を誘電体分離している。絶縁膜９はｎ- 型半導
体層２を所定の範囲で区画している。
【０００３】この区画された所定の範囲において、ｎ-
型半導体層２の上面にｎ- 型半導体層２より低抵抗のｎ
+ 型半導体領域４が、またｎ+ 型半導体領域４を取り囲
むようにｐ+ 型半導体領域５が、それぞれ形成されてい
る。ｎ+ 型半導体領域４及びｐ+ 型半導体領域５にはそ
れぞれカソード電極６及びアノード電極７が接続されて
いる。カソード電極６及びアノード電極７は、絶縁膜１
１によって互いに絶縁されている。
型半導体層２の上面にｎ- 型半導体層２より低抵抗のｎ
+ 型半導体領域４が、またｎ+ 型半導体領域４を取り囲
むようにｐ+ 型半導体領域５が、それぞれ形成されてい
る。ｎ+ 型半導体領域４及びｐ+ 型半導体領域５にはそ
れぞれカソード電極６及びアノード電極７が接続されて
いる。カソード電極６及びアノード電極７は、絶縁膜１
１によって互いに絶縁されている。
【０００４】図５４は従来の誘電体層分離半導体装置２
００の動作を示す断面図である。アノード電極７及び裏
面電極８をいずれも０Ｖにし、カソード電極６に正の電
圧を漸次増加させると、ｎ- 型半導体層２とｐ+ 型半導
体領域５の間のｐｎ接合から空乏層４１ａが伸びる。こ
の時、半導体基板１は誘電体層３を介してフィールドプ
レートとして働くので、空乏層４１ａに加えてｎ- 型半
導体層２と誘電体層３との境界面からｎ- 型半導体層２
の上面に向かう方向に空乏層４１ｂが伸びる。
００の動作を示す断面図である。アノード電極７及び裏
面電極８をいずれも０Ｖにし、カソード電極６に正の電
圧を漸次増加させると、ｎ- 型半導体層２とｐ+ 型半導
体領域５の間のｐｎ接合から空乏層４１ａが伸びる。こ
の時、半導体基板１は誘電体層３を介してフィールドプ
レートとして働くので、空乏層４１ａに加えてｎ- 型半
導体層２と誘電体層３との境界面からｎ- 型半導体層２
の上面に向かう方向に空乏層４１ｂが伸びる。
【０００５】この空乏層４１ｂが伸びることによって、
空乏層４１ａが伸び易くなり、ｎ-型半導体層２とｐ型
半導体領域５との間のｐｎ接合での電界は緩和される。
この効果は一般にＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ ｓｕ
ｒｆａｃｅ ｆｉｅｌｄ）効果と言われている。
空乏層４１ａが伸び易くなり、ｎ-型半導体層２とｐ型
半導体領域５との間のｐｎ接合での電界は緩和される。
この効果は一般にＲＥＳＵＲＦ（ｒｅｄｕｃｅｄ ｓｕ
ｒｆａｃｅ ｆｉｅｌｄ）効果と言われている。
【０００６】ｐ+ 型半導体領域５から充分離れた位置に
おける、即ち図５４のＧＧ断面における、厚さ方向に対
して垂直下向きの電界強度の厚さ方向に対する依存性を
図５５に示す。空乏層４１ｂの厚さ（伸び）をｘ、誘電
体層３の厚さをｔ0 とし、ｎ- 型半導体層２の上面を横
軸の原点に対応させている。
おける、即ち図５４のＧＧ断面における、厚さ方向に対
して垂直下向きの電界強度の厚さ方向に対する依存性を
図５５に示す。空乏層４１ｂの厚さ（伸び）をｘ、誘電
体層３の厚さをｔ0 とし、ｎ- 型半導体層２の上面を横
軸の原点に対応させている。
【０００７】ＧＧ断面における全電圧降下Ｖは数１で示
される。
される。
【０００８】
【数１】
【０００９】数１より、全電圧降下が等しい場合、誘電
体層３の厚さｔ0 を厚くすると、空乏層４１ｂの伸びｘ
が短くなる事がわかる。これはＲＥＳＵＲＦ効果が弱く
なることを意味する。
体層３の厚さｔ0 を厚くすると、空乏層４１ｂの伸びｘ
が短くなる事がわかる。これはＲＥＳＵＲＦ効果が弱く
なることを意味する。
【００１０】一方、ｎ- 型半導体層２とｐ+ 型半導体領
域５との間のｐｎ接合での電界集中、及びｎ- 型半導体
層２とｎ+ 型半導体領域４との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
２００の耐圧は、最終的にはｎ+ 型半導体領域４の直下
における、ｎ- 型半導体層２と誘電体層３の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置２００を構成する
には、ｐ+ 型半導体領域５とｎ+ 型半導体領域４との距
離Ｌを十分長くとり、ｎ- 型半導体層２の厚さｄとその
不純物濃度Ｎを最適化すればよい。
域５との間のｐｎ接合での電界集中、及びｎ- 型半導体
層２とｎ+ 型半導体領域４との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
２００の耐圧は、最終的にはｎ+ 型半導体領域４の直下
における、ｎ- 型半導体層２と誘電体層３の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置２００を構成する
には、ｐ+ 型半導体領域５とｎ+ 型半導体領域４との距
離Ｌを十分長くとり、ｎ- 型半導体層２の厚さｄとその
不純物濃度Ｎを最適化すればよい。
【００１１】図５６は、上記条件下における半導体装置
２００の動作を示す断面図である。上記条件は、ｎ- 型
半導体層２と誘電体層３の界面からｎ- 型半導体層２の
表面にまで空乏化した時に、ｎ- 型半導体層２と誘電体
層３の界面での電界集中が丁度アバランシェ条件を満た
す状態を意味する事が一般的に知られている。図５６で
は空乏層４１がｎ+ 型半導体領域４に達し、ｎ- 型半導
体層２の全体が空乏化していることが示されている。
２００の動作を示す断面図である。上記条件は、ｎ- 型
半導体層２と誘電体層３の界面からｎ- 型半導体層２の
表面にまで空乏化した時に、ｎ- 型半導体層２と誘電体
層３の界面での電界集中が丁度アバランシェ条件を満た
す状態を意味する事が一般的に知られている。図５６で
は空乏層４１がｎ+ 型半導体領域４に達し、ｎ- 型半導
体層２の全体が空乏化していることが示されている。
【００１２】このような条件での耐圧Ｖは数２で示され
る。
る。
【００１３】
【数２】
【００１４】ｎ+ 型半導体領域４直下における、即ち図
５６のＨＨ断面における、厚さ方向に対して垂直下向き
の電界強度の厚さ方向に対する依存性を図５７に示す。
ｎ-型半導体層２と誘電体層３との境界（原点から電極
８側へ距離ｄの位置）における電界強度が、臨界電界Ｅ
crに達している。
５６のＨＨ断面における、厚さ方向に対して垂直下向き
の電界強度の厚さ方向に対する依存性を図５７に示す。
ｎ-型半導体層２と誘電体層３との境界（原点から電極
８側へ距離ｄの位置）における電界強度が、臨界電界Ｅ
crに達している。
【００１５】ｎ- 型半導体層２をシリコンで、誘電体層
３をシリコン酸化膜で、それぞれ形成したとして、半導
体装置２００の耐圧を計算してみる。一般的な値として
ｄ＝４×１０-4，ｔ0 ＝２×１０-4を採用する。また臨
界電界Ｅcrはｎ- 型半導体層２の厚さｄに影響される
が、この場合はおおよそＥcr＝４×１０5 である。これ
と、ε2 ＝１１．７、ε3 ＝３．９を代入すると、耐圧
Ｖは数３で示される。
３をシリコン酸化膜で、それぞれ形成したとして、半導
体装置２００の耐圧を計算してみる。一般的な値として
ｄ＝４×１０-4，ｔ0 ＝２×１０-4を採用する。また臨
界電界Ｅcrはｎ- 型半導体層２の厚さｄに影響される
が、この場合はおおよそＥcr＝４×１０5 である。これ
と、ε2 ＝１１．７、ε3 ＝３．９を代入すると、耐圧
Ｖは数３で示される。
【００１６】
【数３】
【００１７】よってｎ- 型半導体層２の厚さｄが１μｍ
増加すると、数４で示される電圧上昇ΔＶが得られる。
増加すると、数４で示される電圧上昇ΔＶが得られる。
【００１８】
【数４】
【００１９】また誘電体層３の厚さｔ0 が１μｍ増加す
ると、数５で示される電圧上昇ΔＶが得られる。
ると、数５で示される電圧上昇ΔＶが得られる。
【００２０】
【数５】
【００２１】この結果から、ｎ- 型半導体層２よりも誘
電体層３を厚くする事による耐圧上昇のほうが大きく、
耐圧を上昇させるには誘電体層３を厚くするのが効果的
である事がわかる。しかもｎ- 型半導体層２を厚くする
と絶縁膜９の形成が難しくなって望ましくない。
電体層３を厚くする事による耐圧上昇のほうが大きく、
耐圧を上昇させるには誘電体層３を厚くするのが効果的
である事がわかる。しかもｎ- 型半導体層２を厚くする
と絶縁膜９の形成が難しくなって望ましくない。
【００２２】しかし、誘電体層３の厚さｔ0 を増大させ
ると、既述のように空乏層４１ｂの伸びｘが小さくな
り、ＲＥＳＵＲＦ効果が低減する。即ち、ｐ+ 型半導体
領域５とｎ- 半導体領域２の間のｐｎ接合での電界集中
が増大し、このｐｎ接合でのアバランシェ破壊によって
耐圧が制限されることになる。
ると、既述のように空乏層４１ｂの伸びｘが小さくな
り、ＲＥＳＵＲＦ効果が低減する。即ち、ｐ+ 型半導体
領域５とｎ- 半導体領域２の間のｐｎ接合での電界集中
が増大し、このｐｎ接合でのアバランシェ破壊によって
耐圧が制限されることになる。
【００２３】
【発明が解決しようとする課題】従来の半導体装置はこ
のように形成されているので、誘電体層３の厚さとｎ−
半導体層２の厚さによって、半導体装置の耐圧が制限さ
れるという問題点があった。
のように形成されているので、誘電体層３の厚さとｎ−
半導体層２の厚さによって、半導体装置の耐圧が制限さ
れるという問題点があった。
【００２４】この発明は上記のような問題点を解消する
ためになされたもので、誘電体層の厚さと第１の半導体
層の厚さによって半導体装置の耐圧が制限される事を防
ぎ、更に高耐圧が得られる誘電体分離半導体装置を得る
事を目的とする。また、誘電体分離半導体装置の製造に
適した製造方法を提供することを目的とする。
ためになされたもので、誘電体層の厚さと第１の半導体
層の厚さによって半導体装置の耐圧が制限される事を防
ぎ、更に高耐圧が得られる誘電体分離半導体装置を得る
事を目的とする。また、誘電体分離半導体装置の製造に
適した製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】この発明にかかる誘電体
分離半導体装置は、基本的には次の構成を備える。即
ち、電極体と、電極体上に形成され、第１の厚さ及び第
１の誘電率を有する第１の領域と、第２の厚さ及び第２
の誘電率を有する第２の領域と、を含む誘電体層と、誘
電体層上に形成された第１導電型で比較的高抵抗の第１
の半導体層と、第１の領域の上方で、第１の半導体層の
上面内に選択的に形成された第１導電型で比較的低抵抗
の第２の半導体層と、第２の領域の上方で、第１の半導
体層の上面内に選択的に形成された第２導電型の第３の
半導体層と、第２の半導体層に電気的に接続された第１
の電極と、第３の半導体層に電気的に接続された第２の
電極と、を備える。そして、第１の厚さを第１の誘電率
で除した値は、第２の厚さを第２の誘電率で除した値よ
りも大きい。
分離半導体装置は、基本的には次の構成を備える。即
ち、電極体と、電極体上に形成され、第１の厚さ及び第
１の誘電率を有する第１の領域と、第２の厚さ及び第２
の誘電率を有する第２の領域と、を含む誘電体層と、誘
電体層上に形成された第１導電型で比較的高抵抗の第１
の半導体層と、第１の領域の上方で、第１の半導体層の
上面内に選択的に形成された第１導電型で比較的低抵抗
の第２の半導体層と、第２の領域の上方で、第１の半導
体層の上面内に選択的に形成された第２導電型の第３の
半導体層と、第２の半導体層に電気的に接続された第１
の電極と、第３の半導体層に電気的に接続された第２の
電極と、を備える。そして、第１の厚さを第１の誘電率
で除した値は、第２の厚さを第２の誘電率で除した値よ
りも大きい。
【００２６】このような構成を備えた誘電体分離半導体
装置の第１の態様では、誘電体層は、比較的厚い第１の
領域と、比較的薄い第２の領域と、を有する。
装置の第１の態様では、誘電体層は、比較的厚い第１の
領域と、比較的薄い第２の領域と、を有する。
【００２７】また第２の態様では、誘電体層は、比較的
低い誘電率の第１の領域と、比較的高い誘電率の第２の
領域と、を有する。
低い誘電率の第１の領域と、比較的高い誘電率の第２の
領域と、を有する。
【００２８】また第３の態様では、誘電体層は、比較的
低い誘電率の第１の領域と、比較的高い誘電率の第２の
領域と、を有し、第２の領域において比較的薄く、第１
の領域において比較的厚い。
低い誘電率の第１の領域と、比較的高い誘電率の第２の
領域と、を有し、第２の領域において比較的薄く、第１
の領域において比較的厚い。
【００２９】基本的な構成に基づき、以下の変形が得ら
れる。
れる。
【００３０】第１の変形として、望ましくは、第３の半
導体層の上面内に選択的に形成され、第３の半導体層と
共に第２の電極に電気的に接続された、第１導電型の第
４の半導体層と、第２の電極の近傍の第１の電極に近い
方に形成され、第１、第３及び第４の半導体層の上方に
おいてこれらと電気的に絶縁されつつ対峙する制御電極
と、を更に備える。
導体層の上面内に選択的に形成され、第３の半導体層と
共に第２の電極に電気的に接続された、第１導電型の第
４の半導体層と、第２の電極の近傍の第１の電極に近い
方に形成され、第１、第３及び第４の半導体層の上方に
おいてこれらと電気的に絶縁されつつ対峙する制御電極
と、を更に備える。
【００３１】第２の変形として、望ましくは、第３の半
導体層の上面内に選択的に形成された、第１導電型の第
４の半導体層と、第２の電極の近傍の第１の電極に近い
方に形成され、第４の半導体層に電気的に接続された第
３の電極と、を更に備える。
導体層の上面内に選択的に形成された、第１導電型の第
４の半導体層と、第２の電極の近傍の第１の電極に近い
方に形成され、第４の半導体層に電気的に接続された第
３の電極と、を更に備える。
【００３２】第３の変形として、望ましくは、第２の半
導体層の上面内に選択的に形成され、第２の半導体層と
共に第１の電極に電気的に接続された、第２導電型の第
４の半導体層と、第１の半導体層の上面内において、第
３の半導体層から第２の半導体層の近傍まで形成され、
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、第１の電極の近傍の第２の電極に近
い方に形成され、第１、第２、第４及び第５の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙する
制御電極と、を更に備える。
導体層の上面内に選択的に形成され、第２の半導体層と
共に第１の電極に電気的に接続された、第２導電型の第
４の半導体層と、第１の半導体層の上面内において、第
３の半導体層から第２の半導体層の近傍まで形成され、
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、第１の電極の近傍の第２の電極に近
い方に形成され、第１、第２、第４及び第５の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙する
制御電極と、を更に備える。
【００３３】第４の変形として、望ましくは、第３の半
導体層の上面内に選択的に形成され、第３の半導体層と
共に第２の電極に電気的に接続された、第１導電型の第
４の半導体層と、第２の半導体層の上面内に選択的に形
成された、第２導電型の第５の半導体層と、第２の電極
の近傍の第１の電極に近い方に形成され、第１、第３及
び第４の半導体層の上方においてこれらと電気的に絶縁
されつつ対峙する制御電極と、を更に備える。そして第
１の電極は第２の半導体層の代わりに第５の半導体層と
電気的に接続される。
導体層の上面内に選択的に形成され、第３の半導体層と
共に第２の電極に電気的に接続された、第１導電型の第
４の半導体層と、第２の半導体層の上面内に選択的に形
成された、第２導電型の第５の半導体層と、第２の電極
の近傍の第１の電極に近い方に形成され、第１、第３及
び第４の半導体層の上方においてこれらと電気的に絶縁
されつつ対峙する制御電極と、を更に備える。そして第
１の電極は第２の半導体層の代わりに第５の半導体層と
電気的に接続される。
【００３４】第５の変形として、望ましくは、第４の変
形において第１の電極が第５の半導体層と共に第２の半
導体層と接続される。
形において第１の電極が第５の半導体層と共に第２の半
導体層と接続される。
【００３５】第６の変形として、望ましくは第４の変形
において、第３の半導体層の上面内において、第４の半
導体層の近傍で第１の電極に近い方に形成された、第１
導電型の第６の半導体層と、制御電極の近傍の第１の電
極に近い方に形成され、第１、第３及び第６の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙す
る、他の制御電極と、を更に備える。
において、第３の半導体層の上面内において、第４の半
導体層の近傍で第１の電極に近い方に形成された、第１
導電型の第６の半導体層と、制御電極の近傍の第１の電
極に近い方に形成され、第１、第３及び第６の半導体層
の上方においてこれらと電気的に絶縁されつつ対峙す
る、他の制御電極と、を更に備える。
【００３６】第７の変形として、望ましくは、第２の半
導体層の上面内に選択的に形成された、第２導電型の第
４の半導体層と、第１の半導体層の上面内において、第
３の半導体層から第２の半導体層の近傍まで形成され、
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、第３の半導体層の上面内において選
択的に形成された、第１導電型の第６の半導体層と、第
１の電極の近傍の第２の電極に近い方に形成され、第
１、第２、第４及び第５の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する制御電極と、を更に
備える。そして第１の電極は、第２の半導体層のみなら
ず、第４の半導体層にも電気的に接続される。また、第
２の電極は第３の半導体層の代わりに第６の半導体層と
電気的に接続される。
導体層の上面内に選択的に形成された、第２導電型の第
４の半導体層と、第１の半導体層の上面内において、第
３の半導体層から第２の半導体層の近傍まで形成され、
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、第３の半導体層の上面内において選
択的に形成された、第１導電型の第６の半導体層と、第
１の電極の近傍の第２の電極に近い方に形成され、第
１、第２、第４及び第５の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する制御電極と、を更に
備える。そして第１の電極は、第２の半導体層のみなら
ず、第４の半導体層にも電気的に接続される。また、第
２の電極は第３の半導体層の代わりに第６の半導体層と
電気的に接続される。
【００３７】第８の変形として、望ましくは、第４の変
形において備えられた第１導電型の第４の半導体層を備
えない。その代わりに第２の半導体層の上面内に選択的
に形成された、第２導電型の第４の半導体層を備える。
また、第４の変形において備えられた第２導電型の第５
の半導体層を備えない。その代わりに第１の半導体層の
上面内において、第３の半導体層の近傍で第１の電極に
近い方に形成された、第２導電型の第５の半導体層を備
える。そして、第５の半導体層の上面内に選択的に形成
された第１導電型の第６の半導体層と、これに電気的に
接続される第３の電極を更に備える。制御電極は、第
１、第３、第５及び第６の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する。第１の電極は第４
の半導体層と電気的に接続され、第２の電極は第３の半
導体層に電気的に接続される。
形において備えられた第１導電型の第４の半導体層を備
えない。その代わりに第２の半導体層の上面内に選択的
に形成された、第２導電型の第４の半導体層を備える。
また、第４の変形において備えられた第２導電型の第５
の半導体層を備えない。その代わりに第１の半導体層の
上面内において、第３の半導体層の近傍で第１の電極に
近い方に形成された、第２導電型の第５の半導体層を備
える。そして、第５の半導体層の上面内に選択的に形成
された第１導電型の第６の半導体層と、これに電気的に
接続される第３の電極を更に備える。制御電極は、第
１、第３、第５及び第６の半導体層の上方においてこれ
らと電気的に絶縁されつつ対峙する。第１の電極は第４
の半導体層と電気的に接続され、第２の電極は第３の半
導体層に電気的に接続される。
【００３８】この発明にかかる誘電体分離半導体装置の
製造方法の第１の態様は、誘電体分離半導体装置の第１
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）比較的厚
い第１の領域と、第１の領域を囲む比較的薄い第２の領
域と、を有する第１の誘電体層を、第１の基板の第１の
主面上に形成する工程と、（ｃ）第２の基板の第１の主
面上に、第２の誘電体層を形成する工程と、（ｄ）第１
及び第２の基板の第１の主面同士を第１及び第２の誘電
体層を介して貼り合わせる工程と、（ｅ）第２の基板の
第２の主面内において第１の領域に対峙する第１導電型
の比較的低抵抗の第１の半導体層を、また第２の領域に
対峙する第２導電型の第２の半導体層を、いずれも第２
の基板の第２の主面の側から形成する工程と、（ｆ）第
１及び第２の半導体層にそれぞれ電気的に接続される第
１及び第２の電極を形成する工程と、を備える。
製造方法の第１の態様は、誘電体分離半導体装置の第１
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）比較的厚
い第１の領域と、第１の領域を囲む比較的薄い第２の領
域と、を有する第１の誘電体層を、第１の基板の第１の
主面上に形成する工程と、（ｃ）第２の基板の第１の主
面上に、第２の誘電体層を形成する工程と、（ｄ）第１
及び第２の基板の第１の主面同士を第１及び第２の誘電
体層を介して貼り合わせる工程と、（ｅ）第２の基板の
第２の主面内において第１の領域に対峙する第１導電型
の比較的低抵抗の第１の半導体層を、また第２の領域に
対峙する第２導電型の第２の半導体層を、いずれも第２
の基板の第２の主面の側から形成する工程と、（ｆ）第
１及び第２の半導体層にそれぞれ電気的に接続される第
１及び第２の電極を形成する工程と、を備える。
【００３９】この発明にかかる誘電体分離半導体装置の
製造方法の第２の態様は、誘電体分離半導体装置の第２
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）第１の誘
電体層を、第１の基板の第１の主面上に形成する工程
と、（ｃ）比較的誘電率の低い第１の領域と、第１の領
域を囲む比較的誘電率の高い第２の領域と、を有する第
２の誘電体層を、第２の基板の第１の主面上に形成する
工程と、（ｄ）第１及び第２の基板の第１の主面同士を
第１及び第２の誘電体層を介して貼り合わせる工程と、
（ｅ）第２の基板の第２の主面内において第１の領域に
対峙する第１導電型の比較的低抵抗の第１の半導体層
を、また第２の領域に対峙する第２導電型の第２の半導
体層を、いずれも第２の基板の第２の主面の側から形成
する工程と、（ｆ）第１及び第２の半導体層にそれぞれ
電気的に接続される第１及び第２の電極を形成する工程
と、を備える。
製造方法の第２の態様は、誘電体分離半導体装置の第２
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）第１の誘
電体層を、第１の基板の第１の主面上に形成する工程
と、（ｃ）比較的誘電率の低い第１の領域と、第１の領
域を囲む比較的誘電率の高い第２の領域と、を有する第
２の誘電体層を、第２の基板の第１の主面上に形成する
工程と、（ｄ）第１及び第２の基板の第１の主面同士を
第１及び第２の誘電体層を介して貼り合わせる工程と、
（ｅ）第２の基板の第２の主面内において第１の領域に
対峙する第１導電型の比較的低抵抗の第１の半導体層
を、また第２の領域に対峙する第２導電型の第２の半導
体層を、いずれも第２の基板の第２の主面の側から形成
する工程と、（ｆ）第１及び第２の半導体層にそれぞれ
電気的に接続される第１及び第２の電極を形成する工程
と、を備える。
【００４０】この発明にかかる誘電体分離半導体装置の
製造方法の第３の態様は、誘電体分離半導体装置の第３
の態様に対応する。即ち、（ａ）第１及び第２の主面を
有し、前記第１の主面において比較的薄い第１の領域
と、第１の領域を囲む比較的厚い第２の領域と、を含む
第１の基板を準備する工程と、（ｂ）第１導電型で比較
的高抵抗であり、第１及び第２の主面を有する第２の基
板を準備する工程と、（ｃ）第１の領域において凹部を
構成する、比較的誘電率の高い第１の誘電体層を、第１
の基板の第１の主面上に形成する工程と、（ｄ）凹部に
おいて、比較的誘電率の低い第３の誘電体層を充填する
工程と、（ｅ）比較的誘電率の高い第２の誘電体層を、
第２の基板の第１の主面上に形成する工程と、（ｆ）第
１及び第２の基板の第１の主面同士を第１乃至第３の誘
電体層を介して貼り合わせる工程と、（ｇ）第２の基板
の第２の主面内において第１の領域に対峙する第１導電
型の比較的低抵抗の第１の半導体層を、また第２の領域
に対峙する第２導電型の第２の半導体層を、いずれも第
２の基板の第２の主面の側から形成する工程と、（ｈ）
第１及び第２の半導体層にそれぞれ電気的に接続される
第１及び第２の電極を形成する工程と、を備える。
製造方法の第３の態様は、誘電体分離半導体装置の第３
の態様に対応する。即ち、（ａ）第１及び第２の主面を
有し、前記第１の主面において比較的薄い第１の領域
と、第１の領域を囲む比較的厚い第２の領域と、を含む
第１の基板を準備する工程と、（ｂ）第１導電型で比較
的高抵抗であり、第１及び第２の主面を有する第２の基
板を準備する工程と、（ｃ）第１の領域において凹部を
構成する、比較的誘電率の高い第１の誘電体層を、第１
の基板の第１の主面上に形成する工程と、（ｄ）凹部に
おいて、比較的誘電率の低い第３の誘電体層を充填する
工程と、（ｅ）比較的誘電率の高い第２の誘電体層を、
第２の基板の第１の主面上に形成する工程と、（ｆ）第
１及び第２の基板の第１の主面同士を第１乃至第３の誘
電体層を介して貼り合わせる工程と、（ｇ）第２の基板
の第２の主面内において第１の領域に対峙する第１導電
型の比較的低抵抗の第１の半導体層を、また第２の領域
に対峙する第２導電型の第２の半導体層を、いずれも第
２の基板の第２の主面の側から形成する工程と、（ｈ）
第１及び第２の半導体層にそれぞれ電気的に接続される
第１及び第２の電極を形成する工程と、を備える。
【００４１】この発明にかかる誘電体分離半導体装置の
製造方法の第４の態様は、誘電体分離半導体装置の第１
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）比較的厚
い第１の領域と、第１の領域を囲む比較的薄い第２の領
域と、第２の領域の外側に比較的厚い第３の領域と、を
有する第１の誘電体層を、第１の基板の第１の主面上に
形成する工程と、（ｃ）第２の基板の第１の主面上に、
第２の誘電体層を形成する工程と、（ｄ）第１及び第２
の基板の第１の主面同士を第１及び第２の誘電体層を介
して貼り合わせる工程と、（ｅ）第２の基板並びに第１
及び第２の誘電体層を選択的に除去して、第３の領域に
おいて第１の誘電体層を露呈させる工程と、（ｆ）第２
の基板の第２の主面内において第１の領域に対峙する第
１導電型の比較的低抵抗の第１の半導体層を、また第２
の領域に対峙する第２導電型の第２の半導体層を、いず
れも第３の領域における第１の誘電体層をパターニング
の位置の基準として、第２の基板の第２の主面の側から
形成する工程と、を備える。
製造方法の第４の態様は、誘電体分離半導体装置の第１
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）比較的厚
い第１の領域と、第１の領域を囲む比較的薄い第２の領
域と、第２の領域の外側に比較的厚い第３の領域と、を
有する第１の誘電体層を、第１の基板の第１の主面上に
形成する工程と、（ｃ）第２の基板の第１の主面上に、
第２の誘電体層を形成する工程と、（ｄ）第１及び第２
の基板の第１の主面同士を第１及び第２の誘電体層を介
して貼り合わせる工程と、（ｅ）第２の基板並びに第１
及び第２の誘電体層を選択的に除去して、第３の領域に
おいて第１の誘電体層を露呈させる工程と、（ｆ）第２
の基板の第２の主面内において第１の領域に対峙する第
１導電型の比較的低抵抗の第１の半導体層を、また第２
の領域に対峙する第２導電型の第２の半導体層を、いず
れも第３の領域における第１の誘電体層をパターニング
の位置の基準として、第２の基板の第２の主面の側から
形成する工程と、を備える。
【００４２】この発明にかかる誘電体分離半導体装置の
製造方法の第５の態様は、誘電体分離半導体装置の第２
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）第１の基
板の第１の主面上に、第１の誘電体層を形成する工程
と、（ｃ）比較的薄い第１の領域と、第１の領域を囲む
比較的厚い第２の領域と、第２の領域の外側に比較的薄
い第３の領域と、を有し、第１及び第３の領域において
凹部を構成する第２の誘電体層を、第２の基板の第１の
主面上に形成する工程と、（ｄ）第１及び第２の基板の
第１の主面同士を第１及び第２の誘電体層を介して貼り
合わせる工程と、（ｅ）第２の基板並びに第１及び第２
の誘電体層を選択的に除去して、第３の領域において第
１の誘電体層を露呈させる工程と、（ｆ）第２の基板の
第２の主面内において第１の領域に対峙する第１導電型
の比較的低抵抗の第１の半導体層を、また第２の領域に
対峙する第２導電型の第２の半導体層を、いずれも第３
の領域における第１の誘電体層をパターニングの位置の
基準として、第２の基板の第２の主面の側から形成する
工程と、を備える。
製造方法の第５の態様は、誘電体分離半導体装置の第２
の態様に対応する。即ち、（ａ）それぞれが第１及び第
２の主面を有する、第１の基板及び第１導電型で比較的
高抵抗の第２の基板を準備する工程と、（ｂ）第１の基
板の第１の主面上に、第１の誘電体層を形成する工程
と、（ｃ）比較的薄い第１の領域と、第１の領域を囲む
比較的厚い第２の領域と、第２の領域の外側に比較的薄
い第３の領域と、を有し、第１及び第３の領域において
凹部を構成する第２の誘電体層を、第２の基板の第１の
主面上に形成する工程と、（ｄ）第１及び第２の基板の
第１の主面同士を第１及び第２の誘電体層を介して貼り
合わせる工程と、（ｅ）第２の基板並びに第１及び第２
の誘電体層を選択的に除去して、第３の領域において第
１の誘電体層を露呈させる工程と、（ｆ）第２の基板の
第２の主面内において第１の領域に対峙する第１導電型
の比較的低抵抗の第１の半導体層を、また第２の領域に
対峙する第２導電型の第２の半導体層を、いずれも第３
の領域における第１の誘電体層をパターニングの位置の
基準として、第２の基板の第２の主面の側から形成する
工程と、を備える。
【００４３】この発明にかかる誘電体分離半導体装置の
製造方法の第６の態様は、誘電体分離半導体装置の第３
の態様に対応する。即ち、（ａ）第１及び第２の主面を
有し、前記第１の主面において比較的薄い第１の領域
と、第１の領域を囲む比較的厚い第２の領域と、第２の
領域の外側に比較的薄い第３の領域と、を含む第１の基
板を準備する工程と、（ｂ）第１導電型で比較的高抵抗
であり、第１及び第２の主面を有する第２の基板を準備
する工程と、（ｃ）第１及び第３の領域において凹部を
構成する第１の誘電体層を、第１の基板の第１の主面上
に形成する工程と、（ｄ）第２の基板の第１の主面上
に、第２の誘電体層を形成する工程と、（ｅ）第１及び
第２の基板の第１の主面同士を第１及び第２の誘電体層
を介して貼り合わせる工程と、（ｆ）第２の基板並びに
第１及び第２の誘電体層を選択的に除去して、第３の領
域において第１の誘電体層を露呈させる工程と、（ｇ）
第２の基板の第２の主面内において第１の領域に対峙す
る第１導電型の比較的低抵抗の第１の半導体層を、また
第２の領域に対峙する第２導電型の第２の半導体層を、
いずれも第３の領域における第１の誘電体層をパターニ
ングの位置の基準として、第２の基板の第２の主面の側
から形成する工程と、を備える。
製造方法の第６の態様は、誘電体分離半導体装置の第３
の態様に対応する。即ち、（ａ）第１及び第２の主面を
有し、前記第１の主面において比較的薄い第１の領域
と、第１の領域を囲む比較的厚い第２の領域と、第２の
領域の外側に比較的薄い第３の領域と、を含む第１の基
板を準備する工程と、（ｂ）第１導電型で比較的高抵抗
であり、第１及び第２の主面を有する第２の基板を準備
する工程と、（ｃ）第１及び第３の領域において凹部を
構成する第１の誘電体層を、第１の基板の第１の主面上
に形成する工程と、（ｄ）第２の基板の第１の主面上
に、第２の誘電体層を形成する工程と、（ｅ）第１及び
第２の基板の第１の主面同士を第１及び第２の誘電体層
を介して貼り合わせる工程と、（ｆ）第２の基板並びに
第１及び第２の誘電体層を選択的に除去して、第３の領
域において第１の誘電体層を露呈させる工程と、（ｇ）
第２の基板の第２の主面内において第１の領域に対峙す
る第１導電型の比較的低抵抗の第１の半導体層を、また
第２の領域に対峙する第２導電型の第２の半導体層を、
いずれも第３の領域における第１の誘電体層をパターニ
ングの位置の基準として、第２の基板の第２の主面の側
から形成する工程と、を備える。
【００４４】
【作用】この発明にかかる誘電体分離半導体装置におけ
る誘電体層は、耐圧が決定されるべき第１の領域におい
ては大きな電圧降下を負担し、ＲＥＳＵＲＦ効果に影響
を与える第２の領域においては第１の半導体層と第３の
半導体層との間の電界集中を緩和する。
る誘電体層は、耐圧が決定されるべき第１の領域におい
ては大きな電圧降下を負担し、ＲＥＳＵＲＦ効果に影響
を与える第２の領域においては第１の半導体層と第３の
半導体層との間の電界集中を緩和する。
【００４５】この発明にかかる誘電体層分離半導体装置
における第３の領域は、第１の領域上に第１半導体層を
形成する際の、アライメントマークを提供する。
における第３の領域は、第１の領域上に第１半導体層を
形成する際の、アライメントマークを提供する。
【００４６】
【実施例】以下、第１乃至第３実施例においては、誘電
体分離半導体装置の実施例を示し、第４乃至第６実施例
においてはその製造方法の実施例を示す。更に第７乃至
第１４実施例においては、誘電体分離半導体装置の種々
の応用例を示す。
体分離半導体装置の実施例を示し、第４乃至第６実施例
においてはその製造方法の実施例を示す。更に第７乃至
第１４実施例においては、誘電体分離半導体装置の種々
の応用例を示す。
【００４７】＜誘電体分離半導体装置の実施例＞ 第１実施例．図１はこの発明の第１実施例である、誘電
体分離半導体装置１００の断面斜視図であり、図２は誘
電体分離半導体装置１００の断面図である。半導体基板
１の上面及び下面にはそれぞれ誘電体層３及び裏面電極
８が設けられている。誘電体層３の上面にはｎ− 型半
導体層２が設けられており、誘電体層３は半導体基板１
とｎ- 型半導体層２を誘電体分離している。絶縁膜９は
ｎ- 型半導体層２を所定の範囲で区画している。
体分離半導体装置１００の断面斜視図であり、図２は誘
電体分離半導体装置１００の断面図である。半導体基板
１の上面及び下面にはそれぞれ誘電体層３及び裏面電極
８が設けられている。誘電体層３の上面にはｎ− 型半
導体層２が設けられており、誘電体層３は半導体基板１
とｎ- 型半導体層２を誘電体分離している。絶縁膜９は
ｎ- 型半導体層２を所定の範囲で区画している。
【００４８】この区画された所定の範囲において、ｎ-
型半導体層２の上面にｎ- 型半導体層２より低抵抗のｎ
+ 型半導体領域４が、またｎ+ 型半導体領域４を取り囲
むようにｐ+ 型半導体領域５が形成されている。ｐ+ 型
半導体領域５は、ｎ- 型半導体層２の上面内に選択的に
形成されている。
型半導体層２の上面にｎ- 型半導体層２より低抵抗のｎ
+ 型半導体領域４が、またｎ+ 型半導体領域４を取り囲
むようにｐ+ 型半導体領域５が形成されている。ｐ+ 型
半導体領域５は、ｎ- 型半導体層２の上面内に選択的に
形成されている。
【００４９】ｎ+ 型半導体領域４及びｐ+ 型半導体領域
５にはそれぞれ電極６及び電極７が接続されている。電
極６及び電極７は、絶縁膜１１によって互いに絶縁され
ている。この実施例では電極６及び電極７はそれぞれカ
ソード電極及びアノード電極として機能するので、この
実施例では以下「カソード電極６」、「アノード電極
７」との表現を用いる。
５にはそれぞれ電極６及び電極７が接続されている。電
極６及び電極７は、絶縁膜１１によって互いに絶縁され
ている。この実施例では電極６及び電極７はそれぞれカ
ソード電極及びアノード電極として機能するので、この
実施例では以下「カソード電極６」、「アノード電極
７」との表現を用いる。
【００５０】誘電体層３は、比較的厚い第１の領域３ａ
と、比較的薄い第２の領域３ｂとに区分される。ｎ+ 型
半導体領域４は、第１の領域３ａの上方において、第１
の領域３ａより狭い範囲で形成されている。
と、比較的薄い第２の領域３ｂとに区分される。ｎ+ 型
半導体領域４は、第１の領域３ａの上方において、第１
の領域３ａより狭い範囲で形成されている。
【００５１】図３は誘電体分離半導体装置１００の動作
を示す断面図である。アノード電極７及び裏面電極８を
いずれも０Ｖにし、カソード電極６に正の電圧を与えて
これを漸次増加させると、ｎ- 型半導体層２とｐ+ 型半
導体領域５の間のｐｎ接合から空乏層４１ａが伸びる。
この時、半導体基板１は誘電体層３を介してフィールド
プレートとして働くので、空乏層４１ａに加えてｎ- 型
半導体層２と誘電体層３との境界面からｎ- 型半導体層
２の上面に向かう方向に空乏層４１ｂが伸びる。よって
ＲＥＳＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半
導体領域５との間のｐｎ接合での電界は緩和される。な
お、電界集中を避けるため、第１の領域３ａと第２の領
域３ｂとの境界における誘電体層３のエッジ３１は滑ら
かなことが望ましい。
を示す断面図である。アノード電極７及び裏面電極８を
いずれも０Ｖにし、カソード電極６に正の電圧を与えて
これを漸次増加させると、ｎ- 型半導体層２とｐ+ 型半
導体領域５の間のｐｎ接合から空乏層４１ａが伸びる。
この時、半導体基板１は誘電体層３を介してフィールド
プレートとして働くので、空乏層４１ａに加えてｎ- 型
半導体層２と誘電体層３との境界面からｎ- 型半導体層
２の上面に向かう方向に空乏層４１ｂが伸びる。よって
ＲＥＳＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半
導体領域５との間のｐｎ接合での電界は緩和される。な
お、電界集中を避けるため、第１の領域３ａと第２の領
域３ｂとの境界における誘電体層３のエッジ３１は滑ら
かなことが望ましい。
【００５２】ｐ+ 型半導体領域５から充分離れた位置に
おける、即ち図３のＡＡ断面における、厚さ方向に対し
て垂直下向きの電界強度の、厚さ方向に対する依存性を
図４に示す。空乏層４１ｂの厚さ（伸び）をｘ、誘電体
層３の厚さをｔ0 とし、ｎ-型半導体層２の上面を横軸
の原点に対応させている。
おける、即ち図３のＡＡ断面における、厚さ方向に対し
て垂直下向きの電界強度の、厚さ方向に対する依存性を
図４に示す。空乏層４１ｂの厚さ（伸び）をｘ、誘電体
層３の厚さをｔ0 とし、ｎ-型半導体層２の上面を横軸
の原点に対応させている。
【００５３】ＡＡ断面における全電圧降下Ｖは誘電体層
分離半導体装置２００と同様に、数１で表される。つま
り、全電圧降下が等しくても誘電体層３の厚さｔ0 を厚
くすると、空乏層４１ｂの伸びｘが短くなり、ＲＥＳＵ
ＲＦ効果が低減する。
分離半導体装置２００と同様に、数１で表される。つま
り、全電圧降下が等しくても誘電体層３の厚さｔ0 を厚
くすると、空乏層４１ｂの伸びｘが短くなり、ＲＥＳＵ
ＲＦ効果が低減する。
【００５４】一方、ｎ- 型半導体層２とｐ+ 型半導体領
域５との間のｐｎ接合での電界集中、及びｎ- 型半導体
層２とｎ+ 型半導体領域４との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
１００の耐圧は、最終的にはｎ+ 型半導体領域４の直下
における、ｎ- 型半導体層２と誘電体層３の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置１００を構成する
には、ｐ+ 型半導体領域５とｎ+ 型半導体領域４との距
離Ｌを十分長くとり、ｎ- 型半導体層２の厚さｄとその
不純物濃度Ｎを最適化すればよい。例えば距離Ｌは１０
０乃至３００μｍに設計される。
域５との間のｐｎ接合での電界集中、及びｎ- 型半導体
層２とｎ+ 型半導体領域４との界面での電界集中による
アバランシェ破壊が発生しない条件下では、半導体装置
１００の耐圧は、最終的にはｎ+ 型半導体領域４の直下
における、ｎ- 型半導体層２と誘電体層３の界面での電
界集中によるアバランシェ破壊で決定される。このよう
な条件が満足されるように半導体装置１００を構成する
には、ｐ+ 型半導体領域５とｎ+ 型半導体領域４との距
離Ｌを十分長くとり、ｎ- 型半導体層２の厚さｄとその
不純物濃度Ｎを最適化すればよい。例えば距離Ｌは１０
０乃至３００μｍに設計される。
【００５５】図５は、上記条件下における誘電体層分離
半導体装置１００の動作を示す断面図である。上記条件
は、ｎ- 型半導体層２と誘電体層３の界面からｎ- 型半
導体層２の表面にまで空乏化した時に、ｎ- 型半導体層
２と誘電体層３の界面での電界集中が丁度アバランシェ
条件を満たす状態を意味する事が一般的に知られてい
る。図５では空乏層４１がｎ+ 型半導体領域４に達し、
ｎ- 型半導体層２の全体が空乏化していることが示され
ている。
半導体装置１００の動作を示す断面図である。上記条件
は、ｎ- 型半導体層２と誘電体層３の界面からｎ- 型半
導体層２の表面にまで空乏化した時に、ｎ- 型半導体層
２と誘電体層３の界面での電界集中が丁度アバランシェ
条件を満たす状態を意味する事が一般的に知られてい
る。図５では空乏層４１がｎ+ 型半導体領域４に達し、
ｎ- 型半導体層２の全体が空乏化していることが示され
ている。
【００５６】このような条件での耐圧Ｖはｎ+ 型半導体
領域４直下における、即ち図５のＢＢ断面における、厚
さ方向の全電圧降下で示され、数６のようになる。但
し、ｎ+ 型半導体領域４の厚さは無視している。
領域４直下における、即ち図５のＢＢ断面における、厚
さ方向の全電圧降下で示され、数６のようになる。但
し、ｎ+ 型半導体領域４の厚さは無視している。
【００５７】
【数６】
【００５８】これは従来の誘電体層分離半導体装置２０
０に関する数２中のｔ0 を、ｔ1 で置き換えたものに等
しい。
０に関する数２中のｔ0 を、ｔ1 で置き換えたものに等
しい。
【００５９】またＢＢ断面における、厚さ方向に対して
垂直下向きの電界強度の、厚さ方向に対する依存性を図
６に示す。ｎ- 型半導体層２と誘電体層３との境界（原
点から電極８側へ距離ｄの位置）における電界強度が、
臨界電界Ｅcrに達している。
垂直下向きの電界強度の、厚さ方向に対する依存性を図
６に示す。ｎ- 型半導体層２と誘電体層３との境界（原
点から電極８側へ距離ｄの位置）における電界強度が、
臨界電界Ｅcrに達している。
【００６０】即ち、数１と数６からわかるように、第２
の領域３ｂにおいて誘電体層３の厚さｔ0 を比較的薄く
し、ＲＥＳＵＲＦ効果を損なうことがないようにする一
方、第１の領域３ａにおいて誘電体層３の厚さｔ1 を比
較的厚くし、電圧降下を稼いで耐圧を従来の場合よりも
向上させることができる。
の領域３ｂにおいて誘電体層３の厚さｔ0 を比較的薄く
し、ＲＥＳＵＲＦ効果を損なうことがないようにする一
方、第１の領域３ａにおいて誘電体層３の厚さｔ1 を比
較的厚くし、電圧降下を稼いで耐圧を従来の場合よりも
向上させることができる。
【００６１】図７は、第１の領域３ａにおいて誘電体層
３の厚さを増加させた場合に、耐圧がどのように上昇す
るかをシミュレーションによって示したグラフである。
第２の領域３ｂにおける誘電体層３の厚さｔ0 を４μｍ
に、その比誘電率ε3 を３．９（シリコン酸化膜に相
当）に固定している。また、ｎ- 型半導体層２の厚さｄ
を４μｍに、その比誘電率ε2 を１１．７（シリコンに
相当）に、固定している。また第１の領域３ａを半径４
０μｍの円として、ｎ+ 型半導体領域４を第１の領域３
ａの真上に半径１０μｍの円として、計算したものであ
る。第１の領域３ａにおける誘電体層３の厚さｔ1 が４
μｍの場合は、従来の誘電体分離半導体装置に対応す
る。
３の厚さを増加させた場合に、耐圧がどのように上昇す
るかをシミュレーションによって示したグラフである。
第２の領域３ｂにおける誘電体層３の厚さｔ0 を４μｍ
に、その比誘電率ε3 を３．９（シリコン酸化膜に相
当）に固定している。また、ｎ- 型半導体層２の厚さｄ
を４μｍに、その比誘電率ε2 を１１．７（シリコンに
相当）に、固定している。また第１の領域３ａを半径４
０μｍの円として、ｎ+ 型半導体領域４を第１の領域３
ａの真上に半径１０μｍの円として、計算したものであ
る。第１の領域３ａにおける誘電体層３の厚さｔ1 が４
μｍの場合は、従来の誘電体分離半導体装置に対応す
る。
【００６２】第１の領域３ａにおける誘電体層３の厚さ
ｔ1 が増大するにつれ、耐圧がほぼ直線的に増大するこ
とがわかり、第１実施例の効果を確認することができ
る。
ｔ1 が増大するにつれ、耐圧がほぼ直線的に増大するこ
とがわかり、第１実施例の効果を確認することができ
る。
【００６３】第２実施例．図８はこの発明の第２実施例
である、誘電体分離半導体装置１０１の断面斜視図であ
り、図９は誘電体分離半導体装置１０１の断面図であ
る。半導体基板１、ｎ- 型半導体層２、誘電体層３並び
にその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半導
体領域４、ｐ+ 型半導体領域５、電極６，７、裏面電極
８、絶縁膜９の位置関係は、第１実施例と同様である。
電極６及び電極７はそれぞれカソード電極及びアノード
電極として機能するので、この実施例でも以下「カソー
ド電極６」、「アノード電極７」との表現を用いる。
である、誘電体分離半導体装置１０１の断面斜視図であ
り、図９は誘電体分離半導体装置１０１の断面図であ
る。半導体基板１、ｎ- 型半導体層２、誘電体層３並び
にその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半導
体領域４、ｐ+ 型半導体領域５、電極６，７、裏面電極
８、絶縁膜９の位置関係は、第１実施例と同様である。
電極６及び電極７はそれぞれカソード電極及びアノード
電極として機能するので、この実施例でも以下「カソー
ド電極６」、「アノード電極７」との表現を用いる。
【００６４】但し、第１の領域３ａにおいて誘電体層３
は、誘電体帯３ｃと誘電体帯１０との積層構造を備えて
いる。ここでは、誘電体帯１０として空気もしくは真空
の空洞が与えられている。
は、誘電体帯３ｃと誘電体帯１０との積層構造を備えて
いる。ここでは、誘電体帯１０として空気もしくは真空
の空洞が与えられている。
【００６５】図１０は誘電体分離半導体装置１０１の動
作を示す断面図である。アノード電極７及び裏面電極８
をいずれも０Ｖにし、カソード電極６に正の電圧を与え
てこれを漸次増加させた場合、第１実施例と同様にＲＥ
ＳＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半導体
領域５との間のｐｎ接合での電界が緩和される。
作を示す断面図である。アノード電極７及び裏面電極８
をいずれも０Ｖにし、カソード電極６に正の電圧を与え
てこれを漸次増加させた場合、第１実施例と同様にＲＥ
ＳＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半導体
領域５との間のｐｎ接合での電界が緩和される。
【００６６】ｐ+ 型半導体領域５から充分離れた位置に
おける、即ち図１０のＣＣ断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図１１に示す。ＣＣ断面における全電圧降下Ｖは誘電
体分離半導体装置２００と同様に数１で表され、図１１
も図５５と同じものとなる。
おける、即ち図１０のＣＣ断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図１１に示す。ＣＣ断面における全電圧降下Ｖは誘電
体分離半導体装置２００と同様に数１で表され、図１１
も図５５と同じものとなる。
【００６７】第１実施例と同様に、ｐ+ 型半導体領域５
とｎ+ 型半導体領域４との距離Ｌを十分長くとり、ｎ-
型半導体層２の厚さｄと不純物濃度Ｎを最適化すること
によって、ｎ- 型半導体層２とｐ+ 型半導体領域５の間
のｐｎ接合での電界集中及び、ｎ- 型半導体層２とｎ+
型半導体領域４の界面での電界集中によるアバランシェ
破壊が発生せず、誘電体分離半導体装置１０１の耐圧
を、最終的にｎ+ 型半導体領域４の直下のｎ- 型半導体
層２と誘電体層３の界面での電界集中によるアバランシ
ェ破壊で決定するようにできる。
とｎ+ 型半導体領域４との距離Ｌを十分長くとり、ｎ-
型半導体層２の厚さｄと不純物濃度Ｎを最適化すること
によって、ｎ- 型半導体層２とｐ+ 型半導体領域５の間
のｐｎ接合での電界集中及び、ｎ- 型半導体層２とｎ+
型半導体領域４の界面での電界集中によるアバランシェ
破壊が発生せず、誘電体分離半導体装置１０１の耐圧
を、最終的にｎ+ 型半導体領域４の直下のｎ- 型半導体
層２と誘電体層３の界面での電界集中によるアバランシ
ェ破壊で決定するようにできる。
【００６８】図１２は、上記条件における誘電体分離半
導体装置１０１の動作を示す断面図である。第１実施例
で述べたように、ｎ- 型半導体層２と誘電体層３の界面
からｎ- 型半導体層２の表面にまで空乏化した時に、ｎ
- 型半導体層２と誘電体層３の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となり、この場合の耐圧Ｖは数７で得られる。
導体装置１０１の動作を示す断面図である。第１実施例
で述べたように、ｎ- 型半導体層２と誘電体層３の界面
からｎ- 型半導体層２の表面にまで空乏化した時に、ｎ
- 型半導体層２と誘電体層３の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となり、この場合の耐圧Ｖは数７で得られる。
【００６９】
【数７】
【００７０】但し、誘電体帯３ｃの厚さｔ1 は全厚で、
つまり誘電体帯１０の上下の誘電体帯３ｃの双方の厚さ
の和で考えている。
つまり誘電体帯１０の上下の誘電体帯３ｃの双方の厚さ
の和で考えている。
【００７１】図１３に、この状態におけるｎ型半導体領
域４の直下の部分、即ち図１２のＤＤ断面における、厚
さ方向に対して垂直下向きの電界強度の、厚さ方向に対
する依存性を示す。誘電体帯１０の内部（幅ｔ2 で示さ
れた部分）では、その比誘電率ε10が誘電体帯３ｃの比
誘電率ε3 よりも低いため、電界強度が高くなる。よっ
て、第１の領域３ａにおいて、誘電体帯３ｃと誘電体帯
１０の厚さの和（ｔ1＋ｔ2 ）が第２の領域３ｂにおけ
る厚さｔ0 と同じであっても、即ち、厚さにのみ注目し
た場合には従来の誘電体分離半導体装置２００と変わら
なくても、誘電体分離半導体装置１０１の耐圧は向上す
る事がわかる。
域４の直下の部分、即ち図１２のＤＤ断面における、厚
さ方向に対して垂直下向きの電界強度の、厚さ方向に対
する依存性を示す。誘電体帯１０の内部（幅ｔ2 で示さ
れた部分）では、その比誘電率ε10が誘電体帯３ｃの比
誘電率ε3 よりも低いため、電界強度が高くなる。よっ
て、第１の領域３ａにおいて、誘電体帯３ｃと誘電体帯
１０の厚さの和（ｔ1＋ｔ2 ）が第２の領域３ｂにおけ
る厚さｔ0 と同じであっても、即ち、厚さにのみ注目し
た場合には従来の誘電体分離半導体装置２００と変わら
なくても、誘電体分離半導体装置１０１の耐圧は向上す
る事がわかる。
【００７２】即ち、数１と数７からわかるように、第２
の領域３ｂにおいて誘電体層３の比誘電率を比較的高く
し、その厚さｔ0 をＲＥＳＵＲＦ効果を損なうことがな
いように設定する一方、第１の領域３ａにおいて誘電体
層３の実質的な比誘電率を低くすることにより、電圧降
下を稼いで耐圧を従来の場合よりも向上させることがで
きる。
の領域３ｂにおいて誘電体層３の比誘電率を比較的高く
し、その厚さｔ0 をＲＥＳＵＲＦ効果を損なうことがな
いように設定する一方、第１の領域３ａにおいて誘電体
層３の実質的な比誘電率を低くすることにより、電圧降
下を稼いで耐圧を従来の場合よりも向上させることがで
きる。
【００７３】数２と数６、または数２と数７の比較から
わかるように、第１の領域３ａにおける誘電体層３の厚
さをその比誘電率で除した値が、第２の領域における誘
電体層の厚さをその比誘電率で除した値よりも大きい場
合にはこの発明の効果を得ることができる。これは、第
２実施例のシミュレーション結果と第１実施例のシミュ
レーション結果（図７）とを併せて検討することで確認
することができる。
わかるように、第１の領域３ａにおける誘電体層３の厚
さをその比誘電率で除した値が、第２の領域における誘
電体層の厚さをその比誘電率で除した値よりも大きい場
合にはこの発明の効果を得ることができる。これは、第
２実施例のシミュレーション結果と第１実施例のシミュ
レーション結果（図７）とを併せて検討することで確認
することができる。
【００７４】図１４はシミュレーションによって得られ
たグラフであり、第２実施例の効果を、図７に示された
第１実施例の結果と併せて示す。第１実施例のシミュレ
ーション結果を黒丸で、第２実施例のシミュレーション
結果を白丸で、それぞれ示している。第２の領域３ｂに
おける誘電体層３の厚さｔ0 並びにその比誘電率ε3、
及びｎ- 型半導体層２の厚さｄ並びにその比誘電率ε2
は図７の場合と同一に固定している。また第１の領域３
ａを半径４０μｍの円とし、誘電体帯１０の厚さを１μ
ｍ、誘電体帯３ｃの厚さを３μｍとしている。そしてｎ
+ 型半導体領域４を第１の領域３ａの真上に半径１０μ
ｍの円として、計算したものである。
たグラフであり、第２実施例の効果を、図７に示された
第１実施例の結果と併せて示す。第１実施例のシミュレ
ーション結果を黒丸で、第２実施例のシミュレーション
結果を白丸で、それぞれ示している。第２の領域３ｂに
おける誘電体層３の厚さｔ0 並びにその比誘電率ε3、
及びｎ- 型半導体層２の厚さｄ並びにその比誘電率ε2
は図７の場合と同一に固定している。また第１の領域３
ａを半径４０μｍの円とし、誘電体帯１０の厚さを１μ
ｍ、誘電体帯３ｃの厚さを３μｍとしている。そしてｎ
+ 型半導体領域４を第１の領域３ａの真上に半径１０μ
ｍの円として、計算したものである。
【００７５】誘電体帯１０の比誘電率を１とし（空洞に
相当）、誘電体層３を全て比誘電率３．９のシリコン酸
化膜で構成した場合に換算すると、数７を参照して、第
１の領域３ａにおける誘電体層３の厚さは、３＋（１×
３．９）＝６．９〔μｍ〕となる。即ち、第２実施例は
第１実施例において第１の領域３ａにおける誘電体層３
の厚さｔ1 を６．９μｍにした場合に対応する。よっ
て、第２実施例におけるシミュレーション結果を図１４
において厚さｔ1 が６．９μｍの位置にプロットした
（白丸）。これは、第１実施例のシミュレーション結果
（黒丸）と共にほぼ直線上に載り、誘電体層３の厚さを
比誘電率で除した値で本発明の効果を確認できる、との
先の見解を裏付けるものである。
相当）、誘電体層３を全て比誘電率３．９のシリコン酸
化膜で構成した場合に換算すると、数７を参照して、第
１の領域３ａにおける誘電体層３の厚さは、３＋（１×
３．９）＝６．９〔μｍ〕となる。即ち、第２実施例は
第１実施例において第１の領域３ａにおける誘電体層３
の厚さｔ1 を６．９μｍにした場合に対応する。よっ
て、第２実施例におけるシミュレーション結果を図１４
において厚さｔ1 が６．９μｍの位置にプロットした
（白丸）。これは、第１実施例のシミュレーション結果
（黒丸）と共にほぼ直線上に載り、誘電体層３の厚さを
比誘電率で除した値で本発明の効果を確認できる、との
先の見解を裏付けるものである。
【００７６】第３実施例．第２実施例の最後に示した見
解から分かるように、第１の領域３ａにおいて、その比
誘電率を低下させるとともに、更にその厚さを厚くすれ
ば、本発明の効果を更に大きくすることができる。
解から分かるように、第１の領域３ａにおいて、その比
誘電率を低下させるとともに、更にその厚さを厚くすれ
ば、本発明の効果を更に大きくすることができる。
【００７７】図１５はこの発明の第３実施例である、誘
電体分離半導体装置１０２の断面斜視図であり、図１６
は誘電体分離半導体装置１０２の断面図である。誘電体
層１０はｎ型半導体領域４直下の、ｎ型半導体領域４よ
り広い面積に渡って、誘電体層３の内部に形成された空
洞である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+型半導体領域５、電極６，７、裏
面電極８、絶縁膜９の位置関係は、第１実施例及び２と
同様である。この実施例でも電極６及び電極７はそれぞ
れカソード電極及びアノード電極として機能する。
電体分離半導体装置１０２の断面斜視図であり、図１６
は誘電体分離半導体装置１０２の断面図である。誘電体
層１０はｎ型半導体領域４直下の、ｎ型半導体領域４よ
り広い面積に渡って、誘電体層３の内部に形成された空
洞である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+型半導体領域５、電極６，７、裏
面電極８、絶縁膜９の位置関係は、第１実施例及び２と
同様である。この実施例でも電極６及び電極７はそれぞ
れカソード電極及びアノード電極として機能する。
【００７８】第３実施例では、第１の領域３ａにおいて
誘電体層３が誘電体帯３ｃと誘電体帯１０との積層構造
を備え、かつそれらの厚さの和（ｔ1 ＋ｔ2 ）は第２の
領域３ｂにおける誘電体層３の厚さｔ0 より厚く形成さ
れている。
誘電体層３が誘電体帯３ｃと誘電体帯１０との積層構造
を備え、かつそれらの厚さの和（ｔ1 ＋ｔ2 ）は第２の
領域３ｂにおける誘電体層３の厚さｔ0 より厚く形成さ
れている。
【００７９】従って第３実施例の動作は第２実施例の動
作と同じであり、厚さの和（ｔ1 ＋ｔ2 ）が厚さｔ0 よ
り大きく形成されている分、誘電体分離半導体装置１０
２の耐圧を誘電体分離半導体装置１０１の耐圧以上に改
善する事ができる。
作と同じであり、厚さの和（ｔ1 ＋ｔ2 ）が厚さｔ0 よ
り大きく形成されている分、誘電体分離半導体装置１０
２の耐圧を誘電体分離半導体装置１０１の耐圧以上に改
善する事ができる。
【００８０】＜誘電体分離半導体装置の製造方法の実施
例＞第１乃至第３実施例で説明された誘電体分離半導体
装置は、その製造工程においてｎ+ 型半導体領域４を第
１の領域３ａの上方に位置させて形成する。しかし、ｎ
- 型半導体層２の存在により、第１の領域３ａを直接に
確認して位置合わせを行うのは困難である。第４乃至第
６実施例においては、第１の領域３ａと類似する構造を
有する第３の領域を形成し、この第３の領域を露呈させ
て位置合わせの基準とし、ｎ+ 型半導体領域４と第１の
領域３ａとの位置合わせを容易にすることができる。
例＞第１乃至第３実施例で説明された誘電体分離半導体
装置は、その製造工程においてｎ+ 型半導体領域４を第
１の領域３ａの上方に位置させて形成する。しかし、ｎ
- 型半導体層２の存在により、第１の領域３ａを直接に
確認して位置合わせを行うのは困難である。第４乃至第
６実施例においては、第１の領域３ａと類似する構造を
有する第３の領域を形成し、この第３の領域を露呈させ
て位置合わせの基準とし、ｎ+ 型半導体領域４と第１の
領域３ａとの位置合わせを容易にすることができる。
【００８１】第４実施例．第４実施例は第１実施例に示
された誘電体分離半導体装置１００の製造方法を提供す
るものである。図１７乃至図２２は誘電体分離半導体装
置１００の製造方法を工程順に示す断面図である。
された誘電体分離半導体装置１００の製造方法を提供す
るものである。図１７乃至図２２は誘電体分離半導体装
置１００の製造方法を工程順に示す断面図である。
【００８２】まず半導体基板１を選択的にエッチングし
て凹面１ａ，１ｄを形成しておく。そして凹面１ａ，１
ｄが形成された面を介して、ｎ- 型半導体基板３０の表
面と貼り合わせる。このとき、貼り合わせ面の少なくと
も一方に低融点のボロンガラス等をデポジションしてお
く。
て凹面１ａ，１ｄを形成しておく。そして凹面１ａ，１
ｄが形成された面を介して、ｎ- 型半導体基板３０の表
面と貼り合わせる。このとき、貼り合わせ面の少なくと
も一方に低融点のボロンガラス等をデポジションしてお
く。
【００８３】貼り合わせの際の熱処理により、凹面１
ａ，１ｄの上はボロンガラス２１で埋め込まれ、凹面１
ａの上に誘電体層３の第１の領域３ａが形成される。凹
面１ｄは上記第３の領域に対応している。凹面１ｄの上
にボロンガラス２１が存在するため、選択的に第３の領
域においてボロンガラス２１が、第１の領域３ａと同様
に厚く形成される。
ａ，１ｄの上はボロンガラス２１で埋め込まれ、凹面１
ａの上に誘電体層３の第１の領域３ａが形成される。凹
面１ｄは上記第３の領域に対応している。凹面１ｄの上
にボロンガラス２１が存在するため、選択的に第３の領
域においてボロンガラス２１が、第１の領域３ａと同様
に厚く形成される。
【００８４】ｎ- 型半導体基板３０の貼り合わせ面側に
あらかじめ熱酸化膜２２を形成しておけば、ボロンガラ
ス２１中のボロンがｎ- 型半導体基板３０の内部に拡散
する事を防ぐことができる。以上の工程により、図１７
に示された構造を得ることができる。
あらかじめ熱酸化膜２２を形成しておけば、ボロンガラ
ス２１中のボロンがｎ- 型半導体基板３０の内部に拡散
する事を防ぐことができる。以上の工程により、図１７
に示された構造を得ることができる。
【００８５】次にｎ- 型半導体基板３０を所定の厚さに
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、凹面１ｄの上部をパターニング
により開口しておき、このパターニングした酸化膜２３
をマスクとしてｎ- 型半導体層２を酸化膜２２に達する
までエッチングする。更に酸化膜２２、２１を適当にエ
ッチングし、ボロンガラス２１の残部２１ａを露出させ
る。以上の工程により、図１８に示された構造を得るこ
とができる。
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、凹面１ｄの上部をパターニング
により開口しておき、このパターニングした酸化膜２３
をマスクとしてｎ- 型半導体層２を酸化膜２２に達する
までエッチングする。更に酸化膜２２、２１を適当にエ
ッチングし、ボロンガラス２１の残部２１ａを露出させ
る。以上の工程により、図１８に示された構造を得るこ
とができる。
【００８６】再び酸化膜２４をデポジションし、残部２
１ａを使って位置合わせを行い、酸化膜２４のパターニ
ングを行う。このパターニングされた酸化膜２４をマス
クとしてｎ- 型半導体層２を選択的にエッチングし、熱
酸化膜２２に達する溝９ａを穿つ。以上の工程により、
図１９に示された構造を得ることができる。
１ａを使って位置合わせを行い、酸化膜２４のパターニ
ングを行う。このパターニングされた酸化膜２４をマス
クとしてｎ- 型半導体層２を選択的にエッチングし、熱
酸化膜２２に達する溝９ａを穿つ。以上の工程により、
図１９に示された構造を得ることができる。
【００８７】一旦酸化膜２４を除去した後、熱酸化によ
って再度酸化膜のデポジションを行い、この酸化膜のエ
ッチバックを行って溝９ａを絶縁膜９で埋め込む。以上
の工程により、図２０に示された構造を得ることができ
る。
って再度酸化膜のデポジションを行い、この酸化膜のエ
ッチバックを行って溝９ａを絶縁膜９で埋め込む。以上
の工程により、図２０に示された構造を得ることができ
る。
【００８８】再度熱酸化膜２５を形成し、残部２１ａを
使って位置合わせを行い、熱酸化膜２５のパターニング
を行う。このパターニングした熱酸化膜２５をマスクと
してボロン注入、アニールを行い、ｐ+ 型半導体領域５
を形成する。同様にして、イオン注入及びアニーリング
により、ｎ+ 型半導体領域４を形成する。以上の工程に
より、図２１に示された構造を得ることができる。
使って位置合わせを行い、熱酸化膜２５のパターニング
を行う。このパターニングした熱酸化膜２５をマスクと
してボロン注入、アニールを行い、ｐ+ 型半導体領域５
を形成する。同様にして、イオン注入及びアニーリング
により、ｎ+ 型半導体領域４を形成する。以上の工程に
より、図２１に示された構造を得ることができる。
【００８９】一旦熱酸化膜２５を除去した後、絶縁膜１
１をデポジションし、残部２１ａを使った位置合わせに
より、絶縁膜１１のパターニングを行う。このパターニ
ングにより、ｎ+ 型半導体領域４及びｐ+ 型半導体領域
５を露呈させる。そして、Ａｌ−Ｓｉをスパッタリング
し、パターニングしてカソード電極６、アノード電極７
を形成する。また半導体基板１の裏面に金属を蒸着して
裏面電極８を形成する。以上の工程により、図２２に示
された構造を得ることができ、誘電体分離半導体装置１
００を製造することができる。
１をデポジションし、残部２１ａを使った位置合わせに
より、絶縁膜１１のパターニングを行う。このパターニ
ングにより、ｎ+ 型半導体領域４及びｐ+ 型半導体領域
５を露呈させる。そして、Ａｌ−Ｓｉをスパッタリング
し、パターニングしてカソード電極６、アノード電極７
を形成する。また半導体基板１の裏面に金属を蒸着して
裏面電極８を形成する。以上の工程により、図２２に示
された構造を得ることができ、誘電体分離半導体装置１
００を製造することができる。
【００９０】第５実施例．第５実施例は第２実施例に示
された誘電体分離半導体装置１０１の製造方法を提供す
るものである。図２３乃至図２５は誘電体分離半導体装
置１０１の製造方法を工程順に示す断面図である。
された誘電体分離半導体装置１０１の製造方法を提供す
るものである。図２３乃至図２５は誘電体分離半導体装
置１０１の製造方法を工程順に示す断面図である。
【００９１】熱酸化して酸化膜２６ａを備えた半導体基
板１と、熱酸化して酸化膜２６ｂを備え、選択的にエッ
チングして膜厚を薄くした部分を備えたｎ- 型半導体基
板３０とを貼り合わせる。酸化膜２６ｂのうち、膜厚を
薄くした部分は誘電体分離半導体装置１０１の誘電体帯
３ｃに相当する。酸化膜２６ａと、酸化膜２６ｂのうち
誘電体帯３ｃに相当する部分との間は空洞となり、誘電
体分離半導体装置１０１の誘電体帯１０に相当する。但
し、誘電体分離半導体装置１０１を構成する部分以外で
も、エッチングによって酸化膜２６ｂを薄くしておく。
この部分は誘電体帯３ｄとなり、誘電体帯３ｄ直下の酸
化膜２６ａが上記第３の領域に相当する。以上の工程に
より、図２３に示された構造を得ることができる。
板１と、熱酸化して酸化膜２６ｂを備え、選択的にエッ
チングして膜厚を薄くした部分を備えたｎ- 型半導体基
板３０とを貼り合わせる。酸化膜２６ｂのうち、膜厚を
薄くした部分は誘電体分離半導体装置１０１の誘電体帯
３ｃに相当する。酸化膜２６ａと、酸化膜２６ｂのうち
誘電体帯３ｃに相当する部分との間は空洞となり、誘電
体分離半導体装置１０１の誘電体帯１０に相当する。但
し、誘電体分離半導体装置１０１を構成する部分以外で
も、エッチングによって酸化膜２６ｂを薄くしておく。
この部分は誘電体帯３ｄとなり、誘電体帯３ｄ直下の酸
化膜２６ａが上記第３の領域に相当する。以上の工程に
より、図２３に示された構造を得ることができる。
【００９２】次にｎ- 型半導体基板３０を所定の厚さに
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、誘電体帯３ｄの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜２３をマスクとしてｎ-型半導体層２を酸化膜２６
ｂに達するまでエッチングする。更に誘電体帯３ｄを適
当にエッチングし、酸化膜２６ａを露出させる。以上の
工程により、図２４に示された構造を得ることができ
る。
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、誘電体帯３ｄの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜２３をマスクとしてｎ-型半導体層２を酸化膜２６
ｂに達するまでエッチングする。更に誘電体帯３ｄを適
当にエッチングし、酸化膜２６ａを露出させる。以上の
工程により、図２４に示された構造を得ることができ
る。
【００９３】再び酸化膜２４をデポジションし、酸化膜
２６ａと酸化膜２６ｂの段差を使って位置合わせを行
い、酸化膜２４のパターニングを行う。このパターニン
グされた酸化膜２４をマスクとしてｎ- 型半導体層２を
選択的にエッチングし、酸化膜２６ｂに達する溝９ａを
穿つ。以上の工程により、図２５に示された構造を得る
ことができる。
２６ａと酸化膜２６ｂの段差を使って位置合わせを行
い、酸化膜２４のパターニングを行う。このパターニン
グされた酸化膜２４をマスクとしてｎ- 型半導体層２を
選択的にエッチングし、酸化膜２６ｂに達する溝９ａを
穿つ。以上の工程により、図２５に示された構造を得る
ことができる。
【００９４】この後、図２０乃至図２２と同一の工程を
施すことにより、誘電体分離半導体装置１０１を製造す
ることができる。
施すことにより、誘電体分離半導体装置１０１を製造す
ることができる。
【００９５】第６実施例．第６実施例は第３実施例に示
された誘電体分離半導体装置１０２の製造方法を提供す
るものである。図２６乃至図２８は誘電体分離半導体装
置１０２の製造方法を工程順に示す断面図である。
された誘電体分離半導体装置１０２の製造方法を提供す
るものである。図２６乃至図２８は誘電体分離半導体装
置１０２の製造方法を工程順に示す断面図である。
【００９６】まず半導体基板１を選択的にエッチングし
て凹面１ａ，１ｄを形成しておく。そして凹面１ａ，１
ｄが形成された面を熱酸化し、酸化膜２７ａを形成す
る。酸化膜２７ａのうち、凹面１ａにおいて形成された
部分は、誘電体分離半導体装置１０２の誘電体帯３ｃに
相当する。また、凹面１ｄにおいて形成された部分は上
記第３の領域に相当する。
て凹面１ａ，１ｄを形成しておく。そして凹面１ａ，１
ｄが形成された面を熱酸化し、酸化膜２７ａを形成す
る。酸化膜２７ａのうち、凹面１ａにおいて形成された
部分は、誘電体分離半導体装置１０２の誘電体帯３ｃに
相当する。また、凹面１ｄにおいて形成された部分は上
記第３の領域に相当する。
【００９７】熱酸化して酸化膜２７ｂを備えるｎ- 型半
導体基板３０と、半導体基板１とを酸化膜２７ａ，２７
ｂを介して貼り合わせる。凹面１ａの上部には、誘電体
帯１０に相当する空洞が生じる。以上の工程により、図
２６に示された構造を得ることができる。
導体基板３０と、半導体基板１とを酸化膜２７ａ，２７
ｂを介して貼り合わせる。凹面１ａの上部には、誘電体
帯１０に相当する空洞が生じる。以上の工程により、図
２６に示された構造を得ることができる。
【００９８】次にｎ- 型半導体基板３０を所定の厚さに
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、誘電体帯３ｄの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜２３をマスクとしてｎ-型半導体層２を酸化膜２７
ｂに達するまでエッチングする。更に酸化膜２７ｂを適
当にエッチングし、酸化膜２７ａの残部２７ｃを凹面１
ｄに残す。以上の工程により、図２７に示された構造を
得ることができる。
研磨し、ｎ- 型半導体層２を形成する。その後、酸化膜
２３をデポジションし、誘電体帯３ｄの上部をパターニ
ングによって開口しておき、このパターニングされた酸
化膜２３をマスクとしてｎ-型半導体層２を酸化膜２７
ｂに達するまでエッチングする。更に酸化膜２７ｂを適
当にエッチングし、酸化膜２７ａの残部２７ｃを凹面１
ｄに残す。以上の工程により、図２７に示された構造を
得ることができる。
【００９９】再び酸化膜２４をデポジションし、酸化膜
の残部２７ｃを使って位置合わせを行い、酸化膜２４の
パターニングを行う。このパターニングされた酸化膜２
４をマスクとしてｎ- 型半導体層２を選択的にエッチン
グし、酸化膜２７ｂに達する溝９ａを穿つ。以上の工程
により、図２８に示された構造を得ることができる。
の残部２７ｃを使って位置合わせを行い、酸化膜２４の
パターニングを行う。このパターニングされた酸化膜２
４をマスクとしてｎ- 型半導体層２を選択的にエッチン
グし、酸化膜２７ｂに達する溝９ａを穿つ。以上の工程
により、図２８に示された構造を得ることができる。
【０１００】この後、図２０乃至図２２と同一の工程を
施すことにより、誘電体分離半導体装置１０２を製造す
ることができる。
施すことにより、誘電体分離半導体装置１０２を製造す
ることができる。
【０１０１】＜誘電体分離半導体装置の応用例＞第１乃
至第３実施例においては、耐圧を高めたダイオードの例
を示したが、この発明は単にダイオードのみならず、以
下に説明するように他の半導体装置においても適用でき
る。
至第３実施例においては、耐圧を高めたダイオードの例
を示したが、この発明は単にダイオードのみならず、以
下に説明するように他の半導体装置においても適用でき
る。
【０１０２】第７実施例．図２９はこの発明の第７実施
例である、誘電体分離半導体装置１０３の断面斜視図で
あり、図３０は誘電体分離半導体装置１０３の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域４、電極６，７、裏面電極８、絶縁膜９の位置
関係は、第１実施例に示された誘電体分離半導体装置１
００と同様である。
例である、誘電体分離半導体装置１０３の断面斜視図で
あり、図３０は誘電体分離半導体装置１０３の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域４、電極６，７、裏面電極８、絶縁膜９の位置
関係は、第１実施例に示された誘電体分離半導体装置１
００と同様である。
【０１０３】但し、ｐ+ 型半導体領域５の上面にはｎ+
型半導体領域１２が選択的に形成され、ｐ+ 型半導体領
域５とともに電極７と接続されている。また、電極７の
近傍であって、電極６に近い方において絶縁膜１１はゲ
ート電極１４を内包する。絶縁膜１１は例えば酸化膜で
構成され、ゲート電極１４の直下にある絶縁膜１１はゲ
ート酸化膜１３として機能する。
型半導体領域１２が選択的に形成され、ｐ+ 型半導体領
域５とともに電極７と接続されている。また、電極７の
近傍であって、電極６に近い方において絶縁膜１１はゲ
ート電極１４を内包する。絶縁膜１１は例えば酸化膜で
構成され、ゲート電極１４の直下にある絶縁膜１１はゲ
ート酸化膜１３として機能する。
【０１０４】ゲート電極１４はゲート酸化膜１３を介し
てｐ+ 型半導体領域５、ｎ+ 型半導体領域１２、及びｎ
- 型半導体層２と対峙する構造となり、誘電体分離半導
体装置１０３はｎチャネルＭＯＳトランジスタとして機
能する。よって電極７はソース電極として、電極６はド
レイン電極として、それぞれ機能するため、以下この実
施例では「ドレイン電極６」、「ソース電極７」との表
現を用いることとする。
てｐ+ 型半導体領域５、ｎ+ 型半導体領域１２、及びｎ
- 型半導体層２と対峙する構造となり、誘電体分離半導
体装置１０３はｎチャネルＭＯＳトランジスタとして機
能する。よって電極７はソース電極として、電極６はド
レイン電極として、それぞれ機能するため、以下この実
施例では「ドレイン電極６」、「ソース電極７」との表
現を用いることとする。
【０１０５】まずｎチャネルＭＯＳトランジスタがオフ
となる動作について説明する。図３１は誘電体分離半導
体装置１０３の動作を示す断面図である。ソース電極７
及び裏面電極８並びにゲート電極１４の電位をいずれも
０Ｖにすると、ｐ+ 型半導体領域５のうちゲート電極１
４の直下にある部分はｎ反転せず、ｎチャネルＭＯＳト
ランジスタはオフ状態となる。
となる動作について説明する。図３１は誘電体分離半導
体装置１０３の動作を示す断面図である。ソース電極７
及び裏面電極８並びにゲート電極１４の電位をいずれも
０Ｖにすると、ｐ+ 型半導体領域５のうちゲート電極１
４の直下にある部分はｎ反転せず、ｎチャネルＭＯＳト
ランジスタはオフ状態となる。
【０１０６】そしてドレイン電極６に正の電圧を与えて
これを漸次増加させた場合、第１実施例と同様にＲＥＳ
ＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半導体領
域５との間のｐｎ接合での電界が緩和される。したがっ
て、第１実施例と同様に、第２の領域３ｂにおいて誘電
体層３の厚さｔ0 を比較的薄くしてＲＥＳＵＲＦ効果を
損なうことがないようにする一方、第１の領域３ａにお
いて誘電体層３の厚さｔ1 を比較的厚くして電圧降下を
稼ぐことにより、ドレイン電極６とソース電極７との間
の耐圧を向上することができる。
これを漸次増加させた場合、第１実施例と同様にＲＥＳ
ＵＲＦ効果によってｎ- 型半導体層２とｐ+ 型半導体領
域５との間のｐｎ接合での電界が緩和される。したがっ
て、第１実施例と同様に、第２の領域３ｂにおいて誘電
体層３の厚さｔ0 を比較的薄くしてＲＥＳＵＲＦ効果を
損なうことがないようにする一方、第１の領域３ａにお
いて誘電体層３の厚さｔ1 を比較的厚くして電圧降下を
稼ぐことにより、ドレイン電極６とソース電極７との間
の耐圧を向上することができる。
【０１０７】ｐ+ 型半導体領域５から充分離れた位置に
おける、即ち図３１のＥＥ断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図３２に示す。ＥＥ断面における全電圧降下Ｖは誘電
体分離半導体装置２００と同様に数１で表され、図３２
も図５５と同じものとなる。
おける、即ち図３１のＥＥ断面における、厚さ方向に対
して垂直下向きの電界強度の、厚さ方向に対する依存性
を図３２に示す。ＥＥ断面における全電圧降下Ｖは誘電
体分離半導体装置２００と同様に数１で表され、図３２
も図５５と同じものとなる。
【０１０８】第１実施例と同様に、ｐ+ 型半導体領域５
とｎ+ 型半導体領域４との距離Ｌを十分長くとり、ｎ-
型半導体層２の厚さｄと不純物濃度Ｎを最適化すること
により、ｎ- 型半導体層２とｐ+ 型半導体領域５の間の
ｐｎ接合での電界集中及び、ｎ- 型半導体層２とｎ+ 型
半導体領域４の界面での電界集中によるアバランシェ破
壊が発生せず、誘電体分離半導体装置１０３の耐圧を、
最終的にｎ+ 型半導体領域４の直下のｎ- 型半導体層２
と誘電体層３の界面での電界集中によるアバランシェ破
壊で決定するようにできる。
とｎ+ 型半導体領域４との距離Ｌを十分長くとり、ｎ-
型半導体層２の厚さｄと不純物濃度Ｎを最適化すること
により、ｎ- 型半導体層２とｐ+ 型半導体領域５の間の
ｐｎ接合での電界集中及び、ｎ- 型半導体層２とｎ+ 型
半導体領域４の界面での電界集中によるアバランシェ破
壊が発生せず、誘電体分離半導体装置１０３の耐圧を、
最終的にｎ+ 型半導体領域４の直下のｎ- 型半導体層２
と誘電体層３の界面での電界集中によるアバランシェ破
壊で決定するようにできる。
【０１０９】図３３は、上記条件における誘電体分離半
導体装置１０３の動作を示す断面図である。第１実施例
で述べたように、ｎ- 型半導体層２と誘電体層３の界面
からｎ- 型半導体層２の表面にまで空乏化した時に、ｎ
- 型半導体層２と誘電体層３の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となる。
導体装置１０３の動作を示す断面図である。第１実施例
で述べたように、ｎ- 型半導体層２と誘電体層３の界面
からｎ- 型半導体層２の表面にまで空乏化した時に、ｎ
- 型半導体層２と誘電体層３の界面での電界集中が丁度
アバランシェ条件を満たす状態である場合に耐圧の条件
が最適となる。
【０１１０】このような条件での耐圧Ｖはｎ+ 型半導体
領域４直下における、即ち図３３のＦＦ断面における、
厚さ方向の全電圧降下で示され、第１実施例と同様に数
６で得られる。このときの電界強度の分布が図３４に示
され、第１実施例で示された図６と同様になる。
領域４直下における、即ち図３３のＦＦ断面における、
厚さ方向の全電圧降下で示され、第１実施例と同様に数
６で得られる。このときの電界強度の分布が図３４に示
され、第１実施例で示された図６と同様になる。
【０１１１】一方、ゲート電極１４に正の電圧を印加す
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してｎ+ 型半導体領
域４へと電子が流れ、ｎチャネルＭＯＳトランジスタは
オン状態となる。ゲート電極１４の電位を０Ｖにする
と、ｎチャネルＭＯＳトランジスタは再度オフ状態とな
る。
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してｎ+ 型半導体領
域４へと電子が流れ、ｎチャネルＭＯＳトランジスタは
オン状態となる。ゲート電極１４の電位を０Ｖにする
と、ｎチャネルＭＯＳトランジスタは再度オフ状態とな
る。
【０１１２】第８実施例．図３５はこの発明の第８実施
例である、誘電体分離半導体装置１０４の断面斜視図で
あり、図３６は誘電体分離半導体装置１０４の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域４、電極６，７、裏面電極８、絶縁膜９の位置
関係は、第１実施例に示された誘電体分離半導体装置１
００と同様である。
例である、誘電体分離半導体装置１０４の断面斜視図で
あり、図３６は誘電体分離半導体装置１０４の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域４、電極６，７、裏面電極８、絶縁膜９の位置
関係は、第１実施例に示された誘電体分離半導体装置１
００と同様である。
【０１１３】但しｐ+ 型半導体領域５は、誘電体分離半
導体装置１００と比較して電極６の方へと広く形成され
ており、その広く形成されている部分の上面において、
ｎ+型半導体領域１２が選択的に形成されている。ｎ+
型半導体領域１２の一部の上方において絶縁膜１１が開
口されており、この開口部分を介してｎ+ 型半導体領域
１２と接続されるように電極７１が形成されている。
導体装置１００と比較して電極６の方へと広く形成され
ており、その広く形成されている部分の上面において、
ｎ+型半導体領域１２が選択的に形成されている。ｎ+
型半導体領域１２の一部の上方において絶縁膜１１が開
口されており、この開口部分を介してｎ+ 型半導体領域
１２と接続されるように電極７１が形成されている。
【０１１４】よって、ｎ+ 型半導体領域１２、ｐ+ 型半
導体領域５、ｎ+ 型半導体領域４はｎｐｎトランジスタ
を形成している。このｎｐｎトランジスタにおいて、電
極７１はエミッタ電極として、電極６はコレクタ電極と
して、電極７はベース電極として、それぞれ機能するた
め、以下この実施例では「エミッタ電極７１」、「コレ
クタ電極６」、「ベース電極７」との表現を用いること
とする。
導体領域５、ｎ+ 型半導体領域４はｎｐｎトランジスタ
を形成している。このｎｐｎトランジスタにおいて、電
極７１はエミッタ電極として、電極６はコレクタ電極と
して、電極７はベース電極として、それぞれ機能するた
め、以下この実施例では「エミッタ電極７１」、「コレ
クタ電極６」、「ベース電極７」との表現を用いること
とする。
【０１１５】エミッタ電極７１及びベース電極７並びに
裏面電極８の電位をいずれも０Ｖにし、コレクタ電極６
に正の電位を与えてこれを漸次増加させた場合、第１実
施例と同様にＲＥＳＵＲＦ効果によってｎ- 型半導体層
２とｐ+ 型半導体領域５との間のｐｎ接合での電界が緩
和される。このときｐ+ 型半導体領域５からｎ+ 型半導
体領域１２へのホールの注入は行われず、ｎｐｎトラン
ジスタはオフしており、第１実施例で説明された様にし
て耐圧は向上する。
裏面電極８の電位をいずれも０Ｖにし、コレクタ電極６
に正の電位を与えてこれを漸次増加させた場合、第１実
施例と同様にＲＥＳＵＲＦ効果によってｎ- 型半導体層
２とｐ+ 型半導体領域５との間のｐｎ接合での電界が緩
和される。このときｐ+ 型半導体領域５からｎ+ 型半導
体領域１２へのホールの注入は行われず、ｎｐｎトラン
ジスタはオフしており、第１実施例で説明された様にし
て耐圧は向上する。
【０１１６】なお、ベース電極７に正の電位を与える
と、ｐ+ 型半導体領域５からｎ+ 型半導体領域１２へと
ホールが注入され、ｎｐｎトランジスタがオンする。再
びベース電極７を０Ｖとすると、ｎｐｎトランジスタは
再度オフ状態になる。
と、ｐ+ 型半導体領域５からｎ+ 型半導体領域１２へと
ホールが注入され、ｎｐｎトランジスタがオンする。再
びベース電極７を０Ｖとすると、ｎｐｎトランジスタは
再度オフ状態になる。
【０１１７】第９実施例．図３７はこの発明の第９実施
例である、誘電体分離半導体装置１０５の断面斜視図で
あり、図３８は誘電体分離半導体装置１０５の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域１２、電極７、ゲート電極１４、裏面電極８、
絶縁膜９，１１の位置関係は、第７実施例に示された誘
電体分離半導体装置１０３と同様である。
例である、誘電体分離半導体装置１０５の断面斜視図で
あり、図３８は誘電体分離半導体装置１０５の断面図で
ある。半導体基板１、ｎ- 型半導体層２、誘電体層３並
びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+ 型半
導体領域１２、電極７、ゲート電極１４、裏面電極８、
絶縁膜９，１１の位置関係は、第７実施例に示された誘
電体分離半導体装置１０３と同様である。
【０１１８】但し、ｎ+ 型半導体領域４の上面にはｐ+
型半導体領域１５が選択的に形成され、電極６はｎ+ 型
半導体領域４とではなく、ｐ+ 型半導体領域１５と接続
されている。つまりｎ+ 型半導体領域１２、ｐ+ 型半導
体領域５、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５
はゲート電極１４及びゲート酸化膜１３と共にｎチャネ
ルＩＧＢＴを形成している。このｎチャネルＩＧＢＴに
おいて、電極７はエミッタ電極として、電極６はコレク
タ電極として、それぞれ機能するため、以下この実施例
では「エミッタ電極７」、「コレクタ電極６」との表現
を用いることとする。
型半導体領域１５が選択的に形成され、電極６はｎ+ 型
半導体領域４とではなく、ｐ+ 型半導体領域１５と接続
されている。つまりｎ+ 型半導体領域１２、ｐ+ 型半導
体領域５、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５
はゲート電極１４及びゲート酸化膜１３と共にｎチャネ
ルＩＧＢＴを形成している。このｎチャネルＩＧＢＴに
おいて、電極７はエミッタ電極として、電極６はコレク
タ電極として、それぞれ機能するため、以下この実施例
では「エミッタ電極７」、「コレクタ電極６」との表現
を用いることとする。
【０１１９】エミッタ電極７及びゲート電極１４並びに
裏面電極８の電位をいずれも０Ｖにし、コレクタ電極６
に正の電位を与えてこれを漸次増加させた場合、第１実
施例と同様にＲＥＳＵＲＦ効果によってｎ- 型半導体層
２とｐ+ 型半導体領域５との間のｐｎ接合での電界が緩
和される。このｐｎ接合から伸びる空乏層は、ｎ+ 型半
導体領域４に接した状態でストップし、パンチスルー状
態となることを回避している。
裏面電極８の電位をいずれも０Ｖにし、コレクタ電極６
に正の電位を与えてこれを漸次増加させた場合、第１実
施例と同様にＲＥＳＵＲＦ効果によってｎ- 型半導体層
２とｐ+ 型半導体領域５との間のｐｎ接合での電界が緩
和される。このｐｎ接合から伸びる空乏層は、ｎ+ 型半
導体領域４に接した状態でストップし、パンチスルー状
態となることを回避している。
【０１２０】このときｐ+ 型半導体領域５のうちゲート
電極１４の直下にある部分はｎ反転せず、ｎチャネルＩ
ＧＢＴはオフ状態となる。したがって、第１実施例と同
様に、第２の領域３ｂにおいて誘電体層３の厚さｔ0 を
比較的薄くしてＲＥＳＵＲＦ効果を損なうことがないよ
うにする一方、第１の領域３ａにおいて誘電体層３の厚
さｔ1 を比較的厚くして電圧降下を稼ぐことにより、コ
レクタ電極６とエミッタ電極７との間の耐圧を向上する
ことができる。
電極１４の直下にある部分はｎ反転せず、ｎチャネルＩ
ＧＢＴはオフ状態となる。したがって、第１実施例と同
様に、第２の領域３ｂにおいて誘電体層３の厚さｔ0 を
比較的薄くしてＲＥＳＵＲＦ効果を損なうことがないよ
うにする一方、第１の領域３ａにおいて誘電体層３の厚
さｔ1 を比較的厚くして電圧降下を稼ぐことにより、コ
レクタ電極６とエミッタ電極７との間の耐圧を向上する
ことができる。
【０１２１】一方、ゲート電極１４に正の電圧を印加す
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してｐ+ 型半導体領
域１５へと電子が流れる。これに伴って、ｐ+ 型半導体
領域１５からホールが注入され、ｎ- 型半導体層２で伝
導度変調を起こしてｎチャネルＩＧＢＴはオン状態とな
る。再度ゲート電極の電位を０Ｖに戻すと再びＩＧＢＴ
はオフ状態となる。
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してｐ+ 型半導体領
域１５へと電子が流れる。これに伴って、ｐ+ 型半導体
領域１５からホールが注入され、ｎ- 型半導体層２で伝
導度変調を起こしてｎチャネルＩＧＢＴはオン状態とな
る。再度ゲート電極の電位を０Ｖに戻すと再びＩＧＢＴ
はオフ状態となる。
【０１２２】第１０実施例．図３９はこの発明の第１０
実施例である、誘電体分離半導体装置１０６の断面斜視
図であり、図４０は誘電体分離半導体装置１０６の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｐ+
型半導体領域５、電極６，７、裏面電極８、絶縁膜９の
位置関係は、第１実施例に示された誘電体分離半導体装
置１００と同様である。
実施例である、誘電体分離半導体装置１０６の断面斜視
図であり、図４０は誘電体分離半導体装置１０６の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｐ+
型半導体領域５、電極６，７、裏面電極８、絶縁膜９の
位置関係は、第１実施例に示された誘電体分離半導体装
置１００と同様である。
【０１２３】但し、ｎ+ 型半導体領域４の上面にはｐ+
型半導体領域１５が選択的に形成され、ｐ+ 型半導体領
域１５がｎ+ 型半導体領域４とともに電極６と接続され
ている。そして電極６の周囲には、絶縁膜１１に内包さ
れた電極１４が形成されている。そしてｐ+ 型半導体領
域１５がｎ+ 型半導体領域４とともに電極１４の直下ま
で伸びて形成されている。
型半導体領域１５が選択的に形成され、ｐ+ 型半導体領
域１５がｎ+ 型半導体領域４とともに電極６と接続され
ている。そして電極６の周囲には、絶縁膜１１に内包さ
れた電極１４が形成されている。そしてｐ+ 型半導体領
域１５がｎ+ 型半導体領域４とともに電極１４の直下ま
で伸びて形成されている。
【０１２４】またｎ- 型半導体層２の上面において、ｐ
+ 型半導体領域１５から電極１４の外縁にかけてｐ- 型
半導体領域１６が形成されている。即ち電極１４は絶縁
層１１を介して、ｐ- 型半導体領域１６、ｎ- 型半導体
層２、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５の配
列と対峙している。この電極１４の直下に位置する絶縁
層１１は例えば酸化膜によって形成され、ゲート酸化膜
１３として機能する。
+ 型半導体領域１５から電極１４の外縁にかけてｐ- 型
半導体領域１６が形成されている。即ち電極１４は絶縁
層１１を介して、ｐ- 型半導体領域１６、ｎ- 型半導体
層２、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５の配
列と対峙している。この電極１４の直下に位置する絶縁
層１１は例えば酸化膜によって形成され、ゲート酸化膜
１３として機能する。
【０１２５】つまりｐ- 型半導体領域１６、ｎ- 型半導
体層２、ｎ+ 型半導体領域４、ｐ+型半導体領域１５は
電極４及びゲート酸化膜１３とともにｐチャネルＭＯＳ
トランジスタを形成している。このｐチャネルＭＯＳト
ランジスタにおいて、電極７はドレイン電極として、電
極６はソース電極として、電極１４はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極７」、「ソース電極６」、「ゲート電極１４」
との表現を用いることとする。
体層２、ｎ+ 型半導体領域４、ｐ+型半導体領域１５は
電極４及びゲート酸化膜１３とともにｐチャネルＭＯＳ
トランジスタを形成している。このｐチャネルＭＯＳト
ランジスタにおいて、電極７はドレイン電極として、電
極６はソース電極として、電極１４はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極７」、「ソース電極６」、「ゲート電極１４」
との表現を用いることとする。
【０１２６】図４１は誘電体分離半導体装置１０６の動
作を示す断面図である。ドレイン電極７及び裏面電極８
をいずれも０Ｖにし、ソース電極６及びゲート電極１４
に正の電圧を印加して漸次増加させると、ｎ- 型半導体
層２とｐ+ 型半導体領域５の間のｐｎ接合から空乏層４
１ａが伸びる。この時、半導体基板１は誘電体層３を介
してフィールドプレートとして働くので、空乏層４１ａ
に加えてｎ- 型半導体層２と誘電体層３との境界面から
ｎ- 型半導体層２の上面に向かう方向に空乏層４１ｂが
伸びる。
作を示す断面図である。ドレイン電極７及び裏面電極８
をいずれも０Ｖにし、ソース電極６及びゲート電極１４
に正の電圧を印加して漸次増加させると、ｎ- 型半導体
層２とｐ+ 型半導体領域５の間のｐｎ接合から空乏層４
１ａが伸びる。この時、半導体基板１は誘電体層３を介
してフィールドプレートとして働くので、空乏層４１ａ
に加えてｎ- 型半導体層２と誘電体層３との境界面から
ｎ- 型半導体層２の上面に向かう方向に空乏層４１ｂが
伸びる。
【０１２７】更にｐ- 型半導体領域１６とｎ- 型半導体
層２との間のｐｎ接合から空乏層４１ｃが伸びる。ｐ-
型半導体領域１６はその不純物濃度が比較的低いので、
ｐ-型半導体領域１６の内部にも空乏層４１ｃが伸び
る。よって空乏層４１ｂ，４１ｃの影響により、空乏層
４１ａは伸びやすくなる。このためＲＥＳＵＲＦ効果に
よってｎ- 型半導体層２とｐ+ 型半導体領域５との間の
ｐｎ接合での電界は緩和される。
層２との間のｐｎ接合から空乏層４１ｃが伸びる。ｐ-
型半導体領域１６はその不純物濃度が比較的低いので、
ｐ-型半導体領域１６の内部にも空乏層４１ｃが伸び
る。よって空乏層４１ｂ，４１ｃの影響により、空乏層
４１ａは伸びやすくなる。このためＲＥＳＵＲＦ効果に
よってｎ- 型半導体層２とｐ+ 型半導体領域５との間の
ｐｎ接合での電界は緩和される。
【０１２８】更にソース電極６に印加する電位を増加さ
せると、図４２に示されるように空乏層４１ｃは左側へ
も伸びてゆき、終には図４３に示されるように空乏層４
１によってｎ- 型半導体層２とｐ- 型半導体領域１６と
は完全に空乏化してしまう。
せると、図４２に示されるように空乏層４１ｃは左側へ
も伸びてゆき、終には図４３に示されるように空乏層４
１によってｎ- 型半導体層２とｐ- 型半導体領域１６と
は完全に空乏化してしまう。
【０１２９】ｐ- 型半導体領域１６の不純物濃度は、こ
のように空乏化するように制御されることが望ましい。
第１実施例と同様の最適化を行った場合には電界強度の
位置の依存性は、第１実施例で示された図６と同様であ
り、その耐圧は数６で示される。
のように空乏化するように制御されることが望ましい。
第１実施例と同様の最適化を行った場合には電界強度の
位置の依存性は、第１実施例で示された図６と同様であ
り、その耐圧は数６で示される。
【０１３０】したがって、第１実施例と同様に、第２の
領域３ｂにおいて誘電体層３の厚さｔ0 を比較的薄くし
てＲＥＳＵＲＦ効果を損なうことがないようにする一
方、第１の領域３ａにおいて誘電体層３の厚さｔ1 を比
較的厚くして電圧降下を稼ぐことにより、ソース電極６
とドレイン電極７との間の耐圧を向上することができ
る。
領域３ｂにおいて誘電体層３の厚さｔ0 を比較的薄くし
てＲＥＳＵＲＦ効果を損なうことがないようにする一
方、第１の領域３ａにおいて誘電体層３の厚さｔ1 を比
較的厚くして電圧降下を稼ぐことにより、ソース電極６
とドレイン電極７との間の耐圧を向上することができ
る。
【０１３１】次にゲート電極１４の電位をソース電極６
の電位に対して低下させてゆくと、ゲート電極１４直下
のｎ- 型半導体層２、ｎ+ 型半導体領域４の上面がｐ反
転し、ｐ+ 型半導体領域１５からｐ- 型半導体領域１６
を通ってｐ+ 型半導体領域５へとホール電流が流れて、
誘電体分離半導体装置１０６はオン状態となる。
の電位に対して低下させてゆくと、ゲート電極１４直下
のｎ- 型半導体層２、ｎ+ 型半導体領域４の上面がｐ反
転し、ｐ+ 型半導体領域１５からｐ- 型半導体領域１６
を通ってｐ+ 型半導体領域５へとホール電流が流れて、
誘電体分離半導体装置１０６はオン状態となる。
【０１３２】また、再びゲート電極１４の電位をドレイ
ン電極７と同じにするとｐ反転層が消滅し、オフ状態と
なる。
ン電極７と同じにするとｐ反転層が消滅し、オフ状態と
なる。
【０１３３】第１１実施例．図４４はこの発明の第１１
実施例である、誘電体分離半導体装置１０７の断面斜視
図であり、図４５は誘電体分離半導体装置１０７の断面
図である。誘電体分離半導体装置１０７の構成は、第９
実施例に示された誘電体分離半導体装置１０５におい
て、電極６をｐ+ 型半導体領域１５のみならずｎ+ 型半
導体領域４にも接続したものであり、その他は誘電体分
離半導体装置１０５と同様の構成を有しており、ｎチャ
ンネルＩＧＢＴとして動作する。そのため耐圧の保持機
構は第９実施例と同様であり、エミッタ電極７及びゲー
ト電極１４並びに裏面電極８の電位をいずれも０Ｖに
し、コレクタ電極６に正の電位を与えてこれを漸次増加
させた場合に耐圧を保持する状態となる。そして第１１
実施例においても耐圧の保持に関して第９実施例と同様
の効果を得ることができる。
実施例である、誘電体分離半導体装置１０７の断面斜視
図であり、図４５は誘電体分離半導体装置１０７の断面
図である。誘電体分離半導体装置１０７の構成は、第９
実施例に示された誘電体分離半導体装置１０５におい
て、電極６をｐ+ 型半導体領域１５のみならずｎ+ 型半
導体領域４にも接続したものであり、その他は誘電体分
離半導体装置１０５と同様の構成を有しており、ｎチャ
ンネルＩＧＢＴとして動作する。そのため耐圧の保持機
構は第９実施例と同様であり、エミッタ電極７及びゲー
ト電極１４並びに裏面電極８の電位をいずれも０Ｖに
し、コレクタ電極６に正の電位を与えてこれを漸次増加
させた場合に耐圧を保持する状態となる。そして第１１
実施例においても耐圧の保持に関して第９実施例と同様
の効果を得ることができる。
【０１３４】一方、ゲート電極１４に正の電圧を印加す
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してコレクタ電極６
へと電子電流が流れだす。
ると、ｐ+ 型半導体領域５のうちゲート電極１４の直下
にある部分がｎ反転してチャネルが形成される。従って
ｎ+型半導体領域１２から、ｐ+ 型半導体領域５中のチ
ャネル及びｎ- 型半導体層２を経由してコレクタ電極６
へと電子電流が流れだす。
【０１３５】電子電流の密度が低い内は、ｎ+ 型半導体
領域４を通ってコレクタ電極６へと電子電流が流れ込む
が、電子電流の密度が高くなるとｎ+ 型半導体領域４内
で発生する電圧降下のためにｐ+ 型半導体領域１５とｎ
+ 型半導体領域４との間で順バイアスが加わり、ホール
電流がｐ+ 型半導体領域１５からｎ- 型半導体層２へ流
れ込む。このホール電流によってｎ- 型半導体層２は伝
導度変調を起こし、誘電体分離半導体装置１０７がオン
状態となる。
領域４を通ってコレクタ電極６へと電子電流が流れ込む
が、電子電流の密度が高くなるとｎ+ 型半導体領域４内
で発生する電圧降下のためにｐ+ 型半導体領域１５とｎ
+ 型半導体領域４との間で順バイアスが加わり、ホール
電流がｐ+ 型半導体領域１５からｎ- 型半導体層２へ流
れ込む。このホール電流によってｎ- 型半導体層２は伝
導度変調を起こし、誘電体分離半導体装置１０７がオン
状態となる。
【０１３６】このように、オン状態においては第９実施
例に比較して伝導度変調が起こりにくいという欠点があ
るものの、ターンオフする場合にはｐ+ 型半導体領域１
５とｎ+ 型半導体領域４との間に加わる前述の順バイア
スが消滅した時点でホール電流の注入は停止するため、
ターンオフのロスが小さく、高速な動作ができる。
例に比較して伝導度変調が起こりにくいという欠点があ
るものの、ターンオフする場合にはｐ+ 型半導体領域１
５とｎ+ 型半導体領域４との間に加わる前述の順バイア
スが消滅した時点でホール電流の注入は停止するため、
ターンオフのロスが小さく、高速な動作ができる。
【０１３７】第１２実施例．図４６はこの発明の第１２
実施例である、誘電体分離半導体装置１０８の断面斜視
図であり、図４７は誘電体分離半導体装置１０８の断面
図である。誘電体分離半導体装置１０８の構成は、第１
０実施例に示された誘電体分離半導体装置１０６におい
て、ｐ+ 半導体領域５の上面に選択的にｎ+ 半導体領域
１７を形成し、電極７をｐ+ 半導体領域５ではなくｎ+
半導体領域１７に接続したものであり、その他は誘電体
分離半導体装置１０６と同様の構成を有している。その
ため耐圧の保持機構は第１０実施例と同様である。
実施例である、誘電体分離半導体装置１０８の断面斜視
図であり、図４７は誘電体分離半導体装置１０８の断面
図である。誘電体分離半導体装置１０８の構成は、第１
０実施例に示された誘電体分離半導体装置１０６におい
て、ｐ+ 半導体領域５の上面に選択的にｎ+ 半導体領域
１７を形成し、電極７をｐ+ 半導体領域５ではなくｎ+
半導体領域１７に接続したものであり、その他は誘電体
分離半導体装置１０６と同様の構成を有している。その
ため耐圧の保持機構は第１０実施例と同様である。
【０１３８】但し誘電体分離半導体装置１０８はｐチャ
ンネルＩＧＢＴとして動作するので、電極７はコレクタ
電極として、電極６はエミッタ電極として機能する。よ
って、以下それぞれ「コレクタ電極７」、「エミッタ電
極６」として表記する。
ンネルＩＧＢＴとして動作するので、電極７はコレクタ
電極として、電極６はエミッタ電極として機能する。よ
って、以下それぞれ「コレクタ電極７」、「エミッタ電
極６」として表記する。
【０１３９】コレクタ電極７及び裏面電極８をいずれも
０Ｖにし、エミッタ電極６及びゲート電極１４に正の電
圧を印加して漸次増加させた場合には、誘電体分離半導
体装置１０８は耐圧を保持する状態となる。そして第１
２実施例においても耐圧の保持に関して第１０実施例と
同様の効果を得ることができる。
０Ｖにし、エミッタ電極６及びゲート電極１４に正の電
圧を印加して漸次増加させた場合には、誘電体分離半導
体装置１０８は耐圧を保持する状態となる。そして第１
２実施例においても耐圧の保持に関して第１０実施例と
同様の効果を得ることができる。
【０１４０】次にゲート電極１４の電位をエミッタ電極
６の電位に対して低下させてゆくと、ゲート電極１４直
下のｎ- 型半導体層２、ｎ+ 型半導体領域４の上面がｐ
反転し、ｐ+ 型半導体領域１５からｐ- 型半導体領域１
６を通ってｐ+ 型半導体領域５へとホール電流が流れ
る。
６の電位に対して低下させてゆくと、ゲート電極１４直
下のｎ- 型半導体層２、ｎ+ 型半導体領域４の上面がｐ
反転し、ｐ+ 型半導体領域１５からｐ- 型半導体領域１
６を通ってｐ+ 型半導体領域５へとホール電流が流れ
る。
【０１４１】一方、ｎ+ 型半導体領域１７から電子電流
がｎ- 型半導体層２へ流れ込み、誘電体分離半導体装置
１０８はオン状態となる。誘電体分離半導体装置１０６
と比較すると、この誘電体分離半導体装置１０８は、電
子電流の分だけ電流密度を上昇させる事ができる。
がｎ- 型半導体層２へ流れ込み、誘電体分離半導体装置
１０８はオン状態となる。誘電体分離半導体装置１０６
と比較すると、この誘電体分離半導体装置１０８は、電
子電流の分だけ電流密度を上昇させる事ができる。
【０１４２】再びデータ電極１４の電位をエミッタ電極
６と同じにすると、ｐ反転した部分が消滅し、ｎ+ 半導
体領域１７から流れ込んだ電子は、ｎ+ 型半導体領域４
に流れ込んでオフ状態となる。このとき、誘電体分離半
導体装置１０７と同様に、コレクタ電極７をｎ+ 半導体
領域１７とｐ+ 半導体領域５の両方にコンタクトさせた
場合には、ターンオフのロスが小さく、高速な動作がで
きる。
６と同じにすると、ｐ反転した部分が消滅し、ｎ+ 半導
体領域１７から流れ込んだ電子は、ｎ+ 型半導体領域４
に流れ込んでオフ状態となる。このとき、誘電体分離半
導体装置１０７と同様に、コレクタ電極７をｎ+ 半導体
領域１７とｐ+ 半導体領域５の両方にコンタクトさせた
場合には、ターンオフのロスが小さく、高速な動作がで
きる。
【０１４３】第１３実施例．図４８はこの発明の第１３
実施例である、誘電体分離半導体装置１０９の断面斜視
図であり、図４９は誘電体分離半導体装置１０９の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+ 型半導体領域５、電極６及びゲー
ト電極１４、裏面電極８、絶縁膜９、ｐ+ 型半導体領域
１５の位置関係は、第９実施例において示された誘電体
分離半導体装置１０５と同様である。
実施例である、誘電体分離半導体装置１０９の断面斜視
図であり、図４９は誘電体分離半導体装置１０９の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+ 型半導体領域５、電極６及びゲー
ト電極１４、裏面電極８、絶縁膜９、ｐ+ 型半導体領域
１５の位置関係は、第９実施例において示された誘電体
分離半導体装置１０５と同様である。
【０１４４】但し、第９実施例においてｎ+ 半導体領域
１２に相当するものは形成されておらず、電極７に相当
するものとして電極７ａが設けられている。
１２に相当するものは形成されておらず、電極７に相当
するものとして電極７ａが設けられている。
【０１４５】また、ｎ- 型半導体層２の上面においてｐ
+ 型半導体領域５よりも電極６に近い方にｐ型半導体領
域１８が選択的に形成され、その端部は、ゲート電極１
４の下方の内のｐ+ 型半導体領域５と反対側に位置す
る。そしてｎ+ 半導体領域１９がｐ型半導体領域１８の
上面に選択的に形成され、その端部も電極１４の下方に
位置する。即ち電極１４は絶縁層１１を介して、ｎ+ 型
半導体領域１９、ｐ型半導体領域１８、ｎ- 型半導体層
２、ｐ+ 型半導体領域５の配列と対峙している。この電
極１４の直下に位置する絶縁層１１は例えば酸化膜によ
って形成され、ゲート酸化膜１３として機能する。
+ 型半導体領域５よりも電極６に近い方にｐ型半導体領
域１８が選択的に形成され、その端部は、ゲート電極１
４の下方の内のｐ+ 型半導体領域５と反対側に位置す
る。そしてｎ+ 半導体領域１９がｐ型半導体領域１８の
上面に選択的に形成され、その端部も電極１４の下方に
位置する。即ち電極１４は絶縁層１１を介して、ｎ+ 型
半導体領域１９、ｐ型半導体領域１８、ｎ- 型半導体層
２、ｐ+ 型半導体領域５の配列と対峙している。この電
極１４の直下に位置する絶縁層１１は例えば酸化膜によ
って形成され、ゲート酸化膜１３として機能する。
【０１４６】更に絶縁層１１の内、ｎ+ 半導体領域１９
の上部に位置する部分が開口され、電極７ｂがｎ+ 半導
体領域１９と接続するように形成される。一般に電極７
ｂは電極７ａと短絡して接続して用いられる。
の上部に位置する部分が開口され、電極７ｂがｎ+ 半導
体領域１９と接続するように形成される。一般に電極７
ｂは電極７ａと短絡して接続して用いられる。
【０１４７】従って誘電体分離半導体装置１０９はｎチ
ャンネルＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈ
ｙｒｉｓｔｏｒ）を形成している。このサイリスタにお
いて、電極７ａ，７ｂは一括してカソード電極として、
電極６はアノード電極として、電極１４はゲート電極と
して、それぞれ機能するため、以下この実施例では（電
極７ａ，７ｂを一括して扱って）「カソード電極７」、
「アノード電極６」、「ゲート電極１４」との表現を用
いることとする。
ャンネルＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈ
ｙｒｉｓｔｏｒ）を形成している。このサイリスタにお
いて、電極７ａ，７ｂは一括してカソード電極として、
電極６はアノード電極として、電極１４はゲート電極と
して、それぞれ機能するため、以下この実施例では（電
極７ａ，７ｂを一括して扱って）「カソード電極７」、
「アノード電極６」、「ゲート電極１４」との表現を用
いることとする。
【０１４８】カソード電極７、ゲート電極１４及び裏面
電極８をいずれも０Ｖにし、アノード電極６に正の電圧
を印加して漸次増加させた場合には、ｐ型半導体領域１
８及びｐ+ 型半導体領域５がｎ- 型半導体層２と作るｐ
ｎ接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第１実施例と同様であり、
第１実施例と同様に耐圧の向上が可能となる。
電極８をいずれも０Ｖにし、アノード電極６に正の電圧
を印加して漸次増加させた場合には、ｐ型半導体領域１
８及びｐ+ 型半導体領域５がｎ- 型半導体層２と作るｐ
ｎ接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第１実施例と同様であり、
第１実施例と同様に耐圧の向上が可能となる。
【０１４９】耐圧を保持する状態からゲート電極１４の
電位を正にすると、ゲート電極１４の直下のｐ型半導体
領域１８がｎ反転する。よって、ｎ+ 型半導体領域１９
からｎ- 型半導体層２を通ってアノード電極６へ電子電
流が流れだす。
電位を正にすると、ゲート電極１４の直下のｐ型半導体
領域１８がｎ反転する。よって、ｎ+ 型半導体領域１９
からｎ- 型半導体層２を通ってアノード電極６へ電子電
流が流れだす。
【０１５０】一方、ｐ+ 型半導体領域１５からｎ- 型半
導体層２に向かってホール電流が注入される。このホー
ル電流はｐ型半導体領域１８からｎ+ 型半導体領域１９
に流れ込み、ｎ+ 型半導体領域１９とｐ型半導体領域１
８との間には順バイアスが加わる。従って、電極７ｂと
アノード電極６との間でサイリスタ動作が生じ、オン状
態となる。
導体層２に向かってホール電流が注入される。このホー
ル電流はｐ型半導体領域１８からｎ+ 型半導体領域１９
に流れ込み、ｎ+ 型半導体領域１９とｐ型半導体領域１
８との間には順バイアスが加わる。従って、電極７ｂと
アノード電極６との間でサイリスタ動作が生じ、オン状
態となる。
【０１５１】この状態から、ゲート電極１４の電位を負
にすると、ゲート電極１４直下のｎ- 型半導体層２がｐ
反転し、ｐ型半導体領域１８とｐ+ 型半導体領域５が短
絡される。よって電極７ａ，７ｂを介してｎ+ 型半導体
領域１９とｐ型半導体領域１８とが導通し、これらの間
の電位差が消失してサイリスタ動作は停止し、誘電体分
離半導体装置１０９はオフ状態となる。
にすると、ゲート電極１４直下のｎ- 型半導体層２がｐ
反転し、ｐ型半導体領域１８とｐ+ 型半導体領域５が短
絡される。よって電極７ａ，７ｂを介してｎ+ 型半導体
領域１９とｐ型半導体領域１８とが導通し、これらの間
の電位差が消失してサイリスタ動作は停止し、誘電体分
離半導体装置１０９はオフ状態となる。
【０１５２】アノード電極６をｎ+ 型半導体領域４とｐ
+ 型半導体領域１５の両方に接続した場合には、第１１
実施例と同様にターンオフ時のロスが小さくなって、高
速な動作が可能となる。
+ 型半導体領域１５の両方に接続した場合には、第１１
実施例と同様にターンオフ時のロスが小さくなって、高
速な動作が可能となる。
【０１５３】第１４実施例．図５０はこの発明の第１４
実施例である、誘電体分離半導体装置１１０の断面斜視
図であり、図５１は誘電体分離半導体装置１１０の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+ 型半導体領域５、電極６、裏面電
極８、絶縁膜９、ｐ+ 型半導体領域１５の位置関係は、
第９実施例において示された誘電体分離半導体装置１０
５と同様である。
実施例である、誘電体分離半導体装置１１０の断面斜視
図であり、図５１は誘電体分離半導体装置１１０の断面
図である。半導体基板１、ｎ- 型半導体層２、誘電体層
３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ+
型半導体領域４、ｐ+ 型半導体領域５、電極６、裏面電
極８、絶縁膜９、ｐ+ 型半導体領域１５の位置関係は、
第９実施例において示された誘電体分離半導体装置１０
５と同様である。
【０１５４】但し、第９実施例に比較して更にｐ型半導
体領域２０がｎ- 型半導体層２の上面に選択的に形成さ
れている。ｐ型半導体領域２０はｐ+ 型半導体領域５よ
りも電極６に近く形成されており、かつｐ+ 型半導体領
域５と接触している。
体領域２０がｎ- 型半導体層２の上面に選択的に形成さ
れている。ｐ型半導体領域２０はｐ+ 型半導体領域５よ
りも電極６に近く形成されており、かつｐ+ 型半導体領
域５と接触している。
【０１５５】また、誘電体分離半導体装置１０５におけ
るｎ+ 半導体領域１２に相当するｎ+ 半導体領域１２ａ
が、更にｎ+ 半導体領域１２ｂがｐ型半導体領域２０の
上面内に選択的に形成されている。
るｎ+ 半導体領域１２に相当するｎ+ 半導体領域１２ａ
が、更にｎ+ 半導体領域１２ｂがｐ型半導体領域２０の
上面内に選択的に形成されている。
【０１５６】そして絶縁膜１１は、２つの電極１４ａ，
１４ｂを内包している。電極１４ａは絶縁層１１を介し
て、ｎ+ 型半導体領域１２ａ、ｐ+ 型半導体領域５及び
ｐ型半導体領域２０、ｎ+ 型半導体領域１２ｂの配列と
対峙している。この電極１４ａの直下に位置する絶縁層
１１は例えば酸化膜によって形成され、ゲート酸化膜１
３ａとして機能する。
１４ｂを内包している。電極１４ａは絶縁層１１を介し
て、ｎ+ 型半導体領域１２ａ、ｐ+ 型半導体領域５及び
ｐ型半導体領域２０、ｎ+ 型半導体領域１２ｂの配列と
対峙している。この電極１４ａの直下に位置する絶縁層
１１は例えば酸化膜によって形成され、ゲート酸化膜１
３ａとして機能する。
【０１５７】電極１４ｂは絶縁層１１を介して、ｎ+ 型
半導体領域１２ｂ、ｐ型半導体領域２０、ｎ- 型半導体
層２の配列と対峙している。この電極１４ｂの直下に位
置する絶縁層１１は例えば酸化膜によって形成され、ゲ
ート酸化膜１３ｂとして機能する。一般に電極１４ｂは
電極１４ａと短絡して接続して用いられる。
半導体領域１２ｂ、ｐ型半導体領域２０、ｎ- 型半導体
層２の配列と対峙している。この電極１４ｂの直下に位
置する絶縁層１１は例えば酸化膜によって形成され、ゲ
ート酸化膜１３ｂとして機能する。一般に電極１４ｂは
電極１４ａと短絡して接続して用いられる。
【０１５８】つまり誘電体分離半導体装置１１０はｎチ
ャンネルＥＳＴ（ＥｍｉｔｔｅｒＳｗｉｔｃｈｅｄ Ｔ
ｈｙｒｉｓｔｏｒ）を形成している。このサイリスタに
おいて、電極６はアノード電極として、電極７はカソー
ド電極として、電極１４ａ，１４ｂは一括してゲート電
極として、それぞれ機能するため、以下この実施例では
「アノード電極６」、「カソード電極７」、（電極１４
ａ，１４ｂを一括して扱って）「ゲート電極１４」との
表現を用いることとする。
ャンネルＥＳＴ（ＥｍｉｔｔｅｒＳｗｉｔｃｈｅｄ Ｔ
ｈｙｒｉｓｔｏｒ）を形成している。このサイリスタに
おいて、電極６はアノード電極として、電極７はカソー
ド電極として、電極１４ａ，１４ｂは一括してゲート電
極として、それぞれ機能するため、以下この実施例では
「アノード電極６」、「カソード電極７」、（電極１４
ａ，１４ｂを一括して扱って）「ゲート電極１４」との
表現を用いることとする。
【０１５９】カソード電極７、ゲート電極１４及び裏面
電極８をいずれも０Ｖにし、アノード電極６に正の電圧
を印加して漸次増加させた場合には、ｐ型半導体領域２
０及びｐ+ 型半導体領域５がｎ- 型半導体層２と作るｐ
ｎ接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第１実施例と同様であり、
従って第１実施例と同様の耐圧の向上が可能となる。
電極８をいずれも０Ｖにし、アノード電極６に正の電圧
を印加して漸次増加させた場合には、ｐ型半導体領域２
０及びｐ+ 型半導体領域５がｎ- 型半導体層２と作るｐ
ｎ接合から空乏層が伸びる。そして耐圧を保持する状態
となる。この耐圧保持機構は第１実施例と同様であり、
従って第１実施例と同様の耐圧の向上が可能となる。
【０１６０】耐圧を保持する状態からゲート電極１４の
電位を正にすると、ゲート電極１４の直下のｐ+ 型半導
体領域５及びｐ型半導体領域２０がｎ反転する。よっ
て、ｎ+ 型半導体領域１２ａからｎ+ 型半導体領域１２
ｂ及びｎ- 型半導体層２を経由してｐ+ 型半導体領域１
５へ電子電流が流れだす。
電位を正にすると、ゲート電極１４の直下のｐ+ 型半導
体領域５及びｐ型半導体領域２０がｎ反転する。よっ
て、ｎ+ 型半導体領域１２ａからｎ+ 型半導体領域１２
ｂ及びｎ- 型半導体層２を経由してｐ+ 型半導体領域１
５へ電子電流が流れだす。
【０１６１】一方、ｐ+ 型半導体領域１５からｎ- 型半
導体層２に向かってホール電流が注入される。このホー
ル電流はｐ型半導体領域２０を経由してカソード電極７
に流れ込み、その際に電圧降下を発生する。一方、ｎ+
型半導体領域１２ａはカソード電極７に接続され、また
ｎ+ 型半導体領域１２ａとｎ+ 型半導体領域１２ｂとの
間に存在するｎ反転層がｎ+ 型半導体領域１２ｂをｎ+
型半導体領域１２ａに接続する。このため、ｎ+ 型半導
体領域１２ｂとｐ型半導体領域２０の間には順バイアス
が加わることになる。
導体層２に向かってホール電流が注入される。このホー
ル電流はｐ型半導体領域２０を経由してカソード電極７
に流れ込み、その際に電圧降下を発生する。一方、ｎ+
型半導体領域１２ａはカソード電極７に接続され、また
ｎ+ 型半導体領域１２ａとｎ+ 型半導体領域１２ｂとの
間に存在するｎ反転層がｎ+ 型半導体領域１２ｂをｎ+
型半導体領域１２ａに接続する。このため、ｎ+ 型半導
体領域１２ｂとｐ型半導体領域２０の間には順バイアス
が加わることになる。
【０１６２】したがってｎ+ 型半導体領域１２ｂとｐ+
型半導体領域１５との間でサイリスタ動作が生じ、これ
と電極１４ａ直下のｎチャンネルＭＯＳとが直列になる
形でオン状態になる。
型半導体領域１５との間でサイリスタ動作が生じ、これ
と電極１４ａ直下のｎチャンネルＭＯＳとが直列になる
形でオン状態になる。
【０１６３】この状態において、ゲート電極１４の電位
を０に戻すと、電極１４ａの直下のｎ反転層が消滅する
ため、サイリスタに電流を供給できなくなり、オフ状態
となる。第１１実施例と同様に、電極６をｎ+ 型半導体
領域４とｐ+ 型半導体領域の両方に接続した場合はター
ンオフのロスが小さく、高速な動作が可能となる。
を０に戻すと、電極１４ａの直下のｎ反転層が消滅する
ため、サイリスタに電流を供給できなくなり、オフ状態
となる。第１１実施例と同様に、電極６をｎ+ 型半導体
領域４とｐ+ 型半導体領域の両方に接続した場合はター
ンオフのロスが小さく、高速な動作が可能となる。
【０１６４】＜その他の応用例＞．上記第７乃至第１４
実施例は第１実施例に対応する態様、即ち絶縁層３にお
ける第１の領域３ａが第２の領域３ｂよりも厚い絶縁層
である態様について各種デバイスへの応用を示してい
る。しかし、第２乃至第３実施例に対応する態様を上記
第７乃至第１４実施例と同様にして各種デバイスに応用
することもできる。
実施例は第１実施例に対応する態様、即ち絶縁層３にお
ける第１の領域３ａが第２の領域３ｂよりも厚い絶縁層
である態様について各種デバイスへの応用を示してい
る。しかし、第２乃至第３実施例に対応する態様を上記
第７乃至第１４実施例と同様にして各種デバイスに応用
することもできる。
【０１６５】更に、本発明の各実施例において示された
誘電体分離半導体装置は個別半導体として単体で構成さ
れるだけでなく、他の低耐圧素子等と共に集積回路の一
部として構成されることもできる。
誘電体分離半導体装置は個別半導体として単体で構成さ
れるだけでなく、他の低耐圧素子等と共に集積回路の一
部として構成されることもできる。
【０１６６】
【発明の効果】以上に説明したように、この発明にかか
る誘電体分離半導体装置によれば、ＲＥＳＵＲＦ効果を
損なうことがないようにする一方、電圧降下を稼いで耐
圧を従来の場合よりも向上させることができる。
る誘電体分離半導体装置によれば、ＲＥＳＵＲＦ効果を
損なうことがないようにする一方、電圧降下を稼いで耐
圧を従来の場合よりも向上させることができる。
【０１６７】またこの発明にかかる誘電体分離半導体装
置の製造方法によれば、この発明にかかる誘電体分離半
導体装置を製造することができる。特に、第１の半導体
層を誘電体層の第１の領域と対峙して形成することを容
易にすることができる。
置の製造方法によれば、この発明にかかる誘電体分離半
導体装置を製造することができる。特に、第１の半導体
層を誘電体層の第１の領域と対峙して形成することを容
易にすることができる。
【図１】この発明の第１実施例を示す断面斜視図であ
る。
る。
【図２】この発明の第１実施例を示す断面図である。
【図３】この発明の第１実施例を説明する断面図であ
る。
る。
【図４】この発明の第１実施例を説明するグラフであ
る。
る。
【図５】この発明の第１実施例を説明する断面図であ
る。
る。
【図６】この発明の第１実施例を説明するグラフであ
る。
る。
【図７】この発明の第１実施例を説明するグラフであ
る。
る。
【図８】この発明の第２実施例を示す断面斜視図であ
る。
る。
【図９】この発明の第２実施例を示す断面図である。
【図１０】この発明の第２実施例を説明する断面図であ
る。
る。
【図１１】この発明の第２実施例を説明するグラフであ
る。
る。
【図１２】この発明の第２実施例を説明する断面図であ
る。
る。
【図１３】この発明の第２実施例を説明するグラフであ
る。
る。
【図１４】この発明の第２実施例を説明するグラフであ
る。
る。
【図１５】この発明の第３実施例を示す断面斜視図であ
る。
る。
【図１６】この発明の第３実施例を示す断面図である。
【図１７】この発明の第４実施例を示す断面図である。
【図１８】この発明の第４実施例を示す断面図である。
【図１９】この発明の第４実施例を示す断面図である。
【図２０】この発明の第４実施例を示す断面図である。
【図２１】この発明の第４実施例を示す断面図である。
【図２２】この発明の第４実施例を示す断面図である。
【図２３】この発明の第５実施例を示す断面図である。
【図２４】この発明の第５実施例を示す断面図である。
【図２５】この発明の第５実施例を示す断面図である。
【図２６】この発明の第６実施例を示す断面図である。
【図２７】この発明の第６実施例を示す断面図である。
【図２８】この発明の第６実施例を示す断面図である。
【図２９】この発明の第７実施例を示す断面斜視図であ
る。
る。
【図３０】この発明の第７実施例を示す断面図である。
【図３１】この発明の第７実施例を説明する断面図であ
る。
る。
【図３２】この発明の第７実施例を説明するグラフであ
る。
る。
【図３３】この発明の第７実施例を説明する断面図であ
る。
る。
【図３４】この発明の第７実施例を説明するグラフであ
る。
る。
【図３５】この発明の第８実施例を示す断面斜視図であ
る。
る。
【図３６】この発明の第８実施例を示す断面図である。
【図３７】この発明の第９実施例を示す断面斜視図であ
る。
る。
【図３８】この発明の第９実施例を示す断面図である。
【図３９】この発明の第１０実施例を示す断面斜視図で
ある。
ある。
【図４０】この発明の第１０実施例を示す断面図であ
る。
る。
【図４１】この発明の第１０実施例を説明する断面図で
ある。
ある。
【図４２】この発明の第１０実施例を説明する断面図で
ある。
ある。
【図４３】この発明の第１０実施例を説明する断面図で
ある。
ある。
【図４４】この発明の第１１実施例を示す断面斜視図で
ある。
ある。
【図４５】この発明の第１１実施例を示す断面図であ
る。
る。
【図４６】この発明の第１２実施例を示す断面斜視図で
ある。
ある。
【図４７】この発明の第１２実施例を示す断面図であ
る。
る。
【図４８】この発明の第１３実施例を示す断面斜視図で
ある。
ある。
【図４９】この発明の第１３実施例を示す断面図であ
る。
る。
【図５０】この発明の第１４実施例を示す断面斜視図で
ある。
ある。
【図５１】この発明の第１４実施例を示す断面図であ
る。
る。
【図５２】従来の技術を示す断面図である。
【図５３】従来の技術を示す断面図である。
【図５４】従来の技術を示す断面図である。
【図５５】従来の技術を示すグラフである。
【図５６】従来の技術を示す断面図である。
【図５７】従来の技術を示すグラフである。
１ 半導体基板 １ｄ 凹面 ２ ｎ- 型半導体層 ３ 誘電体層 ３ａ 第１の領域 ３ｂ 第２の領域 ３ｃ，１０ 絶縁体帯 ４，１２，１２ａ，１２ｂ，１７，１９ ｎ+ 型半導体
領域 ５，１５ ｐ+ 型半導体領域 １６ ｐ- 型半導体領域 １８ ｐ型半導体領域 ６，７，７ａ，７ｂ，１４，１４ａ，１４ｂ，７１ 電
極 ８ 裏面電極 ２１ ボロンガラス ２１ａ，２７ｃ 残部 ２２，２６ａ，２６ｂ，２７ａ，２７ｂ 酸化膜 ３０ ｎ- 型半導体基板
領域 ５，１５ ｐ+ 型半導体領域 １６ ｐ- 型半導体領域 １８ ｐ型半導体領域 ６，７，７ａ，７ｂ，１４，１４ａ，１４ｂ，７１ 電
極 ８ 裏面電極 ２１ ボロンガラス ２１ａ，２７ｃ 残部 ２２，２６ａ，２６ｂ，２７ａ，２７ｂ 酸化膜 ３０ ｎ- 型半導体基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【数１】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】このような条件での耐圧Ｖは数２で示され
る。但し、ｎ+ 型半導体領域４の厚さは無視している。
る。但し、ｎ+ 型半導体領域４の厚さは無視している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】第６の変形として、望ましくは第４の変形
において、第３の半導体層の上面内において、第４の半
導体層の近傍で第１の電極に近い方に形成された、第１
導電型の第６の半導体層を更に備える。そして第４の変
形における制御電極は、第１の半導体層と対峙する代わ
りに第６の半導体層と対峙し、第１の制御電極として機
能する。そして第１の制御電極の近傍の第１の電極に近
い方に形成され、第１、第３及び第６の半導体層の上方
においてこれらと電気的に接続されつつ対峙する、第２
の制御電極を更に備える。
において、第３の半導体層の上面内において、第４の半
導体層の近傍で第１の電極に近い方に形成された、第１
導電型の第６の半導体層を更に備える。そして第４の変
形における制御電極は、第１の半導体層と対峙する代わ
りに第６の半導体層と対峙し、第１の制御電極として機
能する。そして第１の制御電極の近傍の第１の電極に近
い方に形成され、第１、第３及び第６の半導体層の上方
においてこれらと電気的に接続されつつ対峙する、第２
の制御電極を更に備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】数２と数６、または数２と数７の比較から
わかるように、第１の領域３ａにおける誘電体層３の厚
さをその比誘電率で除した値が、第２の領域３ｂにおけ
る誘電体層３の厚さをその比誘電率で除した値よりも大
きい場合にはこの発明の効果を得ることができる。これ
は、第２実施例のシミュレーション結果と第１実施例の
シミュレーション結果（図７）とを併せて検討すること
で確認することができる。
わかるように、第１の領域３ａにおける誘電体層３の厚
さをその比誘電率で除した値が、第２の領域３ｂにおけ
る誘電体層３の厚さをその比誘電率で除した値よりも大
きい場合にはこの発明の効果を得ることができる。これ
は、第２実施例のシミュレーション結果と第１実施例の
シミュレーション結果（図７）とを併せて検討すること
で確認することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】酸化膜２３を除去した後、再び酸化膜２４
をデポジションし、酸化膜２６ａと酸化膜２６ｂの段差
を使って位置合わせを行い、酸化膜２４のパターニング
を行う。このパターニングされた酸化膜２４をマスクと
してｎ- 型半導体層２を選択的にエッチングし、酸化膜
２６ｂに達する溝９ａを穿つ。以上の工程により、図２
５に示された構造を得ることができる。
をデポジションし、酸化膜２６ａと酸化膜２６ｂの段差
を使って位置合わせを行い、酸化膜２４のパターニング
を行う。このパターニングされた酸化膜２４をマスクと
してｎ- 型半導体層２を選択的にエッチングし、酸化膜
２６ｂに達する溝９ａを穿つ。以上の工程により、図２
５に示された構造を得ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】酸化膜２３を除去した後、再び酸化膜２４
をデポジションし、酸化膜の残部２７ｃを使って位置合
わせを行い、酸化膜２４のパターニングを行う。このパ
ターニングされた酸化膜２４をマスクとしてｎ- 型半導
体層２を選択的にエッチングし、酸化膜２７ｂに達する
溝９ａを穿つ。以上の工程により、図２８に示された構
造を得ることができる。
をデポジションし、酸化膜の残部２７ｃを使って位置合
わせを行い、酸化膜２４のパターニングを行う。このパ
ターニングされた酸化膜２４をマスクとしてｎ- 型半導
体層２を選択的にエッチングし、酸化膜２７ｂに達する
溝９ａを穿つ。以上の工程により、図２８に示された構
造を得ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正内容】
【０１１８】但し、ｎ+ 型半導体領域４の上面にはｐ+
型半導体領域１５が選択的に形成され、電極６はｐ+ 型
半導体領域１５を介してｎ+ 型半導体領域４と接続され
ている。つまりｎ+ 型半導体領域１２、ｐ+ 型半導体領
域５、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５はゲ
ート電極１４及びゲート酸化膜１３と共にｎチャネルＩ
ＧＢＴを形成している。このｎチャネルＩＧＢＴにおい
て、電極７はエミッタ電極として、電極６はコレクタ電
極として、それぞれ機能するため、以下この実施例では
「エミッタ電極７」、「コレクタ電極６」との表現を用
いることとする。
型半導体領域１５が選択的に形成され、電極６はｐ+ 型
半導体領域１５を介してｎ+ 型半導体領域４と接続され
ている。つまりｎ+ 型半導体領域１２、ｐ+ 型半導体領
域５、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５はゲ
ート電極１４及びゲート酸化膜１３と共にｎチャネルＩ
ＧＢＴを形成している。このｎチャネルＩＧＢＴにおい
て、電極７はエミッタ電極として、電極６はコレクタ電
極として、それぞれ機能するため、以下この実施例では
「エミッタ電極７」、「コレクタ電極６」との表現を用
いることとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正内容】
【０１２４】またｎ- 型半導体層２の上面において、ｐ
+ 型半導体領域５から電極１４の外縁にかけてｐ- 型半
導体領域１６が形成されている。即ち電極１４は絶縁層
１１を介して、ｐ- 型半導体領域１６、ｎ- 型半導体層
２、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５の配列
と対峙している。この電極１４の直下に位置する絶縁層
１１は例えば酸化膜によって形成され、ゲート酸化膜１
３として機能する。
+ 型半導体領域５から電極１４の外縁にかけてｐ- 型半
導体領域１６が形成されている。即ち電極１４は絶縁層
１１を介して、ｐ- 型半導体領域１６、ｎ- 型半導体層
２、ｎ+ 型半導体領域４、ｐ+ 型半導体領域１５の配列
と対峙している。この電極１４の直下に位置する絶縁層
１１は例えば酸化膜によって形成され、ゲート酸化膜１
３として機能する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正内容】
【０１２５】つまりｐ- 型半導体領域１６、ｎ- 型半導
体層２、ｎ+ 型半導体領域４、ｐ+型半導体領域１５は
電極１４及びゲート酸化膜１３とともにｐチャネルＭＯ
Ｓトランジスタを形成している。このｐチャネルＭＯＳ
トランジスタにおいて、電極７はドレイン電極として、
電極６はソース電極として、電極１４はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極７」、「ソース電極６」、「ゲート電極１４」
との表現を用いることとする。
体層２、ｎ+ 型半導体領域４、ｐ+型半導体領域１５は
電極１４及びゲート酸化膜１３とともにｐチャネルＭＯ
Ｓトランジスタを形成している。このｐチャネルＭＯＳ
トランジスタにおいて、電極７はドレイン電極として、
電極６はソース電極として、電極１４はゲート電極とし
て、それぞれ機能するため、以下この実施例では「ドレ
イン電極７」、「ソース電極６」、「ゲート電極１４」
との表現を用いることとする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正内容】
【０１３３】第１１実施例．図４４はこの発明の第１１
実施例である、誘電体分離半導体装置１０７の断面斜視
図であり、図４５は誘電体分離半導体装置１０７の断面
図である。誘電体分離半導体装置１０７の構成は、第９
実施例に示された誘電体分離半導体装置１０５におい
て、電極６をｐ+ 型半導体領域１５のみならずｎ+ 型半
導体領域４にも直接に接続したものであり、その他は誘
電体分離半導体装置１０５と同様の構成を有しており、
ｎチャンネルＩＧＢＴとして動作する。そのため耐圧の
保持機構は第９実施例と同様であり、エミッタ電極７及
びゲート電極１４並びに裏面電極８の電位をいずれも０
Ｖにし、コレクタ電極６に正の電位を与えてこれを漸次
増加させた場合に耐圧を保持する状態となる。そして第
１１実施例においても耐圧の保持に関して第９実施例と
同様の効果を得ることができる。
実施例である、誘電体分離半導体装置１０７の断面斜視
図であり、図４５は誘電体分離半導体装置１０７の断面
図である。誘電体分離半導体装置１０７の構成は、第９
実施例に示された誘電体分離半導体装置１０５におい
て、電極６をｐ+ 型半導体領域１５のみならずｎ+ 型半
導体領域４にも直接に接続したものであり、その他は誘
電体分離半導体装置１０５と同様の構成を有しており、
ｎチャンネルＩＧＢＴとして動作する。そのため耐圧の
保持機構は第９実施例と同様であり、エミッタ電極７及
びゲート電極１４並びに裏面電極８の電位をいずれも０
Ｖにし、コレクタ電極６に正の電位を与えてこれを漸次
増加させた場合に耐圧を保持する状態となる。そして第
１１実施例においても耐圧の保持に関して第９実施例と
同様の効果を得ることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正内容】
【０１３７】第１２実施例．図４６はこの発明の第１２
実施例である、誘電体分離半導体装置１０８の断面斜視
図であり、図４７は誘電体分離半導体装置１０８の断面
図である。誘電体分離半導体装置１０８の構成は、第１
０実施例に示された誘電体分離半導体装置１０６におい
て、ｐ+ 型半導体領域５の上面に選択的にｎ+ 型半導体
領域１７を形成し、電極７をｎ+ 型半導体領域１７を介
してｐ+ 型半導体領域５に接続したものであり、その他
は誘電体分離半導体装置１０６と同様の構成を有してい
る。そのため耐圧の保持機構は第１０実施例と同様であ
る。
実施例である、誘電体分離半導体装置１０８の断面斜視
図であり、図４７は誘電体分離半導体装置１０８の断面
図である。誘電体分離半導体装置１０８の構成は、第１
０実施例に示された誘電体分離半導体装置１０６におい
て、ｐ+ 型半導体領域５の上面に選択的にｎ+ 型半導体
領域１７を形成し、電極７をｎ+ 型半導体領域１７を介
してｐ+ 型半導体領域５に接続したものであり、その他
は誘電体分離半導体装置１０６と同様の構成を有してい
る。そのため耐圧の保持機構は第１０実施例と同様であ
る。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図４１
【補正方法】変更
【補正内容】
【図４１】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図４２
【補正方法】変更
【補正内容】
【図４２】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図４３
【補正方法】変更
【補正内容】
【図４３】
Claims (18)
- 【請求項１】 電極体と、 前記電極体上に形成され、第１の厚さ及び第１の誘電率
を有する第１の領域と、第２の厚さ及び第２の誘電率を
有する第２の領域と、を含む誘電体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第２の半導体層に電気的に接続された第１の電極
と、 前記第３の半導体層に電気的に接続された第２の電極
と、 を備え、 前記第１の厚さを前記第１の誘電率で除した値が、前記
第２の厚さを前記第２の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項２】 電極体と、 前記電極体上に形成され、比較的厚い第１の領域と、比
較的薄い第２の領域とを有する誘電体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第２の半導体層に電気的に接続された第１の電極
と、 前記第３の半導体層に電気的に接続された第２の電極
と、 を備える誘電体分離半導体装置。 - 【請求項３】 電極体と、 前記電極体上に形成され、比較的低い誘電率の第１の領
域と、比較的高い誘電率の第２の領域と、を有する誘電
体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第２の半導体層に電気的に接続された第１の電極
と、 前記第３の半導体層に電気的に接続された第２の電極
と、 を備える誘電体分離半導体装置。 - 【請求項４】 前記誘電体層は、前記第２の領域におい
て比較的薄く、前記第１の領域において比較的厚い請求
項３記載の誘電体分離半導体装置。 - 【請求項５】 前記第３の半導体層の上面内に選択的に
形成され、前記第３の半導体層と共に前記第２の電極に
電気的に接続された、第１導電型の第４の半導体層と、 前記第２の電極の近傍の前記第１の電極に近い方に形成
され、前記第１、第３及び第４の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 を更に備える請求項１記載の誘電体分離半導体装置。 - 【請求項６】 前記第３の半導体層の上面内に選択的に
形成された、第１導電型の第４の半導体層と、 前記第２の電極の近傍の前記第１の電極に近い方に形成
され、前記第４の半導体層に電気的に接続された第３の
電極と、 を更に備える請求項１記載の誘電体分離半導体装置。 - 【請求項７】 前記第２の半導体層の上面内に選択的に
形成され、前記第２の半導体層と共に前記第１の電極に
電気的に接続された、第２導電型の第４の半導体層と、 前記第１の半導体層の上面内において、前記第３の半導
体層から前記第２の半導体層の近傍まで形成され、前記
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、 前記第１の電極の近傍の前記第２の電極に近い方に形成
され、前記第１、第２、第４及び第５の半導体層の上方
においてこれらと電気的に絶縁されつつ対峙する制御電
極と、 を更に備える請求項１記載の誘電体分離半導体装置。 - 【請求項８】 電極体と、 前記電極体上に形成され、第１の厚さ及び第１の誘電率
を有する第１の領域と、第２の厚さ及び第２の誘電率を
有する第２の領域と、を含む誘電体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第３の半導体層の上面内に選択的に形成された、第
１導電型の第４の半導体層と、 前記第２の半導体層の上面内に選択的に形成された、第
２導電型の第５の半導体層と、 前記第５の半導体層に電気的に接続された第１の電極
と、 前記第３及び第４の半導体層に電気的に接続された第２
の電極と、 前記第２の電極の近傍の前記第１の電極に近い方に形成
され、前記第１、第３及び第４の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 を備え、 前記第１の厚さを前記第１の誘電率で除した値が、前記
第２の厚さを前記第２の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項９】 前記第１の電極は、前記第２の半導体層
にも電気的に接続される、請求項８記載の誘電体分離半
導体装置。 - 【請求項１０】 前記第３の半導体層の上面内におい
て、前記第４の半導体層の近傍で前記第１の電極に近い
方に形成された、第１導電型の第６の半導体層と、 前記制御電極の近傍の前記第１の電極に近い方に形成さ
れ、前記第１、第３及び第６の半導体層の上方において
これらと電気的に絶縁されつつ対峙する、他の制御電極
と、 を更に備える請求項８記載の誘電体分離半導体装置。 - 【請求項１１】 電極体と、 前記電極体上に形成され、第１の厚さ及び第１の誘電率
を有する第１の領域と、第２の厚さ及び第２の誘電率を
有する第２の領域と、を含む誘電体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第２の半導体層の上面内に選択的に形成された、第
２導電型の第４の半導体層と、 前記第１の半導体層の上面内において、前記第３の半導
体層から前記第２の半導体層の近傍まで形成され、前記
第３の半導体層と比較して高抵抗である、第２導電型の
第５の半導体層と、 前記第３の半導体層の上面内において選択的に形成され
た、第１導電型の第６の半導体層と、 前記第２及び第４の半導体層に電気的に接続された第１
の電極と、 前記第６の半導体層に電気的に接続された第２の電極
と、 前記第１の電極の近傍の前記第２の電極に近い方に形成
され、前記第１、第２、第４及び第５の半導体層の上方
においてこれらと電気的に絶縁されつつ対峙する制御電
極と、 を備え、 前記第１の厚さを前記第１の誘電率で除した値が、前記
第２の厚さを前記第２の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項１２】 電極体と、 前記電極体上に形成され、第１の厚さ及び第１の誘電率
を有する第１の領域と、第２の厚さ及び第２の誘電率を
有する第２の領域と、を含む誘電体層と、 前記誘電体層上に形成された第１導電型で比較的高抵抗
の第１の半導体層と、 前記第１の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第１導電型で比較的低抵抗の第２
の半導体層と、 前記第２の領域の上方で、前記第１の半導体層の上面内
に選択的に形成された第２導電型の第３の半導体層と、 前記第２の半導体層の上面内に選択的に形成された、第
２導電型の第４の半導体層と、 前記第１の半導体層の上面内において、前記第３の半導
体層の近傍で前記第１の電極に近い方に形成された、第
２導電型の第５の半導体層と、 前記第５の半導体層の上面内に選択的に形成された第１
導電型の第６の半導体層と、 前記第１、第３、第５及び第６の半導体層の上方におい
てこれらと電気的に絶縁されつつ対峙する制御電極と、 前記第４の半導体層に電気的に接続された第１の電極
と、 前記第３の半導体層に電気的に接続された第２の電極
と、 前記第６の半導体層に電気的に接続された第３の電極
と、 を備え、 前記第１の厚さを前記第１の誘電率で除した値が、前記
第２の厚さを前記第２の誘電率で除した値よりも大きい
誘電体分離半導体装置。 - 【請求項１３】 （ａ）それぞれが第１及び第２の主面
を有する、第１の基板及び第１導電型で比較的高抵抗の
第２の基板を準備する工程と、 （ｂ）比較的厚い第１の領域と、前記第１の領域を囲む
比較的薄い第２の領域と、を有する第１の誘電体層を、
前記第１の基板の前記第１の主面上に形成する工程と、 （ｃ）前記第２の基板の前記第１の主面上に、第２の誘
電体層を形成する工程と、 （ｄ）前記第１及び第２の基板の前記第１の主面同士を
前記第１及び第２の誘電体層を介して貼り合わせる工程
と、 （ｅ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第２の基板の前記
第２の主面の側から形成する工程と、 （ｆ）前記第１及び第２の半導体層にそれぞれ電気的に
接続される第１及び第２の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項１４】 （ａ）それぞれが第１及び第２の主面
を有する、第１の基板及び第１導電型で比較的高抵抗の
第２の基板を準備する工程と、 （ｂ）第１の誘電体層を、前記第１の基板の前記第１の
主面上に形成する工程と、 （ｃ）比較的誘電率の低い第１の領域と、前記第１の領
域を囲む比較的誘電率の高い第２の領域と、を有する第
２の誘電体層を、前記第２の基板の前記第１の主面上に
形成する工程と、 （ｄ）前記第１及び第２の基板の前記第１の主面同士を
前記第１及び第２の誘電体層を介して貼り合わせる工程
と、 （ｅ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第２の基板の前記
第２の主面の側から形成する工程と、 （ｆ）前記第１及び第２の半導体層にそれぞれ電気的に
接続される第１及び第２の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項１５】 （ａ）第１及び第２の主面を有し、前
記第１の主面において比較的薄い第１の領域と、前記第
１の領域を囲む比較的厚い第２の領域と、を含む第１の
基板を準備する工程と、 （ｂ）第１導電型で比較的高抵抗であり、第１及び第２
の主面を有する第２の基板を準備する工程と、 （ｃ）前記第１の領域において凹部を構成する、比較的
誘電率の高い第１の誘電体層を、前記第１の基板の前記
第１の主面上に形成する工程と、 （ｄ）前記凹部において、比較的誘電率の低い第３の誘
電体層を充填する工程と、 （ｅ）比較的誘電率の高い第２の誘電体層を、前記第２
の基板の前記第１の主面上に形成する工程と、 （ｆ）前記第１及び第２の基板の前記第１の主面同士を
前記第１乃至第３の誘電体層を介して貼り合わせる工程
と、 （ｇ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第２の基板の前記
第２の主面の側から形成する工程と、 （ｈ）前記第１及び第２の半導体層にそれぞれ電気的に
接続される第１及び第２の電極を形成する工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項１６】 （ａ）それぞれが第１及び第２の主面
を有する、第１の基板及び第１導電型で比較的高抵抗の
第２の基板を準備する工程と、 （ｂ）比較的厚い第１の領域と、前記第１の領域を囲む
比較的薄い第２の領域と、前記第２の領域の外側に比較
的厚い第３の領域と、を有する第１の誘電体層を、前記
第１の基板の前記第１の主面上に形成する工程と、 （ｃ）前記第２の基板の前記第１の主面上に、第２の誘
電体層を形成する工程と、 （ｄ）前記第１及び第２の基板の前記第１の主面同士を
前記第１及び第２の誘電体層を介して貼り合わせる工程
と、 （ｅ）前記第２の基板並びに前記第１及び第２の誘電体
層を選択的に除去して、前記第３の領域において前記第
１の誘電体層を露呈させる工程と、 （ｆ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第３の領域におけ
る前記第１の誘電体層をパターニングの位置の基準とし
て、前記第２の基板の前記第２の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項１７】 （ａ）それぞれが第１及び第２の主面
を有する、第１の基板及び第１導電型で比較的高抵抗の
第２の基板を準備する工程と、 （ｂ）前記第１の基板の前記第１の主面上に、第１の誘
電体層を形成する工程と、 （ｃ）比較的薄い第１の領域と、前記第１の領域を囲む
比較的厚い第２の領域と、前記第２の領域の外側に比較
的薄い第３の領域と、を有し、前記第１及び第３の領域
において凹部を構成する第２の誘電体層を、前記第２の
基板の前記第１の主面上に形成する工程と、 （ｄ）前記第１及び第２の基板の前記第１の主面同士を
前記第１及び第２の誘電体層を介して貼り合わせる工程
と、 （ｅ）前記第２の基板並びに前記第１及び第２の誘電体
層を選択的に除去して、前記第３の領域において前記第
１の誘電体層を露呈させる工程と、 （ｆ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第３の領域におけ
る前記第１の誘電体層をパターニングの位置の基準とし
て、前記第２の基板の前記第２の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。 - 【請求項１８】 （ａ）第１及び第２の主面を有し、前
記第１の主面において比較的薄い第１の領域と、前記第
１の領域を囲む比較的厚い第２の領域と、前記第２の領
域の外側に比較的薄い第３の領域と、を含む第１の基板
を準備する工程と、 （ｂ）第１導電型で比較的高抵抗であり、第１及び第２
の主面を有する第２の基板を準備する工程と、 （ｃ）前記第１及び第３の領域において凹部を構成する
第１の誘電体層を、前記第１の基板の前記第１の主面上
に形成する工程と、 （ｄ）前記第２の基板の前記第１の主面上に、第２の誘
電体層を形成する工程と、 （ｅ）前記第１及び第２の基板の前記第１の主面同士を
前記第１及び第２の誘電体層を介して貼り合わせる工程
と、 （ｆ）前記第２の基板並びに前記第１及び第２の誘電体
層を選択的に除去して、前記第３の領域において前記第
１の誘電体層を露呈させる工程と、 （ｇ）前記第２の基板の前記第２の主面内において前記
第１の領域に対峙する第１導電型の比較的低抵抗の第１
の半導体層を、また前記第２の領域に対峙する第２導電
型の第２の半導体層を、いずれも前記第３の領域におけ
る前記第１の誘電体層をパターニングの位置の基準とし
て、前記第２の基板の前記第２の主面の側から形成する
工程と、 を備える、誘電体分離半導体装置の製造方法。
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