CN116364763A - 一种mosfet器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种MOSFET器件，包括衬底、外延层、栅极区、漏极、源极区，其中源极包括设置在外延层中的沟槽源区和设置在栅极区外侧的金属源极，沟槽源区包括开设于外延层中的沟槽，以及设置于沟槽中的多晶硅源极，金属源极通过一贯穿所述介质层的过孔与多晶硅源极接触；工作时，多晶硅栅极与体区之间加载一开启电压，体区表面形成多数载流子的沟道，使得两侧的富集区被该沟道导通，从而使源极和漏极导通。本发明的MOSFET器件，能够优化器件的输入、输出电容特性，提高了开关速率，在高频领域能够得以运用。同时本发明还公开了上述器件的制作方法。
Description
技术领域
本发明涉及半导体技术领域，具体地说是一种MOSFET器件，尤其涉及一种低驱动功耗、高频DMOS器件的新性结构。
背景技术
功率DMOS(双扩散金属-氧化物-场效应晶体管)是采用大规模集成电路精细工艺制造的分立器件。由于DMOS比双极型功率器件具有许多优良性能如：高输入阻抗，低驱动电流，开关速度快，具有负的电流温度系数，并有良好的电流自调节能力，热稳定性好，没有二次击穿等，目前已广泛应用于各种电子设备中，在高压大电流的电路应用中逐步取代了许多原来为双极型功率器件所占据的领域。
一种特定的DMOS晶体管称为沟槽DMOS晶体管，其中的沟道是垂直形成的，而栅极形成于在源和漏之间延伸的沟槽中。内衬氧化层并填充多晶硅的沟槽结构相比普通DMOS晶体管结构，对电流的限制更少，从而提供了较低的导通电阻值。沟槽DMOS晶体管的例子在美国专利5,541,425和5,072,266中公开。
请参见图1，图1是一种现有的沟槽DMOS器件的结构示意图。如图所示，该沟槽DMOS器件具有在源极S和漏极D之间延伸的沟槽中形成的栅极Gate。该沟槽用薄氧化层内衬15，并填充多晶硅16，形成垂直型沟槽栅。源极S包括覆盖在顶层的金属14，与金属14接触的N+阱区17和P+阱区13，漏极D设置在N+衬底10的底部。当栅极Gate电压达到阈值时，P型体区12靠近栅极G的区域产生N型沟道，此时器件开启，源极S和漏极D之间导通。与传统的DMOS器件相比，这种沟槽栅DMOS器件允许较小的阻塞电流，且由此提供更低的特定导通电阻值。
然而该结构的DMOS在降低电容参数(如输入电容、输出电容和米勒电容)的优化启动电阻之间形成矛盾，这是由于这些内建电容需要通过减小面积的方式进行优化，此时导通电阻将损失部分Rsp(单位面积电阻)，从而在优化开关损耗时，导通损耗有所增加。因此，限制了DMOS产品进一步优化。
发明内容
有鉴于此，本发明的目的在于提供一种新性的MOSFET器件及其制作方法，通过重新设计栅极和源极的位置关系，改善垂直型沟槽栅在电容优化方面的不足，从而提高器件的高频能力并降低器件的驱动损耗。
根据本发明的目的提出的一种MOSFET器件，包括：
衬底；
外延层，设置在所述衬底上；
栅极区，设置在所述外延层表面，所述栅极区包括栅氧化层和多晶硅栅极，以及覆盖所述多晶硅栅极的介质层；
漏极，设置在所述衬底相对所述外延层的另一面上；
源极区，包括设置在所述外延层中的沟槽源区和设置在所述栅极区外侧的金属源极，所述沟槽源区包括开设于所述外延层中的沟槽，以及设置于沟槽中的多晶硅源极，所述多晶硅源极与所述沟槽的内壁之间通过一氧化介质层隔离，，所述金属源极通过一贯穿所述介质层的过孔与所述多晶硅源极接触；
优选的，所述外延层位于所述栅极区下方设有体区，该体区的表面宽度小于所述多晶硅栅极的宽度，在该体区靠近所述外延层表面的两侧设有提供多数载流子的富集区，其中一侧的富集区与所述过孔中的金属源极接触，另一侧的富集区与所述外延层连接，工作时，所述多晶硅栅极与所述体区之间加载一开启电压，所述体区表面形成多数载流子的沟道，使得两侧的富集区被该沟道导通，从而使源极和漏极导通。
优选的，所述多数载流子为电子，所述衬底为N+型衬底，所述外延层为N-型外延层，所述体区为P型阱区，所述富集区为N+型阱区。
优选的，所述栅氧化层、介质层和氧化介质层为由相同材质构成，且在所述沟槽的开口处，所述栅氧化层、介质层和氧化介质层的部分连接在一起。
优选的，一个MOSFET器件构成一个MOSFET单元，相邻的两个MOSFET被彼此所属沟槽源区中的氧化介质层隔离。
优选的，还包括隔离用沟槽源区，由一对MOSFET器件构成一个MOSFET单元，所述一对MOSFET器件之间被所述隔离用沟槽源区中的氧化介质层隔离。
优选的，所述沟槽源区靠近对应栅极区的一侧被所述过孔贯穿侵入，且这一侧的氧化介质层被过孔替代，使得所述过孔中的金属源极与所述富集区接触。
优选的，所述体区位于所述外延层内的部分向所述金属源极倾斜并接触在所述金属源极上。
优选的，所述隔离用沟槽源区被所述过孔侵入，且侵入的所述过孔位于所述隔离用沟槽源区的多晶硅源极内。
优选的，所述氧化介质层的厚度大于所述栅氧化层的厚度。
同时，根据本发明的目的还提出了一种如上所述的MOSFET器件的制作方法，包括：
提供一衬底；
在所述衬底上制作外延层；
制作沟槽源区，包括在所述外延层上刻蚀沟槽，并在所述沟槽内依次形成氧化介质层和多晶硅源极；
去除制作沟槽源区时，在所述外延层表面上形成的氧化层和多晶硅层；
制作栅极区，包括在所述外延层表面依次形成氧化层和多晶硅层，并图形化出栅氧化层和多晶硅栅极；
以所述多晶硅栅极为掩膜，进行自对准杂质注入和推进，在所述栅极区下方形成体区，所述体区的表面宽度小于所述多晶硅栅极的宽度；
以所述多晶硅栅极为掩膜，进行自对准杂质注入和激活，在所述体区的两侧形成多数载流子的富集区；
在所述外延层表面沉积介质层并做过孔刻蚀；
沉积金属，形成金属源极，且金属源极通过所述过孔接触在所述多晶硅源极上。
与现有技术相比，本发明的MOSFET器件具有如下的技术效果：
与传统沟槽DMOS器件相比，采用深沟槽(其沟槽深度可以达到2.0～5um，是传统的中低压器件沟槽深度(1.0～1.5um)的2倍以上)，并生长或者垫积厚氧化层，利用电荷耦合原理可以使用更低电阻率的外延材料能够有效地减小比导通电阻，相比传统沟槽DMOS，比导通电阻减小＞20％；
与传统沟槽DMOS器件相比，本发明的MOSFET器件结构采用横向沟道，让米勒电容Cgd的重叠面积大幅减少，经过仿真计算结果显示，在本发明的器件结构下，可有效减小米勒电容Cgd的幅度＞90％，使新器件可以适用更高频率应用；
与传统沟槽DMOS器件相比，本发明的MOSFET器件结构由于沟槽使用厚氧做介质，并采用平面栅极，使得栅极和源极之间的输入电容不仅减少了极板间的重叠面积，而且后氧化层拉大了极板间的距离，可以有效减小输入电容，根据仿真结果，减小幅度＞50％，明显降低驱动功耗；
因此本发明的新型MOSFET器件结构，优化器件的输入、输出电容特性，提高了开关速率，在高频领域能够得以运用。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种现有的沟槽DMOS器件的结构示意图。
图2是本发明的第一实施例下的器件结构剖面示意图。
图3是该第一实施方式下MOSFET器件内部的等效电容示意图。
图4是本发明第二实施方式下MOSFET器件结构的剖面示意图。
图5给出本申请MOSFET器件制作方法中各步骤对应的器件结构示意图。
具体实施方式
下面结合各实施方式对本发明进行详细说明，但应当说明的是，这些实施方式并非对本发明的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。
正如背景技术中提到的，现有的沟槽栅DMOS器件中，由于栅极深入至外延层中，使得栅极与源、漏的重叠面积增加，因而加大了器件的米勒电容Cgd，导致器件导通的时间增加。若对该器件的电容进行优化，一种方法是减少栅极沟槽的长度，对应减少沟道的长度，则导通电流的能力下降。另一种是增加栅氧的厚度，则栅极电压对于沟道的控制能力下降，使得导通电阻增加。因此该器件在优化电容方面有较大的限制。
因此本发明提出了一种全新的MOSFET器件结构，将MOSFET的源极通过深沟槽的方式伸入至外延层中，将栅极依旧设计在器件表面，通过栅极电压控制体区中的反型层形成沟道。在本发明的方案中，由于采用平面栅极，且源极被设计成垂直型深沟槽，通过在沟槽内制作较厚的氧化层，使得Cds、Cgs、Cgd都被减小，显著减少了器件的导通损耗，提高了器件的高频性能。
下面将通过附图对本发明的技术方案做详细描述。
请参见图2，图2是本发明的第一实施例下的器件结构剖面示意图。如图所示，该MOSFET器件包括：衬底10、形成于衬底10上的外延层11、形成于外延层11中的MOSFET器件区域。其中，衬底10和外延层11的掺杂类型相同，以N沟道器件为例，该衬底10优选为高掺的N+型衬底，而外延层11则选用轻掺的N型高阻层，当MOSFET为P沟道器件时，也可以采用P型衬底和P型外延层，本领域技术人员可基于本发明的发明构思自行选用器件类型，在此不再赘述。
下面以N沟道MOSFET器件为例，对本发明的MOSFET器件进行说明。
该MOSFET进一步包括栅极区，设置在外延层11表面，栅极区包括栅氧化层121、多晶硅栅极122，以及覆盖在多晶硅栅极122外层的介质层123。其中栅氧化层121采用较薄的氧化工艺形成在栅极区上，而介质层123则通过厚氧生长工艺形成，用于包覆多晶硅栅极122，这两层氧化材料在一种较优的实施例中使用相同的材质，比如氧化硅，这样可以简化氧化层的制作工艺并且在界面处避免应力的堆积。
漏极110被设置在衬底10相对外延层11的另一面上，图中尽示意性的示出了漏极110的位置，实际使用时，需要在衬底10背面采用金属层的方式制作漏极的电极并引出至外部电路或接地。
源极区，包括设置在外延层11中的沟槽源区100和设置在栅极区外侧的金属源极103，沟槽源区100包括开设于外延层11中的沟槽，设置于沟槽内壁上的氧化介质层101和位于氧化介质层101内的多晶硅源极102，该多晶硅源极102通过氧化介质层101实现与沟槽内壁即外延层11的隔离。金属源极103通过一贯穿介质层123的过孔106与多晶硅源极102接触，即多晶硅源极102与金属源极103电性连接在一起，当施加一外部的工作电压时，多晶硅源极102和金属源极103的电位相同。
如图中所示，该沟槽的槽深可设置为2.0～7um，槽宽设置为0.2～3um。氧化介质层101采用较厚的氧化工艺制作而成，通常该氧化介质层101的厚度可设置为0.1um～1.5um，远远大于栅氧化层121的厚度。在此厚度下，增加了多晶硅源极102到外延层11和衬底10的距离，使得源漏之间的电容减小。在一种较优的实施方式中，该氧化介质层101和栅氧化层121以及介质层123的材质相同，且在沟槽的开口处，栅氧化层121、介质层123和氧化介质层101的部分连接在一起。
本发明中，使用垂直沟槽，将源极伸入至外延层11中，一方面使得栅极和源极之间的重叠面积减少，因而降低了Cgs，另一方面，通过沉积较厚的氧化介质层101，使得源极和漏极之间的电容Cds也被降低。
在外延层11位于栅极区下方设有体区105，如图中所示，该体区105表面宽度小于多晶硅栅极122的宽度，在该体区105靠近外延层11表面的两侧设有提供多数载流子的富集区104和111。在本实施例中，体区105为P型阱区，富集区104和111为N+型阱区。其中一侧的富集区104与过孔106中的金属源极103接触，另一侧的富集区111与外延层11连接。工作时，多晶硅栅极122与体区105之间加载一开启电压，体区105表面形成多数载流子的沟道，使得两侧的富集区104和111被该沟道导通，从而使源极和漏极导通。优选的，体区105位于外延层11内的部分向金属源极104倾斜并接触在金属源极104上。这是由于在制作该体区105时，其掺杂P型杂质的工艺需要向下扩散形成阱区，而沟道和过孔106开设的位置正好截取该P型阱区的一半，使得另一半与过孔106中的金属层接触，而富集区104则是通过在P型阱区内进行N型掺杂而形成。
请再参见图2，在具体应用时往往在器件区中会形成多个本发明MOSFET器件，一个MOSFET器件构成一个MOSFET单元，相邻的两个MOSFET被彼此所属沟槽源区中的氧化介质层101隔离。在该实施方式中，一个栅极区对应一个沟槽源区100，即每一个MOSFET单元只包括一个栅极区和一个沟槽源区100，通过对沟槽源区100的器件位置设计，使得沟槽中的氧化介质层101不仅可以作为多晶硅源极102与外延层11之间的电荷介质，而且还能作为相邻器件之间的隔离，代替传统MOSFET器件中的环形隔离槽。优选的，沟槽源区100靠近对应栅极区的一侧被过孔106贯穿侵入，且这一侧的氧化介质层101被过孔106替代，使得过孔106中的金属源极与这一侧的富集区104接触，形成源极的欧姆接触区。
请参见图3，图3是该第一实施方式下MOSFET器件内部的等效电容示意图，如图所示，在该第一实施例中，MOSFET的各个等效电容包括：
源漏电容Cds，分为：沟槽源区100垂直分量与漏端之间的电容Cds1，槽源区100水平分量与漏端之间的电容Cds3，以及体区105与漏端之间的电容Cds2。
栅源电容Cgs，分为：栅极与沟槽内的多晶硅源极之间的电容Cgs1，栅极与体区105之间的电容Cgs2，栅极与富集区104之间的电容Cgs3，以及栅极与顶部的金属源极之间的电容Cgsm1。
栅漏电容Cgd1。
从图中可以看出：
1、源漏电容Cds受源极和漏极之间的这一层厚氧化层影响，其极板之间的介质层厚度增加，因此其电容值变小。
2、由于源极和栅极之间重叠面积有效减小，有效地减小了栅源电容Cgs；
3、而栅极和漏极之间，由于其重叠面积以多晶硅栅和富集区111之间为主，因此本发明的栅极与漏极重叠面积大幅度减小，结构本身降低了栅极漏极电容Cgd；
因此本发明优化了器件的输入、输出电容特性，提高了开关速率，在高频领域能够得以运用。
请参见图4，图4是本发明第二实施方式下MOSFET器件结构的剖面示意图。如图所示，在该实施方式中，由一对背靠背的MOSFET器件构成一个MOSFET单元。此时一个MOSFET单元中还包括隔离用沟槽源区130，设置在两个MOSFET器件之间，用来对这两个背靠背的MOSFET进行隔离。该隔离用沟槽源区130同样用开深槽的方式制作在N-外延层内，并且其槽深可以和沟槽源区中的槽深大致相同，也可以采用不同深度的沟槽，视隔离效果而定。为了简化工艺，可以在一个刻蚀工艺中形成这两类不同作用的沟槽，这样这两类沟槽的深度就大致相同，并且在随后的制作厚氧和沉积多晶硅工艺中，同样可以将这两类沟槽同步进行，因而该沟槽内也具有厚的氧化层131和多晶硅层132。而其中起到隔离作用的就是制作在该沟槽内的氧化层131。
优选的，隔离用沟槽源区130同样被一过孔107侵入，且侵入的过孔107位于该隔离用沟槽源区130的多晶硅层132内。这样一来，当金属源极103上施加电压时，该多晶硅层132内的电位与金属源极103的电位一致，即实现了屏蔽栅极与漂移区的作用，减小了米勒电容，器件的开关速度得以加快，同时又实现了电荷耦合效应，减小了漂移区临界电场强度，器件的导通电阻得以减小，开关损耗能够更低。在一种实施方式下，以60V电压电压等级为例，传统的沟槽DMOS器件的比导通电阻大约在30～35mohm*mm^2，同等条件下本发明MOSFET器件的比导通电阻大约在20～25mohm*mm^2，比导通电阻的下降率超过20％。
下面，以实施例一中的器件结构为例，说明本申请的MOSFET器件的制作方法。请参见图5，图5给出本申请MOSFET器件制作方法中各步骤对应的器件结构示意图。如图所示，该制作方法包括：
S1、提供一衬底10，该衬底优选为N+型衬底；在该衬底10上制作外延层11，外延层11为N-型外延层；
S2、制作沟槽源区100，包括在外延层11上刻蚀沟槽，沟槽的深度可设置为2.0～7um中合适的值，宽度设置为0.2～3um中合适的值，然后对外延层表面进行氧化处理，使得沟槽内壁上生长一层厚氧化层，该厚氧化层的厚度为0.1um～1.5um中合适的值。再进行多晶硅沉积，使得整个沟槽内填满多晶硅，从而在沟槽内形成氧化介质层101和多晶硅源极102。
S3、去除制作沟槽源区时，在外延层11表面上形成的氧化层和多晶硅层，此时在沟槽源区100的开口处，可以看到附着在内壁上的氧化介质层101的截面和暴露出来的多晶硅源极102；
S4、制作栅极区：包括在外延层11表面依次形成氧化层和多晶硅层，该层氧化层为薄型氧化层，然后对该薄型的氧化层以及多晶硅层进行图形化处理，得到栅氧化层121和多晶硅栅极122；
S5、以多晶硅栅极122为掩膜，进行自对准杂质注入和推进，从而在栅极区下方形成体区105，体区105的表面宽度小于多晶硅栅极122的宽度；
S6、以多晶硅栅极122为掩膜，再次进行自对准杂质注入和激活，在体区105的两侧形成多数载流子的富集区104和111；
S7、在外延层11表面沉积介质层123，该介质层123覆盖了多晶硅栅极122的表面，然后进行过孔刻蚀，使得介质层123下方的沟槽源极区100被露出至少一部分，在一种实施例里，该沟槽源极区100的一部分氧化介质层101和多晶硅源极102在过孔刻蚀的时候被向下腐蚀一部分，使得过孔106侵入该沟槽源极区100；
S8、最后在沉积金属，形成金属源极103，且金属源极103通过过孔106接触在多晶硅源极102上。此外，还可以刻蚀出能够与多晶硅栅极102接触的金属线或金属盘，以便栅极电压的施加。当然，对于漏极金属层的制作，也可以在金属化工艺中实施，可以是和金属源极103同步沉积，也可以分开沉积。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (12)
1.一种MOSFET器件，其特征在于：包括
衬底；
外延层，设置在所述衬底上；
栅极区，设置在所述外延层表面，所述栅极区包括栅氧化层和多晶硅栅极，以及覆盖所述多晶硅栅极的介质层；
漏极，设置在所述衬底相对所述外延层的另一面上；
源极区，包括设置在所述外延层中的沟槽源区和设置在所述栅极区外侧的金属源极，所述沟槽源区包括开设于所述外延层中的沟槽，以及设置于沟槽中的多晶硅源极，所述多晶硅源极与所述沟槽的内壁之间通过一氧化介质层隔离，所述金属源极通过一贯穿所述氧化介质层的过孔与所述多晶硅源极接触。
2.如权利要求1所述的MOSFET器件，其特征在于：
所述外延层位于所述栅极区下方设有体区，在该体区靠近所述外延层表面的两侧设有提供多数载流子的富集区，其中一侧的富集区与所述过孔中的金属源极接触，另一侧的富集区与所述外延层连接。
3.如权利要求2所述的MOSFET器件，其特征在于：所述体区的表面宽度小于所述多晶硅栅极的宽度。
4.如权利要求2所述的MOSFET器件，其特征在于：所述多数载流子为电子，所述衬底为N+型衬底，所述外延层为N-型外延层，所述体区为P型阱区，所述富集区为N+型阱区。
5.如权利要求1所述的MOSFET器件，其特征在于：所述栅氧化层、介质层和氧化介质层为由相同材质构成，且在所述沟槽的开口处，所述栅氧化层、介质层和氧化介质层的部分连接在一起。
6.如权利要求1所述的MOSFET器件，其特征在于：一个MOSFET器件构成一个MOSFET单元，相邻的两个MOSFET被彼此所属沟槽源区中的氧化介质层隔离。
7.如权利要求1所述的MOSFET器件，其特征在于：还包括隔离用沟槽源区，由一对MOSFET器件构成一个MOSFET单元，所述一对MOSFET器件之间被所述隔离用沟槽源区中的氧化介质层隔离。
8.如权利要求6或7所述的MOSFET器件，其特征在于：所述沟槽源区靠近对应栅极区的一侧被所述过孔贯穿侵入，且这一侧的氧化介质层被过孔替代，使得所述过孔中的金属源极与所述富集区接触。
9.如权利要求6或7所述的MOSFET器件，其特征在于：所述体区位于所述外延层内的部分向所述金属源极倾斜并接触在所述金属源极上。
10.如权利要求7所述的MOSFET器件，其特征在于：所述隔离用沟槽源区被所述过孔侵入，且侵入的所述过孔位于所述隔离用沟槽源区的多晶硅源极内。
11.如权利要求1所述的MOSFET器件，其特征在于：所述氧化介质层的厚度大于所述栅氧化层的厚度。
12.一种如权利要求1-11任意一项所述的MOSFET器件的制作方法，其特征在于：包括
提供一衬底；
在所述衬底上制作外延层；
制作沟槽源区，包括在所述外延层上刻蚀沟槽，并在所述沟槽内依次形成氧化介质层和多晶硅源极；
去除制作沟槽源区时，在所述外延层表面上形成的氧化层和多晶硅层；
制作栅极区，包括在所述外延层表面依次形成氧化层和多晶硅层，并图形化出栅氧化层和多晶硅栅极；
以所述多晶硅栅极为掩膜，进行自对准杂质注入和推进，在所述栅极区下方形成体区，所述体区的表面宽度小于所述多晶硅栅极的宽度；
以所述多晶硅栅极为掩膜，进行自对准杂质注入和激活，在所述体区的两侧形成多数载流子的富集区；
在所述外延层表面沉积介质层并做过孔刻蚀；
沉积金属，形成金属源极，且金属源极通过所述过孔接触在所述多晶硅源极上。
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| CN202211574568.5A CN116364763A (zh) | 2022-12-08 | 2022-12-08 | 一种mosfet器件及其制作方法 |
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| CN (1) | CN116364763A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747667A (zh) * | 2023-12-28 | 2024-03-22 | 南京第三代半导体技术创新中心有限公司 | 集成场板结构的平面栅型碳化硅mosfet功率器件及其制造方法 |
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2022
- 2022-12-08 CN CN202211574568.5A patent/CN116364763A/zh active Pending
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