JPH11354631A - 半導体装置 - Google Patents
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- JPH11354631A JPH11354631A JP10163174A JP16317498A JPH11354631A JP H11354631 A JPH11354631 A JP H11354631A JP 10163174 A JP10163174 A JP 10163174A JP 16317498 A JP16317498 A JP 16317498A JP H11354631 A JPH11354631 A JP H11354631A
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Abstract
(57)【要約】
【課題】 SOI基板の半導体支持基板の表面電位を表
面で固定することにより裏面電極による固定での欠点を
解消する。 【解決手段】 半導体支持基板21上にシリコン酸化膜
23を介して半導体層22を設けてSOI基板を構成す
る。半導体層22の素子形成領域100から絶縁層29
により絶縁分離された基板電位取出し領域200にシリ
コン酸化膜23を貫通し半導体支持基板21に達する導
電層32を設け、この導電層32上に電気的接続した基
板電位固定電極28を、素子形成領域100に設けたダ
イオードのアノード電極27と同電位に接続している。
面で固定することにより裏面電極による固定での欠点を
解消する。 【解決手段】 半導体支持基板21上にシリコン酸化膜
23を介して半導体層22を設けてSOI基板を構成す
る。半導体層22の素子形成領域100から絶縁層29
により絶縁分離された基板電位取出し領域200にシリ
コン酸化膜23を貫通し半導体支持基板21に達する導
電層32を設け、この導電層32上に電気的接続した基
板電位固定電極28を、素子形成領域100に設けたダ
イオードのアノード電極27と同電位に接続している。
Description
【0001】
【発明の属する技術分野】本発明は、導電性支持基板上
に絶縁膜を介して半導体層を有するSOI基板を用いた
半導体装置に関し、特にパワーICに適用するのに好適
な半導体装置に関する。
に絶縁膜を介して半導体層を有するSOI基板を用いた
半導体装置に関し、特にパワーICに適用するのに好適
な半導体装置に関する。
【0002】
【従来の技術】従来のパワーICは特開平9−9788
6号公報に記載されており、高耐圧ダイオードを有する
パワーICについて、この公報の図14及び図15を図
8及び図9に引用して説明する。図8において、半導体
支持基板1の上に絶縁膜3を介してN- 型半導体層2が
設けられてSOI基板を構成している。このSOI基板
は半導体支持基板1に用いられるシリコン基板とパワー
素子や他の素子が形成される半導体層2に用いられるシ
リコン基板のいずれか一方あるいは両方を熱酸化した
後、熱処理により2枚のシリコン基板を貼り合わせ、更
に素子が形成される側のシリコン基板を所定の厚さに研
磨して製造される。半導体層2には、表面層に高濃度N
型であるN+ 型半導体領域4が設けられ、このN+ 型半
導体領域4を所定距離離間して取囲むように絶縁膜3ま
での深さで高濃度P型であるP+ 型半導体領域5が設け
られている。N+ 型半導体領域4にはカソード電極6
が、P+ 型半導体領域5にはアノード電極7が接続さ
れ、半導体支持基板1の裏面には基板電位固定電極とし
ての裏面電極8が設けられている。半導体層2中には半
導体層2を複数の部分に絶縁分離する絶縁分離層9が設
けられ、例えば、P+ 型半導体領域5に隣接して取囲む
ように設けられている。半導体層2の表面にはカソード
電極6及びアノード電極7が接続される位置を除いて絶
縁膜11が設けられている。
6号公報に記載されており、高耐圧ダイオードを有する
パワーICについて、この公報の図14及び図15を図
8及び図9に引用して説明する。図8において、半導体
支持基板1の上に絶縁膜3を介してN- 型半導体層2が
設けられてSOI基板を構成している。このSOI基板
は半導体支持基板1に用いられるシリコン基板とパワー
素子や他の素子が形成される半導体層2に用いられるシ
リコン基板のいずれか一方あるいは両方を熱酸化した
後、熱処理により2枚のシリコン基板を貼り合わせ、更
に素子が形成される側のシリコン基板を所定の厚さに研
磨して製造される。半導体層2には、表面層に高濃度N
型であるN+ 型半導体領域4が設けられ、このN+ 型半
導体領域4を所定距離離間して取囲むように絶縁膜3ま
での深さで高濃度P型であるP+ 型半導体領域5が設け
られている。N+ 型半導体領域4にはカソード電極6
が、P+ 型半導体領域5にはアノード電極7が接続さ
れ、半導体支持基板1の裏面には基板電位固定電極とし
ての裏面電極8が設けられている。半導体層2中には半
導体層2を複数の部分に絶縁分離する絶縁分離層9が設
けられ、例えば、P+ 型半導体領域5に隣接して取囲む
ように設けられている。半導体層2の表面にはカソード
電極6及びアノード電極7が接続される位置を除いて絶
縁膜11が設けられている。
【0003】図9において、動作は、アノード電極7と
裏面電極8を0Vとして、カソード電極6に正電圧を印
加していくと、半導体層2とP+ 型半導体領域5間のP
N接合から空乏層Aが伸びる。このとき、半導体支持基
板1は、全体が0Vになっており、絶縁層3を介してフ
ィールドプレートとして働くので空乏層Aに加えて半導
体層2と絶縁層3間の界面から半導体層2の表面に向か
う方向に空乏層Bが伸びるため、この影響により空乏層
Aが伸びやすくなり、半導体層2とP+ 型半導体領域5
間のPN接合の電界は緩和される。このようにSOI基
板の半導体支持基板の電位を固定することにより、素子
が形成される半導体層内での表面電界緩和効果を利用で
き、薄いSOI基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる。また、分離溝が浅
くなるので誘電体分離のための分離溝の作成コストを低
減できる。
裏面電極8を0Vとして、カソード電極6に正電圧を印
加していくと、半導体層2とP+ 型半導体領域5間のP
N接合から空乏層Aが伸びる。このとき、半導体支持基
板1は、全体が0Vになっており、絶縁層3を介してフ
ィールドプレートとして働くので空乏層Aに加えて半導
体層2と絶縁層3間の界面から半導体層2の表面に向か
う方向に空乏層Bが伸びるため、この影響により空乏層
Aが伸びやすくなり、半導体層2とP+ 型半導体領域5
間のPN接合の電界は緩和される。このようにSOI基
板の半導体支持基板の電位を固定することにより、素子
が形成される半導体層内での表面電界緩和効果を利用で
き、薄いSOI基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる。また、分離溝が浅
くなるので誘電体分離のための分離溝の作成コストを低
減できる。
【0004】
【発明が解決しようとする課題】ところで、上述の構造
において、半導体支持基板の電位を固定するために半導
体支持基板の下面に接触する裏面電極8を設けており、
つぎのような問題点がある。 (1)システム・オン・チップ(SOC)等の1チップ
化による半導体高密度実装技術の進展により、面実装型
のICパッケージとしてBGA(Ball Grid Array)、
CSP(Chip Size Package)が採用されてきており、
この場合、チップは表面に形成したバンプによりフェイ
スダウンで接続され、チップの裏面は通常電気的に接続
されないため、裏面電極での接続が困難である。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、ダイボンディン
グコストを安くするために絶縁ペーストを使用すると、
裏面電極での接続ができない。 (3)半導体層にそれぞれ絶縁分離されて形成されたN
型素子とP型素子を有する半導体装置を裏面電極を接地
して使用した場合、半導体支持基板は全体が接地される
ことになり、一方の素子に対しては表面電界緩和効果を
利用できるが、他方の素子に対しては表面電界緩和効果
を利用できない。
において、半導体支持基板の電位を固定するために半導
体支持基板の下面に接触する裏面電極8を設けており、
つぎのような問題点がある。 (1)システム・オン・チップ(SOC)等の1チップ
化による半導体高密度実装技術の進展により、面実装型
のICパッケージとしてBGA(Ball Grid Array)、
CSP(Chip Size Package)が採用されてきており、
この場合、チップは表面に形成したバンプによりフェイ
スダウンで接続され、チップの裏面は通常電気的に接続
されないため、裏面電極での接続が困難である。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、ダイボンディン
グコストを安くするために絶縁ペーストを使用すると、
裏面電極での接続ができない。 (3)半導体層にそれぞれ絶縁分離されて形成されたN
型素子とP型素子を有する半導体装置を裏面電極を接地
して使用した場合、半導体支持基板は全体が接地される
ことになり、一方の素子に対しては表面電界緩和効果を
利用できるが、他方の素子に対しては表面電界緩和効果
を利用できない。
【0005】本発明は上記問題点に鑑みてなされたもの
であり、絶縁膜を貫通して半導体層表面で導電性支持基
板の表面電位を固定することにより、上記問題点を解決
した上で、半導体層内での表面電界緩和効果を利用で
き、薄いSOI基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる等の効果を有する半
導体装置を提供することを目的とする。
であり、絶縁膜を貫通して半導体層表面で導電性支持基
板の表面電位を固定することにより、上記問題点を解決
した上で、半導体層内での表面電界緩和効果を利用で
き、薄いSOI基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる等の効果を有する半
導体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明に係る半導体装置
は、導電性支持基板上に絶縁膜を介して設けた半導体層
の絶縁分離層に取囲まれた素子形成領域に素子を形成し
た半導体装置において、導電性支持基板の表面電位を固
定する基板電位固定電極を素子形成領域から絶縁分離さ
れた半導体層の基板電位取出し領域上に設けたことを特
徴とする。上記半導体装置において、導電性支持基板は
半導体基板である。また、基板電位固定電極は、基板電
位取出し領域表面から絶縁膜を貫通して形成した導電層
により導電性支持基板と電気的接続されている。この基
板電位固定電極は素子形成領域上に形成された一電極と
電気的接続される。素子が高耐圧ダイオードの場合、一
電極はアノード電極又はカソード電極であり、高耐圧M
OSFETの場合、一電極はソース電極である。次に、
導電性支持基板上の異なる領域を異なる電位で固定する
場合の本発明に係る半導体装置は、導電性支持基板上に
第1絶縁膜を介して設けた半導体層の絶縁分離層にそれ
ぞれ取囲まれた第1素子形成領域に第1素子を形成し、
第2素子形成領域に第2素子を形成した半導体装置にお
いて、導電性支持基板表面の第1素子形成領域直下の位
置と第2素子形成領域直下の位置とを互いに絶縁分離
し、第1素子形成領域直下の位置の電位を固定する第1
基板電位固定電極と、第2素子形成領域直下の位置の電
位を固定する第2基板電位電極とを半導体層表面に設け
たことを特徴とする。上記半導体装置において、導電性
支持基板は半導体基板と半導体基板に第2絶縁膜を介し
て設けた基板導電層とからなり、導電性支持基板表面の
第1素子形成領域直下の位置と第2素子形成領域直下の
位置とを、半導体層表面から基板導電層を貫通して形成
された絶縁分離層により互いに絶縁分離している。ま
た、第1基板電位固定電極は、第1素子形成領域から絶
縁分離され半導体層表面から第1絶縁膜を貫通して形成
された第1導電層により導電性支持基板表面の第1素子
形成領域直下の位置と電気的接続され、第2基板電位固
定電極は、第2素子形成領域から絶縁分離され半導体層
表面から第1絶縁膜を貫通して形成された第3導電層に
より導電性支持基板表面の第2素子形成領域直下の位置
と電気的接続されている。第1基板電位固定電極は第1
素子形成領域上に形成された第1の一電極と電気的接続
され、第2基板電位固定電極は第2素子形成領域上に形
成された第2の一電極と電気的接続される。第1素子が
一導電型高耐圧MOSFETの場合、第1の一電極は一
導電型高耐圧MOSFETのソース電極であり、第2素
子が他導電型高耐圧MOSFETの場合、第2の一電極
は他導電型高耐圧MOSFETのソース電極である。
は、導電性支持基板上に絶縁膜を介して設けた半導体層
の絶縁分離層に取囲まれた素子形成領域に素子を形成し
た半導体装置において、導電性支持基板の表面電位を固
定する基板電位固定電極を素子形成領域から絶縁分離さ
れた半導体層の基板電位取出し領域上に設けたことを特
徴とする。上記半導体装置において、導電性支持基板は
半導体基板である。また、基板電位固定電極は、基板電
位取出し領域表面から絶縁膜を貫通して形成した導電層
により導電性支持基板と電気的接続されている。この基
板電位固定電極は素子形成領域上に形成された一電極と
電気的接続される。素子が高耐圧ダイオードの場合、一
電極はアノード電極又はカソード電極であり、高耐圧M
OSFETの場合、一電極はソース電極である。次に、
導電性支持基板上の異なる領域を異なる電位で固定する
場合の本発明に係る半導体装置は、導電性支持基板上に
第1絶縁膜を介して設けた半導体層の絶縁分離層にそれ
ぞれ取囲まれた第1素子形成領域に第1素子を形成し、
第2素子形成領域に第2素子を形成した半導体装置にお
いて、導電性支持基板表面の第1素子形成領域直下の位
置と第2素子形成領域直下の位置とを互いに絶縁分離
し、第1素子形成領域直下の位置の電位を固定する第1
基板電位固定電極と、第2素子形成領域直下の位置の電
位を固定する第2基板電位電極とを半導体層表面に設け
たことを特徴とする。上記半導体装置において、導電性
支持基板は半導体基板と半導体基板に第2絶縁膜を介し
て設けた基板導電層とからなり、導電性支持基板表面の
第1素子形成領域直下の位置と第2素子形成領域直下の
位置とを、半導体層表面から基板導電層を貫通して形成
された絶縁分離層により互いに絶縁分離している。ま
た、第1基板電位固定電極は、第1素子形成領域から絶
縁分離され半導体層表面から第1絶縁膜を貫通して形成
された第1導電層により導電性支持基板表面の第1素子
形成領域直下の位置と電気的接続され、第2基板電位固
定電極は、第2素子形成領域から絶縁分離され半導体層
表面から第1絶縁膜を貫通して形成された第3導電層に
より導電性支持基板表面の第2素子形成領域直下の位置
と電気的接続されている。第1基板電位固定電極は第1
素子形成領域上に形成された第1の一電極と電気的接続
され、第2基板電位固定電極は第2素子形成領域上に形
成された第2の一電極と電気的接続される。第1素子が
一導電型高耐圧MOSFETの場合、第1の一電極は一
導電型高耐圧MOSFETのソース電極であり、第2素
子が他導電型高耐圧MOSFETの場合、第2の一電極
は他導電型高耐圧MOSFETのソース電極である。
【0007】
【発明の実施の形態】以下に、本発明に基づき第1の実
施例の高耐圧ダイオードを有する半導体装置を図1を参
照して説明する。先ず構成を説明すると、図1におい
て、導電性支持基板としての一導電型であるN型のSi
半導体支持基板21は低濃度一導電型であるN- 型シリ
コン基板21aの表面層に高濃度一導電型であるN+ 型
半導体層21bを設けたもので、その上に絶縁膜である
シリコン酸化膜23を介してN- 型半導体層22を設け
てSOI基板を構成している。尚、半導体支持基板21
は他導電型であるP型であってもよく、このときは低濃
度他導電型であるP- 型シリコン基板の表面層に高濃度
他導電型であるP+ 型半導体層を設けたものを用いるの
が望ましい。また、半導体支持基板21は、全体がN+
型又はP+ 型であってもよい。半導体層22の高耐圧ダ
イオード素子が形成される素子形成領域100には、表
面層にN+ 型半導体領域24を設け、このN+ 型半導体
領域24を所定距離離間して環状に取囲むようにシリコ
ン酸化膜23までの深さでP+ 型半導体領域25を設け
ている。尚、P+ 型半導体領域25はN+ 型半導体領域
24を取囲んでいなくてもよい。N+ 型半導体領域24
にはカソード電極26を、P+ 型半導体領域25にはア
ノード電極27をオーム接触して設けている。半導体層
22にはシリコン酸化膜23に達し半導体層22を複数
の部分に絶縁分離する絶縁分離層29を設けており、素
子形成領域100はこの絶縁分離層29に隣接して取囲
まれている。この素子形成領域100から絶縁分離され
た半導体層22の基板電位取出し領域200にはシリコ
ン酸化膜23を貫通し半導体支持基板21に達するN+
型ポリシリコンからなる導電層32を設けている。尚、
半導体支持基板21の表面層がP+ 型のときはP+ 型ポ
リシリコンからなる導電層を設ける。導電層32上には
基板電位固定電極28を接続している。図示しないが、
基板電位固定電極28はアノード電極27を一電極とし
て同電位で接続している。半導体層22の表面にはカソ
ード電極26、アノード電極27及び基板電位固定電極
28が接続される位置を除いて絶縁膜31を設けてい
る。
施例の高耐圧ダイオードを有する半導体装置を図1を参
照して説明する。先ず構成を説明すると、図1におい
て、導電性支持基板としての一導電型であるN型のSi
半導体支持基板21は低濃度一導電型であるN- 型シリ
コン基板21aの表面層に高濃度一導電型であるN+ 型
半導体層21bを設けたもので、その上に絶縁膜である
シリコン酸化膜23を介してN- 型半導体層22を設け
てSOI基板を構成している。尚、半導体支持基板21
は他導電型であるP型であってもよく、このときは低濃
度他導電型であるP- 型シリコン基板の表面層に高濃度
他導電型であるP+ 型半導体層を設けたものを用いるの
が望ましい。また、半導体支持基板21は、全体がN+
型又はP+ 型であってもよい。半導体層22の高耐圧ダ
イオード素子が形成される素子形成領域100には、表
面層にN+ 型半導体領域24を設け、このN+ 型半導体
領域24を所定距離離間して環状に取囲むようにシリコ
ン酸化膜23までの深さでP+ 型半導体領域25を設け
ている。尚、P+ 型半導体領域25はN+ 型半導体領域
24を取囲んでいなくてもよい。N+ 型半導体領域24
にはカソード電極26を、P+ 型半導体領域25にはア
ノード電極27をオーム接触して設けている。半導体層
22にはシリコン酸化膜23に達し半導体層22を複数
の部分に絶縁分離する絶縁分離層29を設けており、素
子形成領域100はこの絶縁分離層29に隣接して取囲
まれている。この素子形成領域100から絶縁分離され
た半導体層22の基板電位取出し領域200にはシリコ
ン酸化膜23を貫通し半導体支持基板21に達するN+
型ポリシリコンからなる導電層32を設けている。尚、
半導体支持基板21の表面層がP+ 型のときはP+ 型ポ
リシリコンからなる導電層を設ける。導電層32上には
基板電位固定電極28を接続している。図示しないが、
基板電位固定電極28はアノード電極27を一電極とし
て同電位で接続している。半導体層22の表面にはカソ
ード電極26、アノード電極27及び基板電位固定電極
28が接続される位置を除いて絶縁膜31を設けてい
る。
【0008】上記構成の半導体装置の高耐圧ダイオード
の動作は、アノード電極27と基板電位固定電極28を
0Vとして、カソード電極26に正電圧を印加していく
と、半導体層22とP+ 型半導体領域25間のPN接合
から図9に示す空乏層Aと同様の空乏層が伸びる。この
とき、半導体支持基板21は、基板電位固定電極28か
ら導電層32を介して全体が0Vになっており、シリコ
ン酸化膜23を介してフィールドプレートとして働くの
で上記の空乏層に加えて半導体層22とシリコン酸化膜
23間の界面から半導体層22の表面に向かう方向に図
9に示す空乏層Bと同様の空乏層が伸びるため、この影
響により先の空乏層が伸びやすくなり、半導体層22と
P+ 型半導体領域25間のPN接合の電界は緩和され
る。
の動作は、アノード電極27と基板電位固定電極28を
0Vとして、カソード電極26に正電圧を印加していく
と、半導体層22とP+ 型半導体領域25間のPN接合
から図9に示す空乏層Aと同様の空乏層が伸びる。この
とき、半導体支持基板21は、基板電位固定電極28か
ら導電層32を介して全体が0Vになっており、シリコ
ン酸化膜23を介してフィールドプレートとして働くの
で上記の空乏層に加えて半導体層22とシリコン酸化膜
23間の界面から半導体層22の表面に向かう方向に図
9に示す空乏層Bと同様の空乏層が伸びるため、この影
響により先の空乏層が伸びやすくなり、半導体層22と
P+ 型半導体領域25間のPN接合の電界は緩和され
る。
【0009】このようにSOI基板の半導体支持基板2
1の電位を表面に設けた基板電位固定電極28によりア
ノード電極27の電位に固定することによりSOI基板
の裏面に電極を設けずに、ダイオード素子が形成される
素子形成領域100内での表面電界緩和効果を利用して
高耐圧ダイオード素子の搭載が可能で、上述した課題
(1)及び(2)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例の高耐圧ダイオード素子を有する半導体装置のチップ
を採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ダイオードを有する半導体装置のチップをダイボンデ
ィングコストを安くするための絶縁ペーストを使用する
ことができる。
1の電位を表面に設けた基板電位固定電極28によりア
ノード電極27の電位に固定することによりSOI基板
の裏面に電極を設けずに、ダイオード素子が形成される
素子形成領域100内での表面電界緩和効果を利用して
高耐圧ダイオード素子の搭載が可能で、上述した課題
(1)及び(2)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例の高耐圧ダイオード素子を有する半導体装置のチップ
を採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ダイオードを有する半導体装置のチップをダイボンデ
ィングコストを安くするための絶縁ペーストを使用する
ことができる。
【0010】上述の第1実施例において、一導電型をN
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよい。このときN+ 型半導
体領域24がP+ 型半導体領域となりこの上にアノード
電極が接続され、P+ 型半導体領域25がN+ 型半導体
領域となりこの上にカソード電極が接続される。また、
基板電位固定電極はカソード電極を一電極として同電位
で接続する。このときの高耐圧ダイオードの動作は、ア
ノード電極を0Vとして、カソード電極と基板電位固定
電極に正電圧を印加していくと、半導体層とN+ 型半導
体領域間のPN接合から図9に示す空乏層Aと同様の空
乏層が伸びる。このとき、半導体支持基板は、基板電位
固定電極から導電層を介して全体が正電圧になってお
り、絶縁層を介してフィールドプレートとして働くので
上記の空乏層に加えて半導体層とシリコン酸化膜間の界
面から半導体層の表面に向かう方向に図9に示す空乏層
Bと同様の空乏層が伸びるため、この影響により先の空
乏層が伸びやすくなり、半導体層とN+ 型半導体領域間
のPN接合の電界は緩和される
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよい。このときN+ 型半導
体領域24がP+ 型半導体領域となりこの上にアノード
電極が接続され、P+ 型半導体領域25がN+ 型半導体
領域となりこの上にカソード電極が接続される。また、
基板電位固定電極はカソード電極を一電極として同電位
で接続する。このときの高耐圧ダイオードの動作は、ア
ノード電極を0Vとして、カソード電極と基板電位固定
電極に正電圧を印加していくと、半導体層とN+ 型半導
体領域間のPN接合から図9に示す空乏層Aと同様の空
乏層が伸びる。このとき、半導体支持基板は、基板電位
固定電極から導電層を介して全体が正電圧になってお
り、絶縁層を介してフィールドプレートとして働くので
上記の空乏層に加えて半導体層とシリコン酸化膜間の界
面から半導体層の表面に向かう方向に図9に示す空乏層
Bと同様の空乏層が伸びるため、この影響により先の空
乏層が伸びやすくなり、半導体層とN+ 型半導体領域間
のPN接合の電界は緩和される
【0011】次に、本発明に基づき第2の実施例の一導
電型であるNチャネル高耐圧MOSFETを有する半導
体装置を図2を参照して説明する。図2において、導電
性支持基板としての一導電型であるN型Si半導体支持
基板41はシリコン基板41aの表面層に高濃度一導電
型であるN+ 型半導体層41bを含んだもので、その上
に絶縁膜であるシリコン酸化膜43を介して低濃度一導
電型であるN- 型半導体層42を設けてSOI基板を構
成している。尚、半導体支持基板41は他導電型である
P型であってもよく、このときは表面層に高濃度他導電
型であるP+ 層を含むことが望ましい。また、半導体支
持基板41は、全体がN+ 型又はP+ 型であってもよ
い。半導体層42の高耐圧MOSFET素子が形成され
る素子形成領域300には、表面層にN+ 型半導体領域
44を設け、このN+ 型半導体領域44を所定距離離間
して環状に取囲むようにシリコン酸化膜43までの深さ
でP型半導体領域45を設けている。尚、P型半導体領
域45はN+ 型半導体領域44を取囲んでいなくてもよ
い。P型半導体領域45の表面層には半導体層42とP
型半導体領域45間のPN接合からチャネル長として所
定距離離間した位置にN+ 型半導体領域53を設け、N
+ 型半導体領域53と隣接してP+ 型半導体領域54を
設けている。N+ 型半導体領域44にはドレイン電極4
6を、N+ 型半導体領域53とP+ 型半導体領域54に
はソース電極47をオーム接触して設けている。半導体
層42にはシリコン酸化膜43に達し半導体層42を複
数の部分に絶縁分離する絶縁分離層49を設けており、
素子形成領域300はこの絶縁分離層49により取囲ま
れている。この素子形成領域300から絶縁分離された
半導体層42の基板電位取出し領域400にはシリコン
酸化膜43を貫通し半導体支持基板41に達するN+ 型
ポリシリコンからなる導電層52を設けている。尚、半
導体支持基板41の表面層がP+ 型のときはP+型ポリ
シリコンからなる導電層を設ける。導電層52上には基
板電位固定電極48を接続している。図示しないが、基
板電位固定電極48はソース電極47を一電極として同
電位で接続している。半導体層42の表面にはドレイン
電極46、ソース電極47及び基板電位固定電極48が
接続される位置を除いて絶縁膜51を設けている。絶縁
膜51中にあって、P型半導体領域45上の半導体層4
2とN+ 型半導体領域53間位置に絶縁膜51に含まれ
るゲート酸化膜55を介してゲート電極56を設けてい
る。
電型であるNチャネル高耐圧MOSFETを有する半導
体装置を図2を参照して説明する。図2において、導電
性支持基板としての一導電型であるN型Si半導体支持
基板41はシリコン基板41aの表面層に高濃度一導電
型であるN+ 型半導体層41bを含んだもので、その上
に絶縁膜であるシリコン酸化膜43を介して低濃度一導
電型であるN- 型半導体層42を設けてSOI基板を構
成している。尚、半導体支持基板41は他導電型である
P型であってもよく、このときは表面層に高濃度他導電
型であるP+ 層を含むことが望ましい。また、半導体支
持基板41は、全体がN+ 型又はP+ 型であってもよ
い。半導体層42の高耐圧MOSFET素子が形成され
る素子形成領域300には、表面層にN+ 型半導体領域
44を設け、このN+ 型半導体領域44を所定距離離間
して環状に取囲むようにシリコン酸化膜43までの深さ
でP型半導体領域45を設けている。尚、P型半導体領
域45はN+ 型半導体領域44を取囲んでいなくてもよ
い。P型半導体領域45の表面層には半導体層42とP
型半導体領域45間のPN接合からチャネル長として所
定距離離間した位置にN+ 型半導体領域53を設け、N
+ 型半導体領域53と隣接してP+ 型半導体領域54を
設けている。N+ 型半導体領域44にはドレイン電極4
6を、N+ 型半導体領域53とP+ 型半導体領域54に
はソース電極47をオーム接触して設けている。半導体
層42にはシリコン酸化膜43に達し半導体層42を複
数の部分に絶縁分離する絶縁分離層49を設けており、
素子形成領域300はこの絶縁分離層49により取囲ま
れている。この素子形成領域300から絶縁分離された
半導体層42の基板電位取出し領域400にはシリコン
酸化膜43を貫通し半導体支持基板41に達するN+ 型
ポリシリコンからなる導電層52を設けている。尚、半
導体支持基板41の表面層がP+ 型のときはP+型ポリ
シリコンからなる導電層を設ける。導電層52上には基
板電位固定電極48を接続している。図示しないが、基
板電位固定電極48はソース電極47を一電極として同
電位で接続している。半導体層42の表面にはドレイン
電極46、ソース電極47及び基板電位固定電極48が
接続される位置を除いて絶縁膜51を設けている。絶縁
膜51中にあって、P型半導体領域45上の半導体層4
2とN+ 型半導体領域53間位置に絶縁膜51に含まれ
るゲート酸化膜55を介してゲート電極56を設けてい
る。
【0012】上記構成の半導体装置のNチャネル高耐圧
MOSFETの動作は、ソース電極47と基板電位固定
電極48を0Vとして、ゲート電極56をオフ制御状態
でドレイン電極46に正電圧を印加していくと、半導体
層42とP型半導体領域45間のPN接合から図9に示
す空乏層Aと同様の空乏層が伸びる。このとき、半導体
支持基板41は、基板電位固定電極48から導電層52
を介して全体が0Vになっており、シリコン酸化膜43
を介してフィールドプレートとして働くので上記の空乏
層に加えて半導体層42とシリコン酸化膜43間の界面
から半導体層42の表面に向かう方向に図9に示す空乏
層Bと同様の空乏層が伸びるため、この影響により先の
空乏層が伸びやすくなり、半導体層42とP型半導体領
域45間のPN接合の電界は緩和される。
MOSFETの動作は、ソース電極47と基板電位固定
電極48を0Vとして、ゲート電極56をオフ制御状態
でドレイン電極46に正電圧を印加していくと、半導体
層42とP型半導体領域45間のPN接合から図9に示
す空乏層Aと同様の空乏層が伸びる。このとき、半導体
支持基板41は、基板電位固定電極48から導電層52
を介して全体が0Vになっており、シリコン酸化膜43
を介してフィールドプレートとして働くので上記の空乏
層に加えて半導体層42とシリコン酸化膜43間の界面
から半導体層42の表面に向かう方向に図9に示す空乏
層Bと同様の空乏層が伸びるため、この影響により先の
空乏層が伸びやすくなり、半導体層42とP型半導体領
域45間のPN接合の電界は緩和される。
【0013】このようにSOI基板の半導体支持基板4
1の電位を表面に設けた基板電位固定電極48によりソ
ース電極47の電位に固定することによりSOI基板の
裏面に電極を設けずに、MOSFET素子が形成される
素子形成領域300内での表面電界緩和効果を利用して
高耐圧MOSFET素子の搭載が可能で、上述した課題
(1)及び(2)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例の高耐圧MOSFETを有する半導体装置のチップを
採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧MOSFET素子を有する半導体装置のチップを用い
ることによりダイボンディングコストを安くするための
絶縁ペーストを使用することができる。
1の電位を表面に設けた基板電位固定電極48によりソ
ース電極47の電位に固定することによりSOI基板の
裏面に電極を設けずに、MOSFET素子が形成される
素子形成領域300内での表面電界緩和効果を利用して
高耐圧MOSFET素子の搭載が可能で、上述した課題
(1)及び(2)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例の高耐圧MOSFETを有する半導体装置のチップを
採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧MOSFET素子を有する半導体装置のチップを用い
ることによりダイボンディングコストを安くするための
絶縁ペーストを使用することができる。
【0014】上述の第2実施例において、一導電型をN
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよく、この場合、Pチャネ
ル高耐圧MOSFETを有する半導体装置となる。この
ときのPチャネル高耐圧MOSFETの動作は、ドレイ
ン電極を0Vとして、ゲート電極をオフ制御状態でソー
ス電極と基板電位固定電極に正電圧を印加していくと、
半導体層とN型半導体領域間のPN接合から図9に示す
空乏層Aと同様の空乏層が伸びる。このとき、半導体支
持基板は、基板電位固定電極から導電層を介して全体が
正電圧になっており、絶縁層を介してフィールドプレー
トとして働くので上記の空乏層に加えて半導体層と絶縁
層間の界面から半導体層の表面に向かう方向に図9に示
す空乏層Bと同様の空乏層が伸びるため、この影響によ
り先の空乏層が伸びやすくなり、半導体層とN型半導体
領域間のPN接合の電界は緩和される
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよく、この場合、Pチャネ
ル高耐圧MOSFETを有する半導体装置となる。この
ときのPチャネル高耐圧MOSFETの動作は、ドレイ
ン電極を0Vとして、ゲート電極をオフ制御状態でソー
ス電極と基板電位固定電極に正電圧を印加していくと、
半導体層とN型半導体領域間のPN接合から図9に示す
空乏層Aと同様の空乏層が伸びる。このとき、半導体支
持基板は、基板電位固定電極から導電層を介して全体が
正電圧になっており、絶縁層を介してフィールドプレー
トとして働くので上記の空乏層に加えて半導体層と絶縁
層間の界面から半導体層の表面に向かう方向に図9に示
す空乏層Bと同様の空乏層が伸びるため、この影響によ
り先の空乏層が伸びやすくなり、半導体層とN型半導体
領域間のPN接合の電界は緩和される
【0015】次に、本発明に基づき第3の実施例の一導
電型であるNチャネル高耐圧MOSFETと他導電型で
あるPチャネル高耐圧MOSFETを有する半導体装置
を図3を参照して説明する。図3において、導電性支持
基板61の上に第1絶縁膜であるシリコン酸化膜63を
介して低濃度一導電型であるN- 型半導体層62を設け
てSOI基板を構成している。導電性支持基板61は一
導電型であるN型Si半導体支持基板61aと、この半
導体支持基板61aの上に設けた第2絶縁膜であるシリ
コン酸化膜61bと、このシリコン酸化膜61bの上に
設けたN+ 型ポリシリコンからなる基板導電層61cと
を含んでいる。尚、基板導電層は高濃度他導電型である
P+ 型ポリシリコンであってもよく、このとき半導体支
持基板61aはN型でもP型でもよい。また、半導体支
持基板61aは、全体がN+ 型又はP+ 型であってもよ
い。
電型であるNチャネル高耐圧MOSFETと他導電型で
あるPチャネル高耐圧MOSFETを有する半導体装置
を図3を参照して説明する。図3において、導電性支持
基板61の上に第1絶縁膜であるシリコン酸化膜63を
介して低濃度一導電型であるN- 型半導体層62を設け
てSOI基板を構成している。導電性支持基板61は一
導電型であるN型Si半導体支持基板61aと、この半
導体支持基板61aの上に設けた第2絶縁膜であるシリ
コン酸化膜61bと、このシリコン酸化膜61bの上に
設けたN+ 型ポリシリコンからなる基板導電層61cと
を含んでいる。尚、基板導電層は高濃度他導電型である
P+ 型ポリシリコンであってもよく、このとき半導体支
持基板61aはN型でもP型でもよい。また、半導体支
持基板61aは、全体がN+ 型又はP+ 型であってもよ
い。
【0016】半導体層62のNチャネル高耐圧MOSF
ET素子が形成される第1素子形成領域500Nには、
表面層にN+ 型半導体領域64Nを設け、このN+ 型半
導体領域64Nを所定距離離間して取囲むようにシリコ
ン酸化膜63までの深さでP型半導体領域65Nを設け
ている。尚、P型半導体領域65NはN+ 型半導体領域
64Nを取囲んでいなくてもよい。P型半導体領域65
Nの表面層には半導体層62とP型半導体領域65N間
のPN接合からチャネル長として所定距離離間した位置
にN+ 型半導体領域73Nを設け、N+ 型半導体領域7
3Nと隣接してP+ 型半導体領域74Nを設けている。
N+ 型半導体領域64Nにはドレイン電極66Nを、N
+ 型半導体領域73NとP+ 型半導体領域74Nにはソ
ース電極67Nをオーム接触して設けている。
ET素子が形成される第1素子形成領域500Nには、
表面層にN+ 型半導体領域64Nを設け、このN+ 型半
導体領域64Nを所定距離離間して取囲むようにシリコ
ン酸化膜63までの深さでP型半導体領域65Nを設け
ている。尚、P型半導体領域65NはN+ 型半導体領域
64Nを取囲んでいなくてもよい。P型半導体領域65
Nの表面層には半導体層62とP型半導体領域65N間
のPN接合からチャネル長として所定距離離間した位置
にN+ 型半導体領域73Nを設け、N+ 型半導体領域7
3Nと隣接してP+ 型半導体領域74Nを設けている。
N+ 型半導体領域64Nにはドレイン電極66Nを、N
+ 型半導体領域73NとP+ 型半導体領域74Nにはソ
ース電極67Nをオーム接触して設けている。
【0017】半導体層62のPチャネル高耐圧MOSF
ET素子が形成される第2素子形成領域500Pの表面
層にP+ 型半導体領域64Pを設け、このP+ 型半導体
領域64Pを含み、半導体層62がP+ 型半導体領域6
4Pから所定距離離間して環状で残るようにシリコン酸
化膜63までの深さでP型半導体領域65Pを設けてい
る。半導体層62の表面には半導体層62とP型半導体
領域65P間のPN接合からチャネル長として所定距離
離間した位置にP+ 型半導体領域73Pを設け、P+ 型
半導体領域73Pと隣接してN+ 型半導体領域74Pを
設けている。尚、P型半導体領域65Pは半導体層62
に取囲まれていなくてもよい。P+型半導体領域64P
にはドレイン電極66Pを、P+ 型半導体領域73Pと
N+型半導体領域74Pにはソース電極67Pをオーム
接触して設けている。
ET素子が形成される第2素子形成領域500Pの表面
層にP+ 型半導体領域64Pを設け、このP+ 型半導体
領域64Pを含み、半導体層62がP+ 型半導体領域6
4Pから所定距離離間して環状で残るようにシリコン酸
化膜63までの深さでP型半導体領域65Pを設けてい
る。半導体層62の表面には半導体層62とP型半導体
領域65P間のPN接合からチャネル長として所定距離
離間した位置にP+ 型半導体領域73Pを設け、P+ 型
半導体領域73Pと隣接してN+ 型半導体領域74Pを
設けている。尚、P型半導体領域65Pは半導体層62
に取囲まれていなくてもよい。P+型半導体領域64P
にはドレイン電極66Pを、P+ 型半導体領域73Pと
N+型半導体領域74Pにはソース電極67Pをオーム
接触して設けている。
【0018】半導体層62にはシリコン酸化膜63に達
し半導体層62を複数の部分に絶縁分離する絶縁分離層
69Aを設けており、素子形成領域500N及び500
Pはこの絶縁分離層69Aにより取囲まれている。半導
体層62には素子形成領域500Nに隣接し絶縁分離層
69Aで囲まれた第1基板電位取出し領域600Nと素
子形成領域500Pに隣接し絶縁分離層69Aで囲まれ
た第2基板電位取出し領域600Pとを設け、基板電位
取出し領域600N及び600Pにはそれぞれシリコン
酸化膜63を貫通し導電性支持基板61に達するN+ 型
ポリシリコンからなる第1及び第2導電層72N,72
Pを設けている。更に、半導体層62の表面からシリコ
ン酸化膜61bに達し、基板導電層61cの素子形成領
域500N及び基板電位取出し領域600N直下の位置
と素子形成領域500P及び基板電位取出し領域600
P直下の位置とを絶縁分離する絶縁分離層69Bを設け
ている。尚、導電性支持基板の表面層、即ち、基板導電
層がP+ 型のときはP+ 型ポリシリコンからなる第1及
び第2導電層を設ける。第1導電層72N上には第1基
板電位固定電極68Nを接続し、第2導電層72P上に
は第2基板電位固定電極68Pを接続している。図示し
ないが、基板電位固定電極68Nはソース電極67Nを
第1の一電極として同電位で接続し、基板電位固定電極
68Pはソース電極67Pを第2の一電極として同電位
で接続している。半導体層62の表面にはドレイン電極
66N,66P、ソース電極67N,67P及び基板電
位固定電極68N,68Pが接続される位置を除いて絶
縁膜71を設けている。絶縁膜71中にあって、P型半
導体領域65N上の半導体層62とN+ 型半導体領域7
3N間位置に絶縁膜71に含まれるゲート酸化膜75N
を介してゲート電極76Nを設け、半導体層62上のP
型半導体領域65PとP+ 型半導体領域73P間位置に
絶縁膜71に含まれるゲート酸化膜75Pを介してゲー
ト電極76Pを設けている。
し半導体層62を複数の部分に絶縁分離する絶縁分離層
69Aを設けており、素子形成領域500N及び500
Pはこの絶縁分離層69Aにより取囲まれている。半導
体層62には素子形成領域500Nに隣接し絶縁分離層
69Aで囲まれた第1基板電位取出し領域600Nと素
子形成領域500Pに隣接し絶縁分離層69Aで囲まれ
た第2基板電位取出し領域600Pとを設け、基板電位
取出し領域600N及び600Pにはそれぞれシリコン
酸化膜63を貫通し導電性支持基板61に達するN+ 型
ポリシリコンからなる第1及び第2導電層72N,72
Pを設けている。更に、半導体層62の表面からシリコ
ン酸化膜61bに達し、基板導電層61cの素子形成領
域500N及び基板電位取出し領域600N直下の位置
と素子形成領域500P及び基板電位取出し領域600
P直下の位置とを絶縁分離する絶縁分離層69Bを設け
ている。尚、導電性支持基板の表面層、即ち、基板導電
層がP+ 型のときはP+ 型ポリシリコンからなる第1及
び第2導電層を設ける。第1導電層72N上には第1基
板電位固定電極68Nを接続し、第2導電層72P上に
は第2基板電位固定電極68Pを接続している。図示し
ないが、基板電位固定電極68Nはソース電極67Nを
第1の一電極として同電位で接続し、基板電位固定電極
68Pはソース電極67Pを第2の一電極として同電位
で接続している。半導体層62の表面にはドレイン電極
66N,66P、ソース電極67N,67P及び基板電
位固定電極68N,68Pが接続される位置を除いて絶
縁膜71を設けている。絶縁膜71中にあって、P型半
導体領域65N上の半導体層62とN+ 型半導体領域7
3N間位置に絶縁膜71に含まれるゲート酸化膜75N
を介してゲート電極76Nを設け、半導体層62上のP
型半導体領域65PとP+ 型半導体領域73P間位置に
絶縁膜71に含まれるゲート酸化膜75Pを介してゲー
ト電極76Pを設けている。
【0019】上記構成の半導体装置のNチャネル高耐圧
MOSFET及びPチャネル高耐圧MOSFETの動作
は、Nチャネル高耐圧MOSFETにおいては、ソース
電極67Nと基板電位固定電極68Nを0Vとして、ゲ
ート電極76Nをオフ制御状態でドレイン電極66Nに
正電圧を印加していくと、半導体層62とP型半導体領
域65N間のPN接合から図9に示す空乏層Aと同様の
空乏層が伸びる。このとき、導電性支持基板61の基板
導電層61cの素子形成領域500N及び基板電位取出
し領域600N直下の位置は、基板電位固定電極68N
から第1導電層72Nを介して全体が0Vになってお
り、シリコン酸化膜63を介してフィールドプレートと
して働くので上記の空乏層に加えて半導体層62とシリ
コン酸化膜63間の界面から半導体層62の表面に向か
う方向に図9に示す空乏層Bと同様の空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層62とP型半導体領域65N間のPN接合の電界は
緩和される。また、Pチャネル高耐圧MOSFETにお
いては、ドレイン電極66Pを0Vとして、ゲート電極
76Pをオフ制御状態でソース電極67Pと基板電位固
定電極68Pに正電圧を印加していくと、半導体層62
とP型半導体領域65P間のPN接合から図9に示す空
乏層Aと同様の空乏層が伸びる。このとき、導電性支持
基板61の基板導電層61cの素子形成領域500P及
び基板電位取出し領域600P直下の位置は、基板電位
固定電極68Pから第2導電層72Pを介して全体が正
電圧になっており、シリコン酸化膜63を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層62とシリコン酸化膜63間の界面から半導体層6
2の表面に向かう方向に図9に示す空乏層Bと同様の空
乏層が伸びるため、この影響により先の空乏層が伸びや
すくなり、半導体層62とP型半導体領域65P間のP
N接合の電界は緩和される。
MOSFET及びPチャネル高耐圧MOSFETの動作
は、Nチャネル高耐圧MOSFETにおいては、ソース
電極67Nと基板電位固定電極68Nを0Vとして、ゲ
ート電極76Nをオフ制御状態でドレイン電極66Nに
正電圧を印加していくと、半導体層62とP型半導体領
域65N間のPN接合から図9に示す空乏層Aと同様の
空乏層が伸びる。このとき、導電性支持基板61の基板
導電層61cの素子形成領域500N及び基板電位取出
し領域600N直下の位置は、基板電位固定電極68N
から第1導電層72Nを介して全体が0Vになってお
り、シリコン酸化膜63を介してフィールドプレートと
して働くので上記の空乏層に加えて半導体層62とシリ
コン酸化膜63間の界面から半導体層62の表面に向か
う方向に図9に示す空乏層Bと同様の空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層62とP型半導体領域65N間のPN接合の電界は
緩和される。また、Pチャネル高耐圧MOSFETにお
いては、ドレイン電極66Pを0Vとして、ゲート電極
76Pをオフ制御状態でソース電極67Pと基板電位固
定電極68Pに正電圧を印加していくと、半導体層62
とP型半導体領域65P間のPN接合から図9に示す空
乏層Aと同様の空乏層が伸びる。このとき、導電性支持
基板61の基板導電層61cの素子形成領域500P及
び基板電位取出し領域600P直下の位置は、基板電位
固定電極68Pから第2導電層72Pを介して全体が正
電圧になっており、シリコン酸化膜63を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層62とシリコン酸化膜63間の界面から半導体層6
2の表面に向かう方向に図9に示す空乏層Bと同様の空
乏層が伸びるため、この影響により先の空乏層が伸びや
すくなり、半導体層62とP型半導体領域65P間のP
N接合の電界は緩和される。
【0020】このようにSOI基板の導電性支持基板6
1の基板導電層61cを素子形成領域500N及び基板
電位取出し領域600N直下の位置と素子形成領域50
0P及び基板電位取出し領域600P直下の位置とに絶
縁分離してそれらの電位を表面に設けた基板電位固定電
極68N,68Pによりソース電極67N,67Pの電
位にそれぞれ固定することによりSOI基板の裏面に電
極を設けずに、MOSFET素子が形成される素子形成
領域内での表面電界緩和効果を利用してNチャネル高耐
圧MOSFET素子及びPチャネル高耐圧MOSFET
素子の搭載が可能で、上述した課題(1)、(2)及び
(3)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例のNチャネル高耐圧MOSFET素子及びPチャネル
高耐圧MOSFET素子を有する半導体装置のチップを
採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例のNチ
ャネル高耐圧MOSFET素子及びPチャネル高耐圧M
OSFET素子を有する半導体装置のチップを用いるこ
とによりダイボンディングコストを安くするための絶縁
ペーストを使用することができる。 (3)本実施例のNチャネル高耐圧MOSFET素子及
びPチャネル高耐圧MOSFET素子を有する半導体装
置のチップを用いることにより、チップの裏面を接地し
て使用しても、Nチャネル高耐圧MOSFET素子及び
Pチャネル高耐圧MOSFET素子とも表面電界緩和効
果を利用できる。
1の基板導電層61cを素子形成領域500N及び基板
電位取出し領域600N直下の位置と素子形成領域50
0P及び基板電位取出し領域600P直下の位置とに絶
縁分離してそれらの電位を表面に設けた基板電位固定電
極68N,68Pによりソース電極67N,67Pの電
位にそれぞれ固定することによりSOI基板の裏面に電
極を設けずに、MOSFET素子が形成される素子形成
領域内での表面電界緩和効果を利用してNチャネル高耐
圧MOSFET素子及びPチャネル高耐圧MOSFET
素子の搭載が可能で、上述した課題(1)、(2)及び
(3)を解決することができる。即ち、 (1)面実装型のICパッケージとしてのBGA(Ball
Grid Array)、CSP(Chip Size Package)に本実施
例のNチャネル高耐圧MOSFET素子及びPチャネル
高耐圧MOSFET素子を有する半導体装置のチップを
採用することができる。 (2)チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例のNチ
ャネル高耐圧MOSFET素子及びPチャネル高耐圧M
OSFET素子を有する半導体装置のチップを用いるこ
とによりダイボンディングコストを安くするための絶縁
ペーストを使用することができる。 (3)本実施例のNチャネル高耐圧MOSFET素子及
びPチャネル高耐圧MOSFET素子を有する半導体装
置のチップを用いることにより、チップの裏面を接地し
て使用しても、Nチャネル高耐圧MOSFET素子及び
Pチャネル高耐圧MOSFET素子とも表面電界緩和効
果を利用できる。
【0021】上述の第3実施例において、一導電型をN
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよい。この場合、第1素子
形成領域側にPチャネル高耐圧MOSFET素子、第2
素子形成領域側にNチャネル高耐圧MOSFET素子を
有する半導体装置となる。このときのNチャネル高耐圧
MOSFET及びPチャネル高耐圧MOSFETの動作
は、同一であるので説明を省略する。
型、他導電型をP型として説明したが、一導電型をP
型、他導電型をN型としてもよい。この場合、第1素子
形成領域側にPチャネル高耐圧MOSFET素子、第2
素子形成領域側にNチャネル高耐圧MOSFET素子を
有する半導体装置となる。このときのNチャネル高耐圧
MOSFET及びPチャネル高耐圧MOSFETの動作
は、同一であるので説明を省略する。
【0022】次に上述の第2実施例のNチャネル高耐圧
MOSFETを有する半導体装置の製造方法を図2、図
4(a)〜(d)及び図5(a)〜(c)を参照して説
明する。尚、第1実施例の高耐圧ダイオードの製造方法
は基板電位固定電極への基板電位の取出し方法が高耐圧
MOSFETの場合と同様であるので説明を省略する。
先ず、SOI基板は図4に示すように、N- 型シリコン
基板41aの表面層にN+ 型半導体層41bを形成(図
4(a))し、N- 型シリコン基板42aの表面に熱酸
化によりシリコン酸化膜43を形成(図4(b))して
後、シリコン基板41aのN+ 型層41b側とシリコン
基板42aのシリコン酸化膜43側を熱処理により貼り
合わせて、シリコン基板41aを半導体支持基板41と
し(図4(c))、更に貼り合わせた後のシリコン基板
42aを所定の厚さに研磨して半導体層42として(図
4(d))製造される。
MOSFETを有する半導体装置の製造方法を図2、図
4(a)〜(d)及び図5(a)〜(c)を参照して説
明する。尚、第1実施例の高耐圧ダイオードの製造方法
は基板電位固定電極への基板電位の取出し方法が高耐圧
MOSFETの場合と同様であるので説明を省略する。
先ず、SOI基板は図4に示すように、N- 型シリコン
基板41aの表面層にN+ 型半導体層41bを形成(図
4(a))し、N- 型シリコン基板42aの表面に熱酸
化によりシリコン酸化膜43を形成(図4(b))して
後、シリコン基板41aのN+ 型層41b側とシリコン
基板42aのシリコン酸化膜43側を熱処理により貼り
合わせて、シリコン基板41aを半導体支持基板41と
し(図4(c))、更に貼り合わせた後のシリコン基板
42aを所定の厚さに研磨して半導体層42として(図
4(d))製造される。
【0023】次に、このSOI基板を用いての製造の第
1工程はこの工程の完了後の断面図を図5(a)に示す
ように、半導体層42を素子形成領域300や基板電位
取出し領域400の複数の部分に絶縁分離するために半
導体層42の表面からシリコン酸化膜43の表面までの
選択ドライエッチングで分離溝57を形成し、その内壁
に熱酸化法によりシリコン酸化膜58を形成する。その
後、SOI基板表面にCVD法により高抵抗のポリシリ
コン膜60を被覆して分離溝57にポリシリコン膜60
を埋め込み、化学的機械研磨(CMP)により分離溝5
7以外のポリシリコン膜60を除去する。この時点で分
離溝57にはシリコン酸化膜58を介したポリシリコン
膜60により絶縁分離層49が形成される。ポリシリコ
ン膜60の除去として、CMPの代わりにドライエッチ
ングやウエットエッチングを用いることも可能である。
1工程はこの工程の完了後の断面図を図5(a)に示す
ように、半導体層42を素子形成領域300や基板電位
取出し領域400の複数の部分に絶縁分離するために半
導体層42の表面からシリコン酸化膜43の表面までの
選択ドライエッチングで分離溝57を形成し、その内壁
に熱酸化法によりシリコン酸化膜58を形成する。その
後、SOI基板表面にCVD法により高抵抗のポリシリ
コン膜60を被覆して分離溝57にポリシリコン膜60
を埋め込み、化学的機械研磨(CMP)により分離溝5
7以外のポリシリコン膜60を除去する。この時点で分
離溝57にはシリコン酸化膜58を介したポリシリコン
膜60により絶縁分離層49が形成される。ポリシリコ
ン膜60の除去として、CMPの代わりにドライエッチ
ングやウエットエッチングを用いることも可能である。
【0024】次に、第2工程はこの工程の完了後の断面
図を図5(b)に示すように、第1工程完了後の絶縁分
離層49に取囲まれた基板電位取出し領域400の表面
から半導体支持基板41の表面又は表面層内までの選択
ドライエッチングで取出し溝59を形成する。その後、
SOI基板表面にCVD法により高抵抗のポリシリコン
膜を被覆して取出し溝59にポリシリコン膜を埋め込
み、化学的機械研磨(CMP)により取出し溝59以外
のポリシリコン膜を除去する。その後、フォトリソグラ
フィ法によりフォトレジスト膜91でマスクして取出し
溝59内のポリシリコン膜に燐をイオン注入しフォトレ
ジストを除去後熱拡散することによりN+型導電層52
が形成される。ポリシリコン膜は後から燐をイオン注入
する代わりに最初から燐を含んだ低抵抗のポリシリコン
膜を被覆することも可能である。また、第1工程と同様
に、ポリシリコン膜の除去として、CMPの代わりにド
ライエッチングやウエットエッチングを用いることも可
能である。
図を図5(b)に示すように、第1工程完了後の絶縁分
離層49に取囲まれた基板電位取出し領域400の表面
から半導体支持基板41の表面又は表面層内までの選択
ドライエッチングで取出し溝59を形成する。その後、
SOI基板表面にCVD法により高抵抗のポリシリコン
膜を被覆して取出し溝59にポリシリコン膜を埋め込
み、化学的機械研磨(CMP)により取出し溝59以外
のポリシリコン膜を除去する。その後、フォトリソグラ
フィ法によりフォトレジスト膜91でマスクして取出し
溝59内のポリシリコン膜に燐をイオン注入しフォトレ
ジストを除去後熱拡散することによりN+型導電層52
が形成される。ポリシリコン膜は後から燐をイオン注入
する代わりに最初から燐を含んだ低抵抗のポリシリコン
膜を被覆することも可能である。また、第1工程と同様
に、ポリシリコン膜の除去として、CMPの代わりにド
ライエッチングやウエットエッチングを用いることも可
能である。
【0025】次に、第3工程はこの工程の完了後の断面
図を図5(c)に示すように、第2工程完了後の絶縁分
離層49に取囲まれた素子形成領域300内において、
公知の技術により半導体層42表面からシリコン酸化膜
43までの深さで絶縁分離層49に隣接して所定幅で環
状にP型半導体領域45を形成する。P型半導体領域4
5に取囲まれた半導体層42の表面層の中央にN+ 型半
導体領域44を形成する。P型半導体領域45の表面に
は半導体層42とP型半導体領域45間のPN接合から
チャネル長として所定距離離間した位置にN+ 型半導体
領域53を形成し、N+ 型半導体領域53と隣接してP
+ 型半導体領域54を形成する。半導体層42の表面に
はドレイン電極46、ソース電極47及び基板電位固定
電極48が接続される位置を除いて絶縁膜51を形成す
る。絶縁膜51は熱酸化法によるシリコン酸化膜及びC
VD法による層間絶縁膜により形成される。絶縁膜51
中にあって、P型半導体領域45上の半導体層42とN
+ 型半導体領域53間位置に絶縁膜51に含まれるゲー
ト酸化膜55を介してゲート電極56を形成する。
図を図5(c)に示すように、第2工程完了後の絶縁分
離層49に取囲まれた素子形成領域300内において、
公知の技術により半導体層42表面からシリコン酸化膜
43までの深さで絶縁分離層49に隣接して所定幅で環
状にP型半導体領域45を形成する。P型半導体領域4
5に取囲まれた半導体層42の表面層の中央にN+ 型半
導体領域44を形成する。P型半導体領域45の表面に
は半導体層42とP型半導体領域45間のPN接合から
チャネル長として所定距離離間した位置にN+ 型半導体
領域53を形成し、N+ 型半導体領域53と隣接してP
+ 型半導体領域54を形成する。半導体層42の表面に
はドレイン電極46、ソース電極47及び基板電位固定
電極48が接続される位置を除いて絶縁膜51を形成す
る。絶縁膜51は熱酸化法によるシリコン酸化膜及びC
VD法による層間絶縁膜により形成される。絶縁膜51
中にあって、P型半導体領域45上の半導体層42とN
+ 型半導体領域53間位置に絶縁膜51に含まれるゲー
ト酸化膜55を介してゲート電極56を形成する。
【0026】続いて、第4工程はこの工程の完了後の断
面図を図2に示すように、第3工程完了後のSOI基板
表面にスパッタ法によりアルミニウム膜を被覆し、フォ
トリソグラフィ法及びドライエッチ法により不要部を除
去して、N+ 型半導体領域44にはドレイン電極46
を、N+ 型半導体領域53とP+ 型半導体領域54には
ソース電極47を、及び、導電層52上には基板電位固
定電極48をオーム接触して形成する。図示しないが、
基板電位固定電極48はソース電極47と同電位で接続
する。尚、上述の製造方法においては、絶縁分離層49
の形成を素子形成領域300内への各半導体領域の形成
前に行う方法で説明したが、素子形成領域300内への
各半導体領域の形成後に行う方法でも可能である。この
方法は後述される第3実施例の半導体装置の製造方法で
用いられており、溝埋め込み後のCMPが不要で工程短
縮が可能である。
面図を図2に示すように、第3工程完了後のSOI基板
表面にスパッタ法によりアルミニウム膜を被覆し、フォ
トリソグラフィ法及びドライエッチ法により不要部を除
去して、N+ 型半導体領域44にはドレイン電極46
を、N+ 型半導体領域53とP+ 型半導体領域54には
ソース電極47を、及び、導電層52上には基板電位固
定電極48をオーム接触して形成する。図示しないが、
基板電位固定電極48はソース電極47と同電位で接続
する。尚、上述の製造方法においては、絶縁分離層49
の形成を素子形成領域300内への各半導体領域の形成
前に行う方法で説明したが、素子形成領域300内への
各半導体領域の形成後に行う方法でも可能である。この
方法は後述される第3実施例の半導体装置の製造方法で
用いられており、溝埋め込み後のCMPが不要で工程短
縮が可能である。
【0027】次に上述の第3実施例のNチャネル高耐圧
MOSFET及びPチャネル高耐圧MOSFETを有す
る半導体装置の製造方法を図3、図6(a)〜(d)及
び図7(a)〜(d)を参照して説明する。先ず、SO
I基板は図6に示すように、N- 型シリコン基板61a
の表面に熱酸化によるシリコン酸化膜61bを介して燐
を含むポリシリコン膜によるN+ 型基板導電層61cを
積層(図6(a))し、N- 型シリコン基板62aの表
面に熱酸化によりシリコン酸化膜63を形成(図6
(b))して後、シリコン基板61aの基板導電層61
c側とシリコン基板62aのシリコン酸化膜63側を熱
処理により貼り合わせて基板導電層61cがシリコン酸
化膜61bを介して形成されたシリコン基板61aを導
電性支持基板61とし(図6(c))、更に貼り合わせ
た後のシリコン基板62a側表面を所定の厚さに研磨し
て半導体層62として(図6(d))製造される。
MOSFET及びPチャネル高耐圧MOSFETを有す
る半導体装置の製造方法を図3、図6(a)〜(d)及
び図7(a)〜(d)を参照して説明する。先ず、SO
I基板は図6に示すように、N- 型シリコン基板61a
の表面に熱酸化によるシリコン酸化膜61bを介して燐
を含むポリシリコン膜によるN+ 型基板導電層61cを
積層(図6(a))し、N- 型シリコン基板62aの表
面に熱酸化によりシリコン酸化膜63を形成(図6
(b))して後、シリコン基板61aの基板導電層61
c側とシリコン基板62aのシリコン酸化膜63側を熱
処理により貼り合わせて基板導電層61cがシリコン酸
化膜61bを介して形成されたシリコン基板61aを導
電性支持基板61とし(図6(c))、更に貼り合わせ
た後のシリコン基板62a側表面を所定の厚さに研磨し
て半導体層62として(図6(d))製造される。
【0028】次に、このSOI基板を用いての製造の第
1工程はこの工程の完了後の断面図を図7(a)に示す
ように、Nチャネル型MOSFETを形成する第1素子
形成領域500N及び第1基板電位取出し領域600N
の直下に位置する基板導電層61cと、Pチャネル型M
OSFETを形成する第2素子形成領域500P及び第
2基板取出し領域600Pの直下に位置する基板導電層
61cとを絶縁分離するために半導体層62の表面から
シリコン酸化膜61bの表面までの選択ドライエッチン
グで分離溝92を形成し、これらの分離溝92の内壁に
熱酸化法によりシリコン酸化膜93を形成する。その
後、SOI基板表面にCVD法により高抵抗のポリシリ
コン膜80を被覆して分離溝92にポリシリコン膜80
を埋め込み、化学的機械研磨(CMP)により分離溝9
2以外のポリシリコン膜80を除去する。この時点で分
離溝92にはシリコン酸化膜93を介したポリシリコン
膜80により絶縁分離層69Bが形成される。ポリシリ
コン膜80の除去として、CMPの代わりにドライエッ
チングやウエットエッチングを用いることも可能であ
る。
1工程はこの工程の完了後の断面図を図7(a)に示す
ように、Nチャネル型MOSFETを形成する第1素子
形成領域500N及び第1基板電位取出し領域600N
の直下に位置する基板導電層61cと、Pチャネル型M
OSFETを形成する第2素子形成領域500P及び第
2基板取出し領域600Pの直下に位置する基板導電層
61cとを絶縁分離するために半導体層62の表面から
シリコン酸化膜61bの表面までの選択ドライエッチン
グで分離溝92を形成し、これらの分離溝92の内壁に
熱酸化法によりシリコン酸化膜93を形成する。その
後、SOI基板表面にCVD法により高抵抗のポリシリ
コン膜80を被覆して分離溝92にポリシリコン膜80
を埋め込み、化学的機械研磨(CMP)により分離溝9
2以外のポリシリコン膜80を除去する。この時点で分
離溝92にはシリコン酸化膜93を介したポリシリコン
膜80により絶縁分離層69Bが形成される。ポリシリ
コン膜80の除去として、CMPの代わりにドライエッ
チングやウエットエッチングを用いることも可能であ
る。
【0029】次に、第2工程はこの工程の完了後の断面
図を図7(b)に示すように、第1工程完了後の第1及
び第2基板電位取出し領域600N,600Pの表面か
ら基板導電層61cの表面又は表面層内までの選択ドラ
イエッチングで第1及び第2取出し溝79N,79Pを
形成する。その後、SOI基板表面にCVD法により高
抵抗のポリシリコン膜を被覆して取出し溝79N,79
Pにポリシリコン膜を埋め込み、化学的機械研磨(CM
P)により取出し溝79N,79P以外のポリシリコン
膜を除去する。その後、フォトリソグラフィ法によりフ
ォトレジスト膜94でマスクして取出し溝79N,79
P内のポリシリコン膜に燐をイオン注入しフォトレジス
トを除去後熱拡散することによりN+ 型の第1及び第2
導電層72N,72Pが形成される。ポリシリコン膜は
後から燐をイオン注入する代わりに最初から燐を含んだ
低抵抗のポリシリコン膜を被覆することも可能である。
また、第1工程と同様に、ポリシリコン膜の除去とし
て、CMPの代わりにドライエッチングやウエットエッ
チングを用いることも可能である。
図を図7(b)に示すように、第1工程完了後の第1及
び第2基板電位取出し領域600N,600Pの表面か
ら基板導電層61cの表面又は表面層内までの選択ドラ
イエッチングで第1及び第2取出し溝79N,79Pを
形成する。その後、SOI基板表面にCVD法により高
抵抗のポリシリコン膜を被覆して取出し溝79N,79
Pにポリシリコン膜を埋め込み、化学的機械研磨(CM
P)により取出し溝79N,79P以外のポリシリコン
膜を除去する。その後、フォトリソグラフィ法によりフ
ォトレジスト膜94でマスクして取出し溝79N,79
P内のポリシリコン膜に燐をイオン注入しフォトレジス
トを除去後熱拡散することによりN+ 型の第1及び第2
導電層72N,72Pが形成される。ポリシリコン膜は
後から燐をイオン注入する代わりに最初から燐を含んだ
低抵抗のポリシリコン膜を被覆することも可能である。
また、第1工程と同様に、ポリシリコン膜の除去とし
て、CMPの代わりにドライエッチングやウエットエッ
チングを用いることも可能である。
【0030】次に、第3工程はこの工程の完了後の断面
図を図7(c)に示すように、公知の技術により、Nチ
ャネル型MOSFETを形成する第1素子形成領域50
0N内において、半導体層62表面からシリコン酸化膜
63までの深さで第1素子形成領域500N内の外周に
所定幅で環状にP型半導体領域65Nを形成する。P型
半導体領域65Nに取囲まれた半導体層62の表面層の
中央にN+ 型半導体領域64Nを形成する。P型半導体
領域65Nの表面には半導体層62とP型半導体領域6
5N間のPN接合からチャネル長として所定距離離間し
た位置にN+ 型半導体領域73Nを形成し、N+ 型半導
体領域73Nと隣接してP+ 型半導体領域74Nを形成
する。また同時に、Pチャネル型MOSFETを形成す
る第2素子形成領域500P内において、半導体層62
が第2素子形成領域500Pの外周に所定幅の環状で残
るようにシリコン酸化膜63までの深さでP型半導体領
域65Pを形成する。P型半導体領域65Pの表面層に
P+ 型半導体領域64Pを形成する。半導体層62の表
面には半導体層62とP型半導体領域65P間のPN接
合からチャネル長として所定距離離間した位置にP+ 型
半導体領域73Pを形成し、P+ 型半導体領域73Pと
隣接してN+ 型半導体領域74Pを形成する。半導体層
62の表面には、P型半導体領域65N上の半導体層6
2とN+ 型半導体領域73N間位置にゲート酸化膜75
Nを介してゲート電極76Nを形成し、半導体層62上
のP型半導体領域65PとP+ 型半導体領域73P間位
置にゲート酸化膜75Pを介してゲート電極76Pを形
成する。
図を図7(c)に示すように、公知の技術により、Nチ
ャネル型MOSFETを形成する第1素子形成領域50
0N内において、半導体層62表面からシリコン酸化膜
63までの深さで第1素子形成領域500N内の外周に
所定幅で環状にP型半導体領域65Nを形成する。P型
半導体領域65Nに取囲まれた半導体層62の表面層の
中央にN+ 型半導体領域64Nを形成する。P型半導体
領域65Nの表面には半導体層62とP型半導体領域6
5N間のPN接合からチャネル長として所定距離離間し
た位置にN+ 型半導体領域73Nを形成し、N+ 型半導
体領域73Nと隣接してP+ 型半導体領域74Nを形成
する。また同時に、Pチャネル型MOSFETを形成す
る第2素子形成領域500P内において、半導体層62
が第2素子形成領域500Pの外周に所定幅の環状で残
るようにシリコン酸化膜63までの深さでP型半導体領
域65Pを形成する。P型半導体領域65Pの表面層に
P+ 型半導体領域64Pを形成する。半導体層62の表
面には半導体層62とP型半導体領域65P間のPN接
合からチャネル長として所定距離離間した位置にP+ 型
半導体領域73Pを形成し、P+ 型半導体領域73Pと
隣接してN+ 型半導体領域74Pを形成する。半導体層
62の表面には、P型半導体領域65N上の半導体層6
2とN+ 型半導体領域73N間位置にゲート酸化膜75
Nを介してゲート電極76Nを形成し、半導体層62上
のP型半導体領域65PとP+ 型半導体領域73P間位
置にゲート酸化膜75Pを介してゲート電極76Pを形
成する。
【0031】次に、第4工程はこの工程の完了後の断面
図を図7(d)に示すように、第3工程完了後の半導体
層62を第1素子形成領域500Nや第2素子形成領域
500P及び第1基板電位取出し領域600Nや第2基
板取出し領域600Pを含む複数の部分に絶縁分離する
ために半導体層62の表面からシリコン酸化膜63の表
面までの選択ドライエッチングで分離溝77を形成す
る。尚、絶縁分離層69Bにより第1素子形成領域50
0Nや第2素子形成領域500P及び第1基板電位取出
し領域600Nや第2基板取出し領域600Pの絶縁分
離を共用している個所には分離溝77を形成する必要は
ない。
図を図7(d)に示すように、第3工程完了後の半導体
層62を第1素子形成領域500Nや第2素子形成領域
500P及び第1基板電位取出し領域600Nや第2基
板取出し領域600Pを含む複数の部分に絶縁分離する
ために半導体層62の表面からシリコン酸化膜63の表
面までの選択ドライエッチングで分離溝77を形成す
る。尚、絶縁分離層69Bにより第1素子形成領域50
0Nや第2素子形成領域500P及び第1基板電位取出
し領域600Nや第2基板取出し領域600Pの絶縁分
離を共用している個所には分離溝77を形成する必要は
ない。
【0032】続いて、第5工程はこの工程の完了後の断
面図を図3に示すように、第4工程完了後の分離溝77
に第2絶縁分離層69Aを形成し、SOI基板表面には
ドレイン電極66N,66P、ソース電極67N,67
P及び基板電位固定電極68N,68Pが接続される位
置を除いて絶縁膜71を形成する。第2絶縁分離層69
A及び絶縁膜71の形成はCVD法による絶縁膜のSO
I基板表面への積層及び分離溝77への埋め込み、更
に、フォトリソグラフィ法及びドライエッチ法により不
要部を除去して行われる。尚、図示していないが、絶縁
膜71には図7(c)に示す第3工程において熱酸化法
により形成されるシリコン酸化膜も含まれる。その後、
SOI基板表面にスパッタ法によりアルミニウム膜を被
覆し、フォトリソグラフィ法及びドライエッチ法により
不要部を除去して、N+ 型半導体領域64Nにはドレイ
ン電極66Nを、N+ 型半導体領域73NとP+ 型半導
体領域74Nにはソース電極67Nを、及び、第1導電
層72N上には第1基板電位固定電極68Nを、更に、
P+ 型半導体領域64Pにはドレイン電極66Pを、P
+ 型半導体領域73PとN+ 型半導体領域74Pにはソ
ース電極67Pを、及び、第2導電層72P上には第2
基板電位固定電極68Pをオーム接触して形成する。図
示しないが、第1基板電位固定電極68Nはソース電極
67Nと、第2基板電位固定電極68Pはソース電極6
7Pと同電位で接続する。尚、上述の製造方法において
は、絶縁分離層69Aの形成を素子形成領域500N,
500P内への各半導体領域の形成後に行う方法で説明
したが、素子形成領域500N,500P内への各半導
体領域の形成前に行う方法でも可能である。但し、この
方法の場合、溝埋め込み後の溝以外の積層膜の除去が必
要となり工程が増える。また、絶縁分離層69Bの形成
を素子形成領域500N,500P内への各半導体領域
の形成前に行う方法で説明したが、素子形成領域500
N,500P内への各半導体領域の形成後に行う方法で
も可能である。この方法の場合、溝埋め込み後のCMP
が不要となり工程短縮が可能である。
面図を図3に示すように、第4工程完了後の分離溝77
に第2絶縁分離層69Aを形成し、SOI基板表面には
ドレイン電極66N,66P、ソース電極67N,67
P及び基板電位固定電極68N,68Pが接続される位
置を除いて絶縁膜71を形成する。第2絶縁分離層69
A及び絶縁膜71の形成はCVD法による絶縁膜のSO
I基板表面への積層及び分離溝77への埋め込み、更
に、フォトリソグラフィ法及びドライエッチ法により不
要部を除去して行われる。尚、図示していないが、絶縁
膜71には図7(c)に示す第3工程において熱酸化法
により形成されるシリコン酸化膜も含まれる。その後、
SOI基板表面にスパッタ法によりアルミニウム膜を被
覆し、フォトリソグラフィ法及びドライエッチ法により
不要部を除去して、N+ 型半導体領域64Nにはドレイ
ン電極66Nを、N+ 型半導体領域73NとP+ 型半導
体領域74Nにはソース電極67Nを、及び、第1導電
層72N上には第1基板電位固定電極68Nを、更に、
P+ 型半導体領域64Pにはドレイン電極66Pを、P
+ 型半導体領域73PとN+ 型半導体領域74Pにはソ
ース電極67Pを、及び、第2導電層72P上には第2
基板電位固定電極68Pをオーム接触して形成する。図
示しないが、第1基板電位固定電極68Nはソース電極
67Nと、第2基板電位固定電極68Pはソース電極6
7Pと同電位で接続する。尚、上述の製造方法において
は、絶縁分離層69Aの形成を素子形成領域500N,
500P内への各半導体領域の形成後に行う方法で説明
したが、素子形成領域500N,500P内への各半導
体領域の形成前に行う方法でも可能である。但し、この
方法の場合、溝埋め込み後の溝以外の積層膜の除去が必
要となり工程が増える。また、絶縁分離層69Bの形成
を素子形成領域500N,500P内への各半導体領域
の形成前に行う方法で説明したが、素子形成領域500
N,500P内への各半導体領域の形成後に行う方法で
も可能である。この方法の場合、溝埋め込み後のCMP
が不要となり工程短縮が可能である。
【0033】
【発明の効果】本発明の請求項1〜6によれば、SOI
基板の半導体支持基板の電位を表面に設けた基板電位固
定電極により一の電極、例えば高耐圧MOSFET素子
を有する半導体装置の場合はソース電極、の電位に固定
することによりSOI基板の裏面に電極を設けずに、半
導体層内での表面電界緩和効果を利用して高耐圧素子の
搭載が可能で、上述した課題(1)及び(2)を解決す
ることができる。また、本発明の請求項7〜11によれ
ば、SOI基板の導電性支持基板の基板導電層を第1素
子形成領域及び第1基板電位取出し領域直下の位置と第
2素子形成領域及び第2基板電位取出し領域直下の位置
とに絶縁分離してそれらの電位を表面に設けた第1及び
第2基板電位固定電極によりそれぞれの一の電極、例え
ばNチャネル及びPチャネル高耐圧MOSFET素子を
有する半導体装置の場合はそれぞれのソース電極、の電
位に固定することによりSOI基板の裏面に電極を設け
ずに、半導体層内での表面電界緩和効果を利用して2つ
の異なる導電型の高耐圧素子の搭載が可能で、上述した
課題(1)、(2)及び(3)を解決することができ
る。
基板の半導体支持基板の電位を表面に設けた基板電位固
定電極により一の電極、例えば高耐圧MOSFET素子
を有する半導体装置の場合はソース電極、の電位に固定
することによりSOI基板の裏面に電極を設けずに、半
導体層内での表面電界緩和効果を利用して高耐圧素子の
搭載が可能で、上述した課題(1)及び(2)を解決す
ることができる。また、本発明の請求項7〜11によれ
ば、SOI基板の導電性支持基板の基板導電層を第1素
子形成領域及び第1基板電位取出し領域直下の位置と第
2素子形成領域及び第2基板電位取出し領域直下の位置
とに絶縁分離してそれらの電位を表面に設けた第1及び
第2基板電位固定電極によりそれぞれの一の電極、例え
ばNチャネル及びPチャネル高耐圧MOSFET素子を
有する半導体装置の場合はそれぞれのソース電極、の電
位に固定することによりSOI基板の裏面に電極を設け
ずに、半導体層内での表面電界緩和効果を利用して2つ
の異なる導電型の高耐圧素子の搭載が可能で、上述した
課題(1)、(2)及び(3)を解決することができ
る。
【図1】 本発明の第1実施例である高耐圧ダイオード
素子を有する半導体装置の主要部断面図。
素子を有する半導体装置の主要部断面図。
【図2】 本発明の第2実施例である高耐圧MOSFE
Tを有する半導体装置の主要部断面図。
Tを有する半導体装置の主要部断面図。
【図3】 本発明の第3実施例であるNチャネル及びP
チャネル高耐圧MOSFETを有する半導体装置の主要
部断面図。
チャネル高耐圧MOSFETを有する半導体装置の主要
部断面図。
【図4】 図2に示す半導体装置に用いられるSOI基
板の製造工程を示す主要部断面図。
板の製造工程を示す主要部断面図。
【図5】 図2に示す半導体装置の製造工程を示す主要
部断面図。
部断面図。
【図6】 図3に示す半導体装置に用いられるSOI基
板の製造工程を示す主要部断面図。
板の製造工程を示す主要部断面図。
【図7】 図3に示す半導体装置の製造工程を示す主要
部断面図。
部断面図。
【図8】 従来の高耐圧ダイオードを有する半導体装置
の主要部断面図。
の主要部断面図。
【図9】 図8に示す半導体装置の動作を説明するため
の図。
の図。
21,41 半導体支持基板(導電性支持基板)、6
1:導電性支持基板 22,42,62 N- 型半導体層 23,43,61b,63 シリコン酸化膜(絶縁膜) 27:アノード電極 47,67N,67P ソース電極 28,48,68N,68P 基板電位固定電極 29,49,69A,69B 絶縁分離層 32,52,72N,72P 導電層 61c 基板導電層 100,300,500N,500P 素子形成領域 200,400,600N,600P 基板電位取出し
領域
1:導電性支持基板 22,42,62 N- 型半導体層 23,43,61b,63 シリコン酸化膜(絶縁膜) 27:アノード電極 47,67N,67P ソース電極 28,48,68N,68P 基板電位固定電極 29,49,69A,69B 絶縁分離層 32,52,72N,72P 導電層 61c 基板導電層 100,300,500N,500P 素子形成領域 200,400,600N,600P 基板電位取出し
領域
Claims (11)
- 【請求項1】導電性支持基板上に絶縁膜を介して設けた
半導体層の絶縁分離層に取囲まれた素子形成領域に素子
を形成した半導体装置において、 前記導電性支持基板の表面電位を固定する基板電位固定
電極を前記素子形成領域から絶縁分離された前記半導体
層の基板電位取出し領域上に設けたことを特徴とする半
導体装置。 - 【請求項2】前記導電性支持基板が半導体基板であるこ
とを特徴とする請求項1記載の半導体装置。 - 【請求項3】前記基板電位固定電極が、前記基板電位取
出し領域表面から前記絶縁膜を貫通して形成した導電層
により前記導電性支持基板と電気的接続されたことを特
徴とする請求項1記載の半導体装置。 - 【請求項4】前記基板電位固定電極が前記素子形成領域
上に形成された一電極と電気的接続されたことを特徴と
する請求項1記載の半導体装置。 - 【請求項5】 前記素子が高耐圧ダイオードで、前記一
電極がアノード電極又はカソード電極であることを特徴
とする請求項4記載の半導体装置。 - 【請求項6】 前記素子が高耐圧MOSFETで、前記
一電極がソース電極であることを特徴とする請求項4記
載の半導体装置。 - 【請求項7】導電性支持基板上に第1絶縁膜を介して設
けた半導体層の絶縁分離層にそれぞれ取囲まれた第1素
子形成領域に第1素子を形成し、第2素子形成領域に第
2素子を形成した半導体装置において、 前記導電性支持基板表面の第1素子形成領域直下の位置
と第2素子形成領域直下の位置とを互いに絶縁分離し、
前記第1素子形成領域直下の位置の電位を固定する第1
基板電位固定電極と、前記第2素子形成領域直下の位置
の電位を固定する第2基板電位電極とを前記半導体層表
面に設けたことを特徴とする半導体装置。 - 【請求項8】前記導電性支持基板が半導体基板と半導体
基板に第2絶縁膜を介して設けた基板導電層とからな
り、前記導電性支持基板表面の第1素子形成領域直下の
位置と第2素子形成領域直下の位置とを、前記半導体層
表面から前記基板導電層を貫通して形成された絶縁分離
層により互いに絶縁分離したことを特徴とする請求項7
記載の半導体装置。 - 【請求項9】前記第1基板電位固定電極が、前記第1素
子形成領域から絶縁分離され前記半導体層表面から前記
第1絶縁膜を貫通して形成された第1導電層により前記
導電性支持基板表面の第1素子形成領域直下の位置と電
気的接続され、前記第2基板電位固定電極が、前記第2
素子形成領域から絶縁分離され前記半導体層表面から前
記第1絶縁膜を貫通して形成された第2導電層により前
記導電性支持基板表面の第2素子形成領域直下の位置と
電気的接続されたことを特徴とする請求項7記載の半導
体装置。 - 【請求項10】前記第1基板電位固定電極が前記第1素
子形成領域上に形成された第1の一電極と電気的接続さ
れ、前記第2基板電位固定電極が前記第2素子形成領域
上に形成された第2の一電極と電気的接続されたことを
特徴とする請求項7記載の半導体装置。 - 【請求項11】前記第1素子が一導電型高耐圧MOSF
ETで前記第1の一電極が一導電型高耐圧MOSFET
のソース電極であり、前記第2素子が他導電型高耐圧M
OSFETで前記第2の一電極が他導電型高耐圧MOS
FETのソース電極であることを特徴とする請求項10
記載の半導体装置。
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