JPH11354631A - 半導体装置 - Google Patents
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- JPH11354631A JPH11354631A JP10163174A JP16317498A JPH11354631A JP H11354631 A JPH11354631 A JP H11354631A JP 10163174 A JP10163174 A JP 10163174A JP 16317498 A JP16317498 A JP 16317498A JP H11354631 A JPH11354631 A JP H11354631A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の半導体支持基板の表面電位を表
面で固定することにより裏面電極による固定での欠点を
解消する。 【解決手段】 半導体支持基板２１上にシリコン酸化膜
２３を介して半導体層２２を設けてＳＯＩ基板を構成す
る。半導体層２２の素子形成領域１００から絶縁層２９
により絶縁分離された基板電位取出し領域２００にシリ
コン酸化膜２３を貫通し半導体支持基板２１に達する導
電層３２を設け、この導電層３２上に電気的接続した基
板電位固定電極２８を、素子形成領域１００に設けたダ
イオードのアノード電極２７と同電位に接続している。
面で固定することにより裏面電極による固定での欠点を
解消する。 【解決手段】 半導体支持基板２１上にシリコン酸化膜
２３を介して半導体層２２を設けてＳＯＩ基板を構成す
る。半導体層２２の素子形成領域１００から絶縁層２９
により絶縁分離された基板電位取出し領域２００にシリ
コン酸化膜２３を貫通し半導体支持基板２１に達する導
電層３２を設け、この導電層３２上に電気的接続した基
板電位固定電極２８を、素子形成領域１００に設けたダ
イオードのアノード電極２７と同電位に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、導電性支持基板上
に絶縁膜を介して半導体層を有するＳＯＩ基板を用いた
半導体装置に関し、特にパワーＩＣに適用するのに好適
な半導体装置に関する。
に絶縁膜を介して半導体層を有するＳＯＩ基板を用いた
半導体装置に関し、特にパワーＩＣに適用するのに好適
な半導体装置に関する。
【０００２】
【従来の技術】従来のパワーＩＣは特開平９−９７８８
６号公報に記載されており、高耐圧ダイオードを有する
パワーＩＣについて、この公報の図１４及び図１５を図
８及び図９に引用して説明する。図８において、半導体
支持基板１の上に絶縁膜３を介してＮ- 型半導体層２が
設けられてＳＯＩ基板を構成している。このＳＯＩ基板
は半導体支持基板１に用いられるシリコン基板とパワー
素子や他の素子が形成される半導体層２に用いられるシ
リコン基板のいずれか一方あるいは両方を熱酸化した
後、熱処理により２枚のシリコン基板を貼り合わせ、更
に素子が形成される側のシリコン基板を所定の厚さに研
磨して製造される。半導体層２には、表面層に高濃度Ｎ
型であるＮ+ 型半導体領域４が設けられ、このＮ+ 型半
導体領域４を所定距離離間して取囲むように絶縁膜３ま
での深さで高濃度Ｐ型であるＰ+ 型半導体領域５が設け
られている。Ｎ+ 型半導体領域４にはカソード電極６
が、Ｐ+ 型半導体領域５にはアノード電極７が接続さ
れ、半導体支持基板１の裏面には基板電位固定電極とし
ての裏面電極８が設けられている。半導体層２中には半
導体層２を複数の部分に絶縁分離する絶縁分離層９が設
けられ、例えば、Ｐ+ 型半導体領域５に隣接して取囲む
ように設けられている。半導体層２の表面にはカソード
電極６及びアノード電極７が接続される位置を除いて絶
縁膜１１が設けられている。
６号公報に記載されており、高耐圧ダイオードを有する
パワーＩＣについて、この公報の図１４及び図１５を図
８及び図９に引用して説明する。図８において、半導体
支持基板１の上に絶縁膜３を介してＮ- 型半導体層２が
設けられてＳＯＩ基板を構成している。このＳＯＩ基板
は半導体支持基板１に用いられるシリコン基板とパワー
素子や他の素子が形成される半導体層２に用いられるシ
リコン基板のいずれか一方あるいは両方を熱酸化した
後、熱処理により２枚のシリコン基板を貼り合わせ、更
に素子が形成される側のシリコン基板を所定の厚さに研
磨して製造される。半導体層２には、表面層に高濃度Ｎ
型であるＮ+ 型半導体領域４が設けられ、このＮ+ 型半
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での深さで高濃度Ｐ型であるＰ+ 型半導体領域５が設け
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が、Ｐ+ 型半導体領域５にはアノード電極７が接続さ
れ、半導体支持基板１の裏面には基板電位固定電極とし
ての裏面電極８が設けられている。半導体層２中には半
導体層２を複数の部分に絶縁分離する絶縁分離層９が設
けられ、例えば、Ｐ+ 型半導体領域５に隣接して取囲む
ように設けられている。半導体層２の表面にはカソード
電極６及びアノード電極７が接続される位置を除いて絶
縁膜１１が設けられている。
【０００３】図９において、動作は、アノード電極７と
裏面電極８を０Ｖとして、カソード電極６に正電圧を印
加していくと、半導体層２とＰ+ 型半導体領域５間のＰ
Ｎ接合から空乏層Ａが伸びる。このとき、半導体支持基
板１は、全体が０Ｖになっており、絶縁層３を介してフ
ィールドプレートとして働くので空乏層Ａに加えて半導
体層２と絶縁層３間の界面から半導体層２の表面に向か
う方向に空乏層Ｂが伸びるため、この影響により空乏層
Ａが伸びやすくなり、半導体層２とＰ+ 型半導体領域５
間のＰＮ接合の電界は緩和される。このようにＳＯＩ基
板の半導体支持基板の電位を固定することにより、素子
が形成される半導体層内での表面電界緩和効果を利用で
き、薄いＳＯＩ基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる。また、分離溝が浅
くなるので誘電体分離のための分離溝の作成コストを低
減できる。
裏面電極８を０Ｖとして、カソード電極６に正電圧を印
加していくと、半導体層２とＰ+ 型半導体領域５間のＰ
Ｎ接合から空乏層Ａが伸びる。このとき、半導体支持基
板１は、全体が０Ｖになっており、絶縁層３を介してフ
ィールドプレートとして働くので空乏層Ａに加えて半導
体層２と絶縁層３間の界面から半導体層２の表面に向か
う方向に空乏層Ｂが伸びるため、この影響により空乏層
Ａが伸びやすくなり、半導体層２とＰ+ 型半導体領域５
間のＰＮ接合の電界は緩和される。このようにＳＯＩ基
板の半導体支持基板の電位を固定することにより、素子
が形成される半導体層内での表面電界緩和効果を利用で
き、薄いＳＯＩ基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる。また、分離溝が浅
くなるので誘電体分離のための分離溝の作成コストを低
減できる。
【０００４】
【発明が解決しようとする課題】ところで、上述の構造
において、半導体支持基板の電位を固定するために半導
体支持基板の下面に接触する裏面電極８を設けており、
つぎのような問題点がある。 （１）システム・オン・チップ（ＳＯＣ）等の１チップ
化による半導体高密度実装技術の進展により、面実装型
のＩＣパッケージとしてＢＧＡ（Ball Grid Array）、
ＣＳＰ（Chip Size Package）が採用されてきており、
この場合、チップは表面に形成したバンプによりフェイ
スダウンで接続され、チップの裏面は通常電気的に接続
されないため、裏面電極での接続が困難である。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、ダイボンディン
グコストを安くするために絶縁ペーストを使用すると、
裏面電極での接続ができない。 （３）半導体層にそれぞれ絶縁分離されて形成されたＮ
型素子とＰ型素子を有する半導体装置を裏面電極を接地
して使用した場合、半導体支持基板は全体が接地される
ことになり、一方の素子に対しては表面電界緩和効果を
利用できるが、他方の素子に対しては表面電界緩和効果
を利用できない。
において、半導体支持基板の電位を固定するために半導
体支持基板の下面に接触する裏面電極８を設けており、
つぎのような問題点がある。 （１）システム・オン・チップ（ＳＯＣ）等の１チップ
化による半導体高密度実装技術の進展により、面実装型
のＩＣパッケージとしてＢＧＡ（Ball Grid Array）、
ＣＳＰ（Chip Size Package）が採用されてきており、
この場合、チップは表面に形成したバンプによりフェイ
スダウンで接続され、チップの裏面は通常電気的に接続
されないため、裏面電極での接続が困難である。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、ダイボンディン
グコストを安くするために絶縁ペーストを使用すると、
裏面電極での接続ができない。 （３）半導体層にそれぞれ絶縁分離されて形成されたＮ
型素子とＰ型素子を有する半導体装置を裏面電極を接地
して使用した場合、半導体支持基板は全体が接地される
ことになり、一方の素子に対しては表面電界緩和効果を
利用できるが、他方の素子に対しては表面電界緩和効果
を利用できない。
【０００５】本発明は上記問題点に鑑みてなされたもの
であり、絶縁膜を貫通して半導体層表面で導電性支持基
板の表面電位を固定することにより、上記問題点を解決
した上で、半導体層内での表面電界緩和効果を利用で
き、薄いＳＯＩ基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる等の効果を有する半
導体装置を提供することを目的とする。
であり、絶縁膜を貫通して半導体層表面で導電性支持基
板の表面電位を固定することにより、上記問題点を解決
した上で、半導体層内での表面電界緩和効果を利用で
き、薄いＳＯＩ基板で高耐圧素子の搭載が可能であり、
誘導電位による誤動作を回避できる等の効果を有する半
導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、導電性支持基板上に絶縁膜を介して設けた半導体層
の絶縁分離層に取囲まれた素子形成領域に素子を形成し
た半導体装置において、導電性支持基板の表面電位を固
定する基板電位固定電極を素子形成領域から絶縁分離さ
れた半導体層の基板電位取出し領域上に設けたことを特
徴とする。上記半導体装置において、導電性支持基板は
半導体基板である。また、基板電位固定電極は、基板電
位取出し領域表面から絶縁膜を貫通して形成した導電層
により導電性支持基板と電気的接続されている。この基
板電位固定電極は素子形成領域上に形成された一電極と
電気的接続される。素子が高耐圧ダイオードの場合、一
電極はアノード電極又はカソード電極であり、高耐圧Ｍ
ＯＳＦＥＴの場合、一電極はソース電極である。次に、
導電性支持基板上の異なる領域を異なる電位で固定する
場合の本発明に係る半導体装置は、導電性支持基板上に
第１絶縁膜を介して設けた半導体層の絶縁分離層にそれ
ぞれ取囲まれた第１素子形成領域に第１素子を形成し、
第２素子形成領域に第２素子を形成した半導体装置にお
いて、導電性支持基板表面の第１素子形成領域直下の位
置と第２素子形成領域直下の位置とを互いに絶縁分離
し、第１素子形成領域直下の位置の電位を固定する第１
基板電位固定電極と、第２素子形成領域直下の位置の電
位を固定する第２基板電位電極とを半導体層表面に設け
たことを特徴とする。上記半導体装置において、導電性
支持基板は半導体基板と半導体基板に第２絶縁膜を介し
て設けた基板導電層とからなり、導電性支持基板表面の
第１素子形成領域直下の位置と第２素子形成領域直下の
位置とを、半導体層表面から基板導電層を貫通して形成
された絶縁分離層により互いに絶縁分離している。ま
た、第１基板電位固定電極は、第１素子形成領域から絶
縁分離され半導体層表面から第１絶縁膜を貫通して形成
された第１導電層により導電性支持基板表面の第１素子
形成領域直下の位置と電気的接続され、第２基板電位固
定電極は、第２素子形成領域から絶縁分離され半導体層
表面から第１絶縁膜を貫通して形成された第３導電層に
より導電性支持基板表面の第２素子形成領域直下の位置
と電気的接続されている。第１基板電位固定電極は第１
素子形成領域上に形成された第１の一電極と電気的接続
され、第２基板電位固定電極は第２素子形成領域上に形
成された第２の一電極と電気的接続される。第１素子が
一導電型高耐圧ＭＯＳＦＥＴの場合、第１の一電極は一
導電型高耐圧ＭＯＳＦＥＴのソース電極であり、第２素
子が他導電型高耐圧ＭＯＳＦＥＴの場合、第２の一電極
は他導電型高耐圧ＭＯＳＦＥＴのソース電極である。
は、導電性支持基板上に絶縁膜を介して設けた半導体層
の絶縁分離層に取囲まれた素子形成領域に素子を形成し
た半導体装置において、導電性支持基板の表面電位を固
定する基板電位固定電極を素子形成領域から絶縁分離さ
れた半導体層の基板電位取出し領域上に設けたことを特
徴とする。上記半導体装置において、導電性支持基板は
半導体基板である。また、基板電位固定電極は、基板電
位取出し領域表面から絶縁膜を貫通して形成した導電層
により導電性支持基板と電気的接続されている。この基
板電位固定電極は素子形成領域上に形成された一電極と
電気的接続される。素子が高耐圧ダイオードの場合、一
電極はアノード電極又はカソード電極であり、高耐圧Ｍ
ＯＳＦＥＴの場合、一電極はソース電極である。次に、
導電性支持基板上の異なる領域を異なる電位で固定する
場合の本発明に係る半導体装置は、導電性支持基板上に
第１絶縁膜を介して設けた半導体層の絶縁分離層にそれ
ぞれ取囲まれた第１素子形成領域に第１素子を形成し、
第２素子形成領域に第２素子を形成した半導体装置にお
いて、導電性支持基板表面の第１素子形成領域直下の位
置と第２素子形成領域直下の位置とを互いに絶縁分離
し、第１素子形成領域直下の位置の電位を固定する第１
基板電位固定電極と、第２素子形成領域直下の位置の電
位を固定する第２基板電位電極とを半導体層表面に設け
たことを特徴とする。上記半導体装置において、導電性
支持基板は半導体基板と半導体基板に第２絶縁膜を介し
て設けた基板導電層とからなり、導電性支持基板表面の
第１素子形成領域直下の位置と第２素子形成領域直下の
位置とを、半導体層表面から基板導電層を貫通して形成
された絶縁分離層により互いに絶縁分離している。ま
た、第１基板電位固定電極は、第１素子形成領域から絶
縁分離され半導体層表面から第１絶縁膜を貫通して形成
された第１導電層により導電性支持基板表面の第１素子
形成領域直下の位置と電気的接続され、第２基板電位固
定電極は、第２素子形成領域から絶縁分離され半導体層
表面から第１絶縁膜を貫通して形成された第３導電層に
より導電性支持基板表面の第２素子形成領域直下の位置
と電気的接続されている。第１基板電位固定電極は第１
素子形成領域上に形成された第１の一電極と電気的接続
され、第２基板電位固定電極は第２素子形成領域上に形
成された第２の一電極と電気的接続される。第１素子が
一導電型高耐圧ＭＯＳＦＥＴの場合、第１の一電極は一
導電型高耐圧ＭＯＳＦＥＴのソース電極であり、第２素
子が他導電型高耐圧ＭＯＳＦＥＴの場合、第２の一電極
は他導電型高耐圧ＭＯＳＦＥＴのソース電極である。
【０００７】
【発明の実施の形態】以下に、本発明に基づき第１の実
施例の高耐圧ダイオードを有する半導体装置を図１を参
照して説明する。先ず構成を説明すると、図１におい
て、導電性支持基板としての一導電型であるＮ型のＳｉ
半導体支持基板２１は低濃度一導電型であるＮ- 型シリ
コン基板２１ａの表面層に高濃度一導電型であるＮ+ 型
半導体層２１ｂを設けたもので、その上に絶縁膜である
シリコン酸化膜２３を介してＮ- 型半導体層２２を設け
てＳＯＩ基板を構成している。尚、半導体支持基板２１
は他導電型であるＰ型であってもよく、このときは低濃
度他導電型であるＰ- 型シリコン基板の表面層に高濃度
他導電型であるＰ+ 型半導体層を設けたものを用いるの
が望ましい。また、半導体支持基板２１は、全体がＮ+
型又はＰ+ 型であってもよい。半導体層２２の高耐圧ダ
イオード素子が形成される素子形成領域１００には、表
面層にＮ+ 型半導体領域２４を設け、このＮ+ 型半導体
領域２４を所定距離離間して環状に取囲むようにシリコ
ン酸化膜２３までの深さでＰ+ 型半導体領域２５を設け
ている。尚、Ｐ+ 型半導体領域２５はＮ+ 型半導体領域
２４を取囲んでいなくてもよい。Ｎ+ 型半導体領域２４
にはカソード電極２６を、Ｐ+ 型半導体領域２５にはア
ノード電極２７をオーム接触して設けている。半導体層
２２にはシリコン酸化膜２３に達し半導体層２２を複数
の部分に絶縁分離する絶縁分離層２９を設けており、素
子形成領域１００はこの絶縁分離層２９に隣接して取囲
まれている。この素子形成領域１００から絶縁分離され
た半導体層２２の基板電位取出し領域２００にはシリコ
ン酸化膜２３を貫通し半導体支持基板２１に達するＮ+
型ポリシリコンからなる導電層３２を設けている。尚、
半導体支持基板２１の表面層がＰ+ 型のときはＰ+ 型ポ
リシリコンからなる導電層を設ける。導電層３２上には
基板電位固定電極２８を接続している。図示しないが、
基板電位固定電極２８はアノード電極２７を一電極とし
て同電位で接続している。半導体層２２の表面にはカソ
ード電極２６、アノード電極２７及び基板電位固定電極
２８が接続される位置を除いて絶縁膜３１を設けてい
る。
施例の高耐圧ダイオードを有する半導体装置を図１を参
照して説明する。先ず構成を説明すると、図１におい
て、導電性支持基板としての一導電型であるＮ型のＳｉ
半導体支持基板２１は低濃度一導電型であるＮ- 型シリ
コン基板２１ａの表面層に高濃度一導電型であるＮ+ 型
半導体層２１ｂを設けたもので、その上に絶縁膜である
シリコン酸化膜２３を介してＮ- 型半導体層２２を設け
てＳＯＩ基板を構成している。尚、半導体支持基板２１
は他導電型であるＰ型であってもよく、このときは低濃
度他導電型であるＰ- 型シリコン基板の表面層に高濃度
他導電型であるＰ+ 型半導体層を設けたものを用いるの
が望ましい。また、半導体支持基板２１は、全体がＮ+
型又はＰ+ 型であってもよい。半導体層２２の高耐圧ダ
イオード素子が形成される素子形成領域１００には、表
面層にＮ+ 型半導体領域２４を設け、このＮ+ 型半導体
領域２４を所定距離離間して環状に取囲むようにシリコ
ン酸化膜２３までの深さでＰ+ 型半導体領域２５を設け
ている。尚、Ｐ+ 型半導体領域２５はＮ+ 型半導体領域
２４を取囲んでいなくてもよい。Ｎ+ 型半導体領域２４
にはカソード電極２６を、Ｐ+ 型半導体領域２５にはア
ノード電極２７をオーム接触して設けている。半導体層
２２にはシリコン酸化膜２３に達し半導体層２２を複数
の部分に絶縁分離する絶縁分離層２９を設けており、素
子形成領域１００はこの絶縁分離層２９に隣接して取囲
まれている。この素子形成領域１００から絶縁分離され
た半導体層２２の基板電位取出し領域２００にはシリコ
ン酸化膜２３を貫通し半導体支持基板２１に達するＮ+
型ポリシリコンからなる導電層３２を設けている。尚、
半導体支持基板２１の表面層がＰ+ 型のときはＰ+ 型ポ
リシリコンからなる導電層を設ける。導電層３２上には
基板電位固定電極２８を接続している。図示しないが、
基板電位固定電極２８はアノード電極２７を一電極とし
て同電位で接続している。半導体層２２の表面にはカソ
ード電極２６、アノード電極２７及び基板電位固定電極
２８が接続される位置を除いて絶縁膜３１を設けてい
る。
【０００８】上記構成の半導体装置の高耐圧ダイオード
の動作は、アノード電極２７と基板電位固定電極２８を
０Ｖとして、カソード電極２６に正電圧を印加していく
と、半導体層２２とＰ+ 型半導体領域２５間のＰＮ接合
から図９に示す空乏層Ａと同様の空乏層が伸びる。この
とき、半導体支持基板２１は、基板電位固定電極２８か
ら導電層３２を介して全体が０Ｖになっており、シリコ
ン酸化膜２３を介してフィールドプレートとして働くの
で上記の空乏層に加えて半導体層２２とシリコン酸化膜
２３間の界面から半導体層２２の表面に向かう方向に図
９に示す空乏層Ｂと同様の空乏層が伸びるため、この影
響により先の空乏層が伸びやすくなり、半導体層２２と
Ｐ+ 型半導体領域２５間のＰＮ接合の電界は緩和され
る。
の動作は、アノード電極２７と基板電位固定電極２８を
０Ｖとして、カソード電極２６に正電圧を印加していく
と、半導体層２２とＰ+ 型半導体領域２５間のＰＮ接合
から図９に示す空乏層Ａと同様の空乏層が伸びる。この
とき、半導体支持基板２１は、基板電位固定電極２８か
ら導電層３２を介して全体が０Ｖになっており、シリコ
ン酸化膜２３を介してフィールドプレートとして働くの
で上記の空乏層に加えて半導体層２２とシリコン酸化膜
２３間の界面から半導体層２２の表面に向かう方向に図
９に示す空乏層Ｂと同様の空乏層が伸びるため、この影
響により先の空乏層が伸びやすくなり、半導体層２２と
Ｐ+ 型半導体領域２５間のＰＮ接合の電界は緩和され
る。
【０００９】このようにＳＯＩ基板の半導体支持基板２
１の電位を表面に設けた基板電位固定電極２８によりア
ノード電極２７の電位に固定することによりＳＯＩ基板
の裏面に電極を設けずに、ダイオード素子が形成される
素子形成領域１００内での表面電界緩和効果を利用して
高耐圧ダイオード素子の搭載が可能で、上述した課題
（１）及び（２）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例の高耐圧ダイオード素子を有する半導体装置のチップ
を採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ダイオードを有する半導体装置のチップをダイボンデ
ィングコストを安くするための絶縁ペーストを使用する
ことができる。
１の電位を表面に設けた基板電位固定電極２８によりア
ノード電極２７の電位に固定することによりＳＯＩ基板
の裏面に電極を設けずに、ダイオード素子が形成される
素子形成領域１００内での表面電界緩和効果を利用して
高耐圧ダイオード素子の搭載が可能で、上述した課題
（１）及び（２）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例の高耐圧ダイオード素子を有する半導体装置のチップ
を採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ダイオードを有する半導体装置のチップをダイボンデ
ィングコストを安くするための絶縁ペーストを使用する
ことができる。
【００１０】上述の第１実施例において、一導電型をＮ
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよい。このときＮ+ 型半導
体領域２４がＰ+ 型半導体領域となりこの上にアノード
電極が接続され、Ｐ+ 型半導体領域２５がＮ+ 型半導体
領域となりこの上にカソード電極が接続される。また、
基板電位固定電極はカソード電極を一電極として同電位
で接続する。このときの高耐圧ダイオードの動作は、ア
ノード電極を０Ｖとして、カソード電極と基板電位固定
電極に正電圧を印加していくと、半導体層とＮ+ 型半導
体領域間のＰＮ接合から図９に示す空乏層Ａと同様の空
乏層が伸びる。このとき、半導体支持基板は、基板電位
固定電極から導電層を介して全体が正電圧になってお
り、絶縁層を介してフィールドプレートとして働くので
上記の空乏層に加えて半導体層とシリコン酸化膜間の界
面から半導体層の表面に向かう方向に図９に示す空乏層
Ｂと同様の空乏層が伸びるため、この影響により先の空
乏層が伸びやすくなり、半導体層とＮ+ 型半導体領域間
のＰＮ接合の電界は緩和される
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよい。このときＮ+ 型半導
体領域２４がＰ+ 型半導体領域となりこの上にアノード
電極が接続され、Ｐ+ 型半導体領域２５がＮ+ 型半導体
領域となりこの上にカソード電極が接続される。また、
基板電位固定電極はカソード電極を一電極として同電位
で接続する。このときの高耐圧ダイオードの動作は、ア
ノード電極を０Ｖとして、カソード電極と基板電位固定
電極に正電圧を印加していくと、半導体層とＮ+ 型半導
体領域間のＰＮ接合から図９に示す空乏層Ａと同様の空
乏層が伸びる。このとき、半導体支持基板は、基板電位
固定電極から導電層を介して全体が正電圧になってお
り、絶縁層を介してフィールドプレートとして働くので
上記の空乏層に加えて半導体層とシリコン酸化膜間の界
面から半導体層の表面に向かう方向に図９に示す空乏層
Ｂと同様の空乏層が伸びるため、この影響により先の空
乏層が伸びやすくなり、半導体層とＮ+ 型半導体領域間
のＰＮ接合の電界は緩和される
【００１１】次に、本発明に基づき第２の実施例の一導
電型であるＮチャネル高耐圧ＭＯＳＦＥＴを有する半導
体装置を図２を参照して説明する。図２において、導電
性支持基板としての一導電型であるＮ型Ｓｉ半導体支持
基板４１はシリコン基板４１ａの表面層に高濃度一導電
型であるＮ+ 型半導体層４１ｂを含んだもので、その上
に絶縁膜であるシリコン酸化膜４３を介して低濃度一導
電型であるＮ- 型半導体層４２を設けてＳＯＩ基板を構
成している。尚、半導体支持基板４１は他導電型である
Ｐ型であってもよく、このときは表面層に高濃度他導電
型であるＰ+ 層を含むことが望ましい。また、半導体支
持基板４１は、全体がＮ+ 型又はＰ+ 型であってもよ
い。半導体層４２の高耐圧ＭＯＳＦＥＴ素子が形成され
る素子形成領域３００には、表面層にＮ+ 型半導体領域
４４を設け、このＮ+ 型半導体領域４４を所定距離離間
して環状に取囲むようにシリコン酸化膜４３までの深さ
でＰ型半導体領域４５を設けている。尚、Ｐ型半導体領
域４５はＮ+ 型半導体領域４４を取囲んでいなくてもよ
い。Ｐ型半導体領域４５の表面層には半導体層４２とＰ
型半導体領域４５間のＰＮ接合からチャネル長として所
定距離離間した位置にＮ+ 型半導体領域５３を設け、Ｎ
+ 型半導体領域５３と隣接してＰ+ 型半導体領域５４を
設けている。Ｎ+ 型半導体領域４４にはドレイン電極４
６を、Ｎ+ 型半導体領域５３とＰ+ 型半導体領域５４に
はソース電極４７をオーム接触して設けている。半導体
層４２にはシリコン酸化膜４３に達し半導体層４２を複
数の部分に絶縁分離する絶縁分離層４９を設けており、
素子形成領域３００はこの絶縁分離層４９により取囲ま
れている。この素子形成領域３００から絶縁分離された
半導体層４２の基板電位取出し領域４００にはシリコン
酸化膜４３を貫通し半導体支持基板４１に達するＮ+ 型
ポリシリコンからなる導電層５２を設けている。尚、半
導体支持基板４１の表面層がＰ+ 型のときはＰ+型ポリ
シリコンからなる導電層を設ける。導電層５２上には基
板電位固定電極４８を接続している。図示しないが、基
板電位固定電極４８はソース電極４７を一電極として同
電位で接続している。半導体層４２の表面にはドレイン
電極４６、ソース電極４７及び基板電位固定電極４８が
接続される位置を除いて絶縁膜５１を設けている。絶縁
膜５１中にあって、Ｐ型半導体領域４５上の半導体層４
２とＮ+ 型半導体領域５３間位置に絶縁膜５１に含まれ
るゲート酸化膜５５を介してゲート電極５６を設けてい
る。
電型であるＮチャネル高耐圧ＭＯＳＦＥＴを有する半導
体装置を図２を参照して説明する。図２において、導電
性支持基板としての一導電型であるＮ型Ｓｉ半導体支持
基板４１はシリコン基板４１ａの表面層に高濃度一導電
型であるＮ+ 型半導体層４１ｂを含んだもので、その上
に絶縁膜であるシリコン酸化膜４３を介して低濃度一導
電型であるＮ- 型半導体層４２を設けてＳＯＩ基板を構
成している。尚、半導体支持基板４１は他導電型である
Ｐ型であってもよく、このときは表面層に高濃度他導電
型であるＰ+ 層を含むことが望ましい。また、半導体支
持基板４１は、全体がＮ+ 型又はＰ+ 型であってもよ
い。半導体層４２の高耐圧ＭＯＳＦＥＴ素子が形成され
る素子形成領域３００には、表面層にＮ+ 型半導体領域
４４を設け、このＮ+ 型半導体領域４４を所定距離離間
して環状に取囲むようにシリコン酸化膜４３までの深さ
でＰ型半導体領域４５を設けている。尚、Ｐ型半導体領
域４５はＮ+ 型半導体領域４４を取囲んでいなくてもよ
い。Ｐ型半導体領域４５の表面層には半導体層４２とＰ
型半導体領域４５間のＰＮ接合からチャネル長として所
定距離離間した位置にＮ+ 型半導体領域５３を設け、Ｎ
+ 型半導体領域５３と隣接してＰ+ 型半導体領域５４を
設けている。Ｎ+ 型半導体領域４４にはドレイン電極４
６を、Ｎ+ 型半導体領域５３とＰ+ 型半導体領域５４に
はソース電極４７をオーム接触して設けている。半導体
層４２にはシリコン酸化膜４３に達し半導体層４２を複
数の部分に絶縁分離する絶縁分離層４９を設けており、
素子形成領域３００はこの絶縁分離層４９により取囲ま
れている。この素子形成領域３００から絶縁分離された
半導体層４２の基板電位取出し領域４００にはシリコン
酸化膜４３を貫通し半導体支持基板４１に達するＮ+ 型
ポリシリコンからなる導電層５２を設けている。尚、半
導体支持基板４１の表面層がＰ+ 型のときはＰ+型ポリ
シリコンからなる導電層を設ける。導電層５２上には基
板電位固定電極４８を接続している。図示しないが、基
板電位固定電極４８はソース電極４７を一電極として同
電位で接続している。半導体層４２の表面にはドレイン
電極４６、ソース電極４７及び基板電位固定電極４８が
接続される位置を除いて絶縁膜５１を設けている。絶縁
膜５１中にあって、Ｐ型半導体領域４５上の半導体層４
２とＮ+ 型半導体領域５３間位置に絶縁膜５１に含まれ
るゲート酸化膜５５を介してゲート電極５６を設けてい
る。
【００１２】上記構成の半導体装置のＮチャネル高耐圧
ＭＯＳＦＥＴの動作は、ソース電極４７と基板電位固定
電極４８を０Ｖとして、ゲート電極５６をオフ制御状態
でドレイン電極４６に正電圧を印加していくと、半導体
層４２とＰ型半導体領域４５間のＰＮ接合から図９に示
す空乏層Ａと同様の空乏層が伸びる。このとき、半導体
支持基板４１は、基板電位固定電極４８から導電層５２
を介して全体が０Ｖになっており、シリコン酸化膜４３
を介してフィールドプレートとして働くので上記の空乏
層に加えて半導体層４２とシリコン酸化膜４３間の界面
から半導体層４２の表面に向かう方向に図９に示す空乏
層Ｂと同様の空乏層が伸びるため、この影響により先の
空乏層が伸びやすくなり、半導体層４２とＰ型半導体領
域４５間のＰＮ接合の電界は緩和される。
ＭＯＳＦＥＴの動作は、ソース電極４７と基板電位固定
電極４８を０Ｖとして、ゲート電極５６をオフ制御状態
でドレイン電極４６に正電圧を印加していくと、半導体
層４２とＰ型半導体領域４５間のＰＮ接合から図９に示
す空乏層Ａと同様の空乏層が伸びる。このとき、半導体
支持基板４１は、基板電位固定電極４８から導電層５２
を介して全体が０Ｖになっており、シリコン酸化膜４３
を介してフィールドプレートとして働くので上記の空乏
層に加えて半導体層４２とシリコン酸化膜４３間の界面
から半導体層４２の表面に向かう方向に図９に示す空乏
層Ｂと同様の空乏層が伸びるため、この影響により先の
空乏層が伸びやすくなり、半導体層４２とＰ型半導体領
域４５間のＰＮ接合の電界は緩和される。
【００１３】このようにＳＯＩ基板の半導体支持基板４
１の電位を表面に設けた基板電位固定電極４８によりソ
ース電極４７の電位に固定することによりＳＯＩ基板の
裏面に電極を設けずに、ＭＯＳＦＥＴ素子が形成される
素子形成領域３００内での表面電界緩和効果を利用して
高耐圧ＭＯＳＦＥＴ素子の搭載が可能で、上述した課題
（１）及び（２）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例の高耐圧ＭＯＳＦＥＴを有する半導体装置のチップを
採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ＭＯＳＦＥＴ素子を有する半導体装置のチップを用い
ることによりダイボンディングコストを安くするための
絶縁ペーストを使用することができる。
１の電位を表面に設けた基板電位固定電極４８によりソ
ース電極４７の電位に固定することによりＳＯＩ基板の
裏面に電極を設けずに、ＭＯＳＦＥＴ素子が形成される
素子形成領域３００内での表面電界緩和効果を利用して
高耐圧ＭＯＳＦＥＴ素子の搭載が可能で、上述した課題
（１）及び（２）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例の高耐圧ＭＯＳＦＥＴを有する半導体装置のチップを
採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例の高耐
圧ＭＯＳＦＥＴ素子を有する半導体装置のチップを用い
ることによりダイボンディングコストを安くするための
絶縁ペーストを使用することができる。
【００１４】上述の第２実施例において、一導電型をＮ
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよく、この場合、Ｐチャネ
ル高耐圧ＭＯＳＦＥＴを有する半導体装置となる。この
ときのＰチャネル高耐圧ＭＯＳＦＥＴの動作は、ドレイ
ン電極を０Ｖとして、ゲート電極をオフ制御状態でソー
ス電極と基板電位固定電極に正電圧を印加していくと、
半導体層とＮ型半導体領域間のＰＮ接合から図９に示す
空乏層Ａと同様の空乏層が伸びる。このとき、半導体支
持基板は、基板電位固定電極から導電層を介して全体が
正電圧になっており、絶縁層を介してフィールドプレー
トとして働くので上記の空乏層に加えて半導体層と絶縁
層間の界面から半導体層の表面に向かう方向に図９に示
す空乏層Ｂと同様の空乏層が伸びるため、この影響によ
り先の空乏層が伸びやすくなり、半導体層とＮ型半導体
領域間のＰＮ接合の電界は緩和される
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよく、この場合、Ｐチャネ
ル高耐圧ＭＯＳＦＥＴを有する半導体装置となる。この
ときのＰチャネル高耐圧ＭＯＳＦＥＴの動作は、ドレイ
ン電極を０Ｖとして、ゲート電極をオフ制御状態でソー
ス電極と基板電位固定電極に正電圧を印加していくと、
半導体層とＮ型半導体領域間のＰＮ接合から図９に示す
空乏層Ａと同様の空乏層が伸びる。このとき、半導体支
持基板は、基板電位固定電極から導電層を介して全体が
正電圧になっており、絶縁層を介してフィールドプレー
トとして働くので上記の空乏層に加えて半導体層と絶縁
層間の界面から半導体層の表面に向かう方向に図９に示
す空乏層Ｂと同様の空乏層が伸びるため、この影響によ
り先の空乏層が伸びやすくなり、半導体層とＮ型半導体
領域間のＰＮ接合の電界は緩和される
【００１５】次に、本発明に基づき第３の実施例の一導
電型であるＮチャネル高耐圧ＭＯＳＦＥＴと他導電型で
あるＰチャネル高耐圧ＭＯＳＦＥＴを有する半導体装置
を図３を参照して説明する。図３において、導電性支持
基板６１の上に第１絶縁膜であるシリコン酸化膜６３を
介して低濃度一導電型であるＮ- 型半導体層６２を設け
てＳＯＩ基板を構成している。導電性支持基板６１は一
導電型であるＮ型Ｓｉ半導体支持基板６１ａと、この半
導体支持基板６１ａの上に設けた第２絶縁膜であるシリ
コン酸化膜６１ｂと、このシリコン酸化膜６１ｂの上に
設けたＮ+ 型ポリシリコンからなる基板導電層６１ｃと
を含んでいる。尚、基板導電層は高濃度他導電型である
Ｐ+ 型ポリシリコンであってもよく、このとき半導体支
持基板６１ａはＮ型でもＰ型でもよい。また、半導体支
持基板６１ａは、全体がＮ+ 型又はＰ+ 型であってもよ
い。
電型であるＮチャネル高耐圧ＭＯＳＦＥＴと他導電型で
あるＰチャネル高耐圧ＭＯＳＦＥＴを有する半導体装置
を図３を参照して説明する。図３において、導電性支持
基板６１の上に第１絶縁膜であるシリコン酸化膜６３を
介して低濃度一導電型であるＮ- 型半導体層６２を設け
てＳＯＩ基板を構成している。導電性支持基板６１は一
導電型であるＮ型Ｓｉ半導体支持基板６１ａと、この半
導体支持基板６１ａの上に設けた第２絶縁膜であるシリ
コン酸化膜６１ｂと、このシリコン酸化膜６１ｂの上に
設けたＮ+ 型ポリシリコンからなる基板導電層６１ｃと
を含んでいる。尚、基板導電層は高濃度他導電型である
Ｐ+ 型ポリシリコンであってもよく、このとき半導体支
持基板６１ａはＮ型でもＰ型でもよい。また、半導体支
持基板６１ａは、全体がＮ+ 型又はＰ+ 型であってもよ
い。
【００１６】半導体層６２のＮチャネル高耐圧ＭＯＳＦ
ＥＴ素子が形成される第１素子形成領域５００Ｎには、
表面層にＮ+ 型半導体領域６４Ｎを設け、このＮ+ 型半
導体領域６４Ｎを所定距離離間して取囲むようにシリコ
ン酸化膜６３までの深さでＰ型半導体領域６５Ｎを設け
ている。尚、Ｐ型半導体領域６５ＮはＮ+ 型半導体領域
６４Ｎを取囲んでいなくてもよい。Ｐ型半導体領域６５
Ｎの表面層には半導体層６２とＰ型半導体領域６５Ｎ間
のＰＮ接合からチャネル長として所定距離離間した位置
にＮ+ 型半導体領域７３Ｎを設け、Ｎ+ 型半導体領域７
３Ｎと隣接してＰ+ 型半導体領域７４Ｎを設けている。
Ｎ+ 型半導体領域６４Ｎにはドレイン電極６６Ｎを、Ｎ
+ 型半導体領域７３ＮとＰ+ 型半導体領域７４Ｎにはソ
ース電極６７Ｎをオーム接触して設けている。
ＥＴ素子が形成される第１素子形成領域５００Ｎには、
表面層にＮ+ 型半導体領域６４Ｎを設け、このＮ+ 型半
導体領域６４Ｎを所定距離離間して取囲むようにシリコ
ン酸化膜６３までの深さでＰ型半導体領域６５Ｎを設け
ている。尚、Ｐ型半導体領域６５ＮはＮ+ 型半導体領域
６４Ｎを取囲んでいなくてもよい。Ｐ型半導体領域６５
Ｎの表面層には半導体層６２とＰ型半導体領域６５Ｎ間
のＰＮ接合からチャネル長として所定距離離間した位置
にＮ+ 型半導体領域７３Ｎを設け、Ｎ+ 型半導体領域７
３Ｎと隣接してＰ+ 型半導体領域７４Ｎを設けている。
Ｎ+ 型半導体領域６４Ｎにはドレイン電極６６Ｎを、Ｎ
+ 型半導体領域７３ＮとＰ+ 型半導体領域７４Ｎにはソ
ース電極６７Ｎをオーム接触して設けている。
【００１７】半導体層６２のＰチャネル高耐圧ＭＯＳＦ
ＥＴ素子が形成される第２素子形成領域５００Ｐの表面
層にＰ+ 型半導体領域６４Ｐを設け、このＰ+ 型半導体
領域６４Ｐを含み、半導体層６２がＰ+ 型半導体領域６
４Ｐから所定距離離間して環状で残るようにシリコン酸
化膜６３までの深さでＰ型半導体領域６５Ｐを設けてい
る。半導体層６２の表面には半導体層６２とＰ型半導体
領域６５Ｐ間のＰＮ接合からチャネル長として所定距離
離間した位置にＰ+ 型半導体領域７３Ｐを設け、Ｐ+ 型
半導体領域７３Ｐと隣接してＮ+ 型半導体領域７４Ｐを
設けている。尚、Ｐ型半導体領域６５Ｐは半導体層６２
に取囲まれていなくてもよい。Ｐ+型半導体領域６４Ｐ
にはドレイン電極６６Ｐを、Ｐ+ 型半導体領域７３Ｐと
Ｎ+型半導体領域７４Ｐにはソース電極６７Ｐをオーム
接触して設けている。
ＥＴ素子が形成される第２素子形成領域５００Ｐの表面
層にＰ+ 型半導体領域６４Ｐを設け、このＰ+ 型半導体
領域６４Ｐを含み、半導体層６２がＰ+ 型半導体領域６
４Ｐから所定距離離間して環状で残るようにシリコン酸
化膜６３までの深さでＰ型半導体領域６５Ｐを設けてい
る。半導体層６２の表面には半導体層６２とＰ型半導体
領域６５Ｐ間のＰＮ接合からチャネル長として所定距離
離間した位置にＰ+ 型半導体領域７３Ｐを設け、Ｐ+ 型
半導体領域７３Ｐと隣接してＮ+ 型半導体領域７４Ｐを
設けている。尚、Ｐ型半導体領域６５Ｐは半導体層６２
に取囲まれていなくてもよい。Ｐ+型半導体領域６４Ｐ
にはドレイン電極６６Ｐを、Ｐ+ 型半導体領域７３Ｐと
Ｎ+型半導体領域７４Ｐにはソース電極６７Ｐをオーム
接触して設けている。
【００１８】半導体層６２にはシリコン酸化膜６３に達
し半導体層６２を複数の部分に絶縁分離する絶縁分離層
６９Ａを設けており、素子形成領域５００Ｎ及び５００
Ｐはこの絶縁分離層６９Ａにより取囲まれている。半導
体層６２には素子形成領域５００Ｎに隣接し絶縁分離層
６９Ａで囲まれた第１基板電位取出し領域６００Ｎと素
子形成領域５００Ｐに隣接し絶縁分離層６９Ａで囲まれ
た第２基板電位取出し領域６００Ｐとを設け、基板電位
取出し領域６００Ｎ及び６００Ｐにはそれぞれシリコン
酸化膜６３を貫通し導電性支持基板６１に達するＮ+ 型
ポリシリコンからなる第１及び第２導電層７２Ｎ，７２
Ｐを設けている。更に、半導体層６２の表面からシリコ
ン酸化膜６１ｂに達し、基板導電層６１ｃの素子形成領
域５００Ｎ及び基板電位取出し領域６００Ｎ直下の位置
と素子形成領域５００Ｐ及び基板電位取出し領域６００
Ｐ直下の位置とを絶縁分離する絶縁分離層６９Ｂを設け
ている。尚、導電性支持基板の表面層、即ち、基板導電
層がＰ+ 型のときはＰ+ 型ポリシリコンからなる第１及
び第２導電層を設ける。第１導電層７２Ｎ上には第１基
板電位固定電極６８Ｎを接続し、第２導電層７２Ｐ上に
は第２基板電位固定電極６８Ｐを接続している。図示し
ないが、基板電位固定電極６８Ｎはソース電極６７Ｎを
第１の一電極として同電位で接続し、基板電位固定電極
６８Ｐはソース電極６７Ｐを第２の一電極として同電位
で接続している。半導体層６２の表面にはドレイン電極
６６Ｎ，６６Ｐ、ソース電極６７Ｎ，６７Ｐ及び基板電
位固定電極６８Ｎ，６８Ｐが接続される位置を除いて絶
縁膜７１を設けている。絶縁膜７１中にあって、Ｐ型半
導体領域６５Ｎ上の半導体層６２とＮ+ 型半導体領域７
３Ｎ間位置に絶縁膜７１に含まれるゲート酸化膜７５Ｎ
を介してゲート電極７６Ｎを設け、半導体層６２上のＰ
型半導体領域６５ＰとＰ+ 型半導体領域７３Ｐ間位置に
絶縁膜７１に含まれるゲート酸化膜７５Ｐを介してゲー
ト電極７６Ｐを設けている。
し半導体層６２を複数の部分に絶縁分離する絶縁分離層
６９Ａを設けており、素子形成領域５００Ｎ及び５００
Ｐはこの絶縁分離層６９Ａにより取囲まれている。半導
体層６２には素子形成領域５００Ｎに隣接し絶縁分離層
６９Ａで囲まれた第１基板電位取出し領域６００Ｎと素
子形成領域５００Ｐに隣接し絶縁分離層６９Ａで囲まれ
た第２基板電位取出し領域６００Ｐとを設け、基板電位
取出し領域６００Ｎ及び６００Ｐにはそれぞれシリコン
酸化膜６３を貫通し導電性支持基板６１に達するＮ+ 型
ポリシリコンからなる第１及び第２導電層７２Ｎ，７２
Ｐを設けている。更に、半導体層６２の表面からシリコ
ン酸化膜６１ｂに達し、基板導電層６１ｃの素子形成領
域５００Ｎ及び基板電位取出し領域６００Ｎ直下の位置
と素子形成領域５００Ｐ及び基板電位取出し領域６００
Ｐ直下の位置とを絶縁分離する絶縁分離層６９Ｂを設け
ている。尚、導電性支持基板の表面層、即ち、基板導電
層がＰ+ 型のときはＰ+ 型ポリシリコンからなる第１及
び第２導電層を設ける。第１導電層７２Ｎ上には第１基
板電位固定電極６８Ｎを接続し、第２導電層７２Ｐ上に
は第２基板電位固定電極６８Ｐを接続している。図示し
ないが、基板電位固定電極６８Ｎはソース電極６７Ｎを
第１の一電極として同電位で接続し、基板電位固定電極
６８Ｐはソース電極６７Ｐを第２の一電極として同電位
で接続している。半導体層６２の表面にはドレイン電極
６６Ｎ，６６Ｐ、ソース電極６７Ｎ，６７Ｐ及び基板電
位固定電極６８Ｎ，６８Ｐが接続される位置を除いて絶
縁膜７１を設けている。絶縁膜７１中にあって、Ｐ型半
導体領域６５Ｎ上の半導体層６２とＮ+ 型半導体領域７
３Ｎ間位置に絶縁膜７１に含まれるゲート酸化膜７５Ｎ
を介してゲート電極７６Ｎを設け、半導体層６２上のＰ
型半導体領域６５ＰとＰ+ 型半導体領域７３Ｐ間位置に
絶縁膜７１に含まれるゲート酸化膜７５Ｐを介してゲー
ト電極７６Ｐを設けている。
【００１９】上記構成の半導体装置のＮチャネル高耐圧
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴの動作
は、Ｎチャネル高耐圧ＭＯＳＦＥＴにおいては、ソース
電極６７Ｎと基板電位固定電極６８Ｎを０Ｖとして、ゲ
ート電極７６Ｎをオフ制御状態でドレイン電極６６Ｎに
正電圧を印加していくと、半導体層６２とＰ型半導体領
域６５Ｎ間のＰＮ接合から図９に示す空乏層Ａと同様の
空乏層が伸びる。このとき、導電性支持基板６１の基板
導電層６１ｃの素子形成領域５００Ｎ及び基板電位取出
し領域６００Ｎ直下の位置は、基板電位固定電極６８Ｎ
から第１導電層７２Ｎを介して全体が０Ｖになってお
り、シリコン酸化膜６３を介してフィールドプレートと
して働くので上記の空乏層に加えて半導体層６２とシリ
コン酸化膜６３間の界面から半導体層６２の表面に向か
う方向に図９に示す空乏層Ｂと同様の空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層６２とＰ型半導体領域６５Ｎ間のＰＮ接合の電界は
緩和される。また、Ｐチャネル高耐圧ＭＯＳＦＥＴにお
いては、ドレイン電極６６Ｐを０Ｖとして、ゲート電極
７６Ｐをオフ制御状態でソース電極６７Ｐと基板電位固
定電極６８Ｐに正電圧を印加していくと、半導体層６２
とＰ型半導体領域６５Ｐ間のＰＮ接合から図９に示す空
乏層Ａと同様の空乏層が伸びる。このとき、導電性支持
基板６１の基板導電層６１ｃの素子形成領域５００Ｐ及
び基板電位取出し領域６００Ｐ直下の位置は、基板電位
固定電極６８Ｐから第２導電層７２Ｐを介して全体が正
電圧になっており、シリコン酸化膜６３を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層６２とシリコン酸化膜６３間の界面から半導体層６
２の表面に向かう方向に図９に示す空乏層Ｂと同様の空
乏層が伸びるため、この影響により先の空乏層が伸びや
すくなり、半導体層６２とＰ型半導体領域６５Ｐ間のＰ
Ｎ接合の電界は緩和される。
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴの動作
は、Ｎチャネル高耐圧ＭＯＳＦＥＴにおいては、ソース
電極６７Ｎと基板電位固定電極６８Ｎを０Ｖとして、ゲ
ート電極７６Ｎをオフ制御状態でドレイン電極６６Ｎに
正電圧を印加していくと、半導体層６２とＰ型半導体領
域６５Ｎ間のＰＮ接合から図９に示す空乏層Ａと同様の
空乏層が伸びる。このとき、導電性支持基板６１の基板
導電層６１ｃの素子形成領域５００Ｎ及び基板電位取出
し領域６００Ｎ直下の位置は、基板電位固定電極６８Ｎ
から第１導電層７２Ｎを介して全体が０Ｖになってお
り、シリコン酸化膜６３を介してフィールドプレートと
して働くので上記の空乏層に加えて半導体層６２とシリ
コン酸化膜６３間の界面から半導体層６２の表面に向か
う方向に図９に示す空乏層Ｂと同様の空乏層が伸びるた
め、この影響により先の空乏層が伸びやすくなり、半導
体層６２とＰ型半導体領域６５Ｎ間のＰＮ接合の電界は
緩和される。また、Ｐチャネル高耐圧ＭＯＳＦＥＴにお
いては、ドレイン電極６６Ｐを０Ｖとして、ゲート電極
７６Ｐをオフ制御状態でソース電極６７Ｐと基板電位固
定電極６８Ｐに正電圧を印加していくと、半導体層６２
とＰ型半導体領域６５Ｐ間のＰＮ接合から図９に示す空
乏層Ａと同様の空乏層が伸びる。このとき、導電性支持
基板６１の基板導電層６１ｃの素子形成領域５００Ｐ及
び基板電位取出し領域６００Ｐ直下の位置は、基板電位
固定電極６８Ｐから第２導電層７２Ｐを介して全体が正
電圧になっており、シリコン酸化膜６３を介してフィー
ルドプレートとして働くので上記の空乏層に加えて半導
体層６２とシリコン酸化膜６３間の界面から半導体層６
２の表面に向かう方向に図９に示す空乏層Ｂと同様の空
乏層が伸びるため、この影響により先の空乏層が伸びや
すくなり、半導体層６２とＰ型半導体領域６５Ｐ間のＰ
Ｎ接合の電界は緩和される。
【００２０】このようにＳＯＩ基板の導電性支持基板６
１の基板導電層６１ｃを素子形成領域５００Ｎ及び基板
電位取出し領域６００Ｎ直下の位置と素子形成領域５０
０Ｐ及び基板電位取出し領域６００Ｐ直下の位置とに絶
縁分離してそれらの電位を表面に設けた基板電位固定電
極６８Ｎ，６８Ｐによりソース電極６７Ｎ，６７Ｐの電
位にそれぞれ固定することによりＳＯＩ基板の裏面に電
極を設けずに、ＭＯＳＦＥＴ素子が形成される素子形成
領域内での表面電界緩和効果を利用してＮチャネル高耐
圧ＭＯＳＦＥＴ素子及びＰチャネル高耐圧ＭＯＳＦＥＴ
素子の搭載が可能で、上述した課題（１）、（２）及び
（３）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例のＮチャネル高耐圧ＭＯＳＦＥＴ素子及びＰチャネル
高耐圧ＭＯＳＦＥＴ素子を有する半導体装置のチップを
採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例のＮチ
ャネル高耐圧ＭＯＳＦＥＴ素子及びＰチャネル高耐圧Ｍ
ＯＳＦＥＴ素子を有する半導体装置のチップを用いるこ
とによりダイボンディングコストを安くするための絶縁
ペーストを使用することができる。 （３）本実施例のＮチャネル高耐圧ＭＯＳＦＥＴ素子及
びＰチャネル高耐圧ＭＯＳＦＥＴ素子を有する半導体装
置のチップを用いることにより、チップの裏面を接地し
て使用しても、Ｎチャネル高耐圧ＭＯＳＦＥＴ素子及び
Ｐチャネル高耐圧ＭＯＳＦＥＴ素子とも表面電界緩和効
果を利用できる。
１の基板導電層６１ｃを素子形成領域５００Ｎ及び基板
電位取出し領域６００Ｎ直下の位置と素子形成領域５０
０Ｐ及び基板電位取出し領域６００Ｐ直下の位置とに絶
縁分離してそれらの電位を表面に設けた基板電位固定電
極６８Ｎ，６８Ｐによりソース電極６７Ｎ，６７Ｐの電
位にそれぞれ固定することによりＳＯＩ基板の裏面に電
極を設けずに、ＭＯＳＦＥＴ素子が形成される素子形成
領域内での表面電界緩和効果を利用してＮチャネル高耐
圧ＭＯＳＦＥＴ素子及びＰチャネル高耐圧ＭＯＳＦＥＴ
素子の搭載が可能で、上述した課題（１）、（２）及び
（３）を解決することができる。即ち、 （１）面実装型のＩＣパッケージとしてのＢＧＡ（Ball
Grid Array）、ＣＳＰ（Chip Size Package）に本実施
例のＮチャネル高耐圧ＭＯＳＦＥＴ素子及びＰチャネル
高耐圧ＭＯＳＦＥＴ素子を有する半導体装置のチップを
採用することができる。 （２）チップをワイヤボンディング及びダイボンディン
グにより接続する方式の場合において、本実施例のＮチ
ャネル高耐圧ＭＯＳＦＥＴ素子及びＰチャネル高耐圧Ｍ
ＯＳＦＥＴ素子を有する半導体装置のチップを用いるこ
とによりダイボンディングコストを安くするための絶縁
ペーストを使用することができる。 （３）本実施例のＮチャネル高耐圧ＭＯＳＦＥＴ素子及
びＰチャネル高耐圧ＭＯＳＦＥＴ素子を有する半導体装
置のチップを用いることにより、チップの裏面を接地し
て使用しても、Ｎチャネル高耐圧ＭＯＳＦＥＴ素子及び
Ｐチャネル高耐圧ＭＯＳＦＥＴ素子とも表面電界緩和効
果を利用できる。
【００２１】上述の第３実施例において、一導電型をＮ
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよい。この場合、第１素子
形成領域側にＰチャネル高耐圧ＭＯＳＦＥＴ素子、第２
素子形成領域側にＮチャネル高耐圧ＭＯＳＦＥＴ素子を
有する半導体装置となる。このときのＮチャネル高耐圧
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴの動作
は、同一であるので説明を省略する。
型、他導電型をＰ型として説明したが、一導電型をＰ
型、他導電型をＮ型としてもよい。この場合、第１素子
形成領域側にＰチャネル高耐圧ＭＯＳＦＥＴ素子、第２
素子形成領域側にＮチャネル高耐圧ＭＯＳＦＥＴ素子を
有する半導体装置となる。このときのＮチャネル高耐圧
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴの動作
は、同一であるので説明を省略する。
【００２２】次に上述の第２実施例のＮチャネル高耐圧
ＭＯＳＦＥＴを有する半導体装置の製造方法を図２、図
４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）を参照して説
明する。尚、第１実施例の高耐圧ダイオードの製造方法
は基板電位固定電極への基板電位の取出し方法が高耐圧
ＭＯＳＦＥＴの場合と同様であるので説明を省略する。
先ず、ＳＯＩ基板は図４に示すように、Ｎ- 型シリコン
基板４１ａの表面層にＮ+ 型半導体層４１ｂを形成（図
４（ａ））し、Ｎ- 型シリコン基板４２ａの表面に熱酸
化によりシリコン酸化膜４３を形成（図４（ｂ））して
後、シリコン基板４１ａのＮ+ 型層４１ｂ側とシリコン
基板４２ａのシリコン酸化膜４３側を熱処理により貼り
合わせて、シリコン基板４１ａを半導体支持基板４１と
し（図４（ｃ））、更に貼り合わせた後のシリコン基板
４２ａを所定の厚さに研磨して半導体層４２として（図
４（ｄ））製造される。
ＭＯＳＦＥＴを有する半導体装置の製造方法を図２、図
４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）を参照して説
明する。尚、第１実施例の高耐圧ダイオードの製造方法
は基板電位固定電極への基板電位の取出し方法が高耐圧
ＭＯＳＦＥＴの場合と同様であるので説明を省略する。
先ず、ＳＯＩ基板は図４に示すように、Ｎ- 型シリコン
基板４１ａの表面層にＮ+ 型半導体層４１ｂを形成（図
４（ａ））し、Ｎ- 型シリコン基板４２ａの表面に熱酸
化によりシリコン酸化膜４３を形成（図４（ｂ））して
後、シリコン基板４１ａのＮ+ 型層４１ｂ側とシリコン
基板４２ａのシリコン酸化膜４３側を熱処理により貼り
合わせて、シリコン基板４１ａを半導体支持基板４１と
し（図４（ｃ））、更に貼り合わせた後のシリコン基板
４２ａを所定の厚さに研磨して半導体層４２として（図
４（ｄ））製造される。
【００２３】次に、このＳＯＩ基板を用いての製造の第
１工程はこの工程の完了後の断面図を図５（ａ）に示す
ように、半導体層４２を素子形成領域３００や基板電位
取出し領域４００の複数の部分に絶縁分離するために半
導体層４２の表面からシリコン酸化膜４３の表面までの
選択ドライエッチングで分離溝５７を形成し、その内壁
に熱酸化法によりシリコン酸化膜５８を形成する。その
後、ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリ
コン膜６０を被覆して分離溝５７にポリシリコン膜６０
を埋め込み、化学的機械研磨（ＣＭＰ）により分離溝５
７以外のポリシリコン膜６０を除去する。この時点で分
離溝５７にはシリコン酸化膜５８を介したポリシリコン
膜６０により絶縁分離層４９が形成される。ポリシリコ
ン膜６０の除去として、ＣＭＰの代わりにドライエッチ
ングやウエットエッチングを用いることも可能である。
１工程はこの工程の完了後の断面図を図５（ａ）に示す
ように、半導体層４２を素子形成領域３００や基板電位
取出し領域４００の複数の部分に絶縁分離するために半
導体層４２の表面からシリコン酸化膜４３の表面までの
選択ドライエッチングで分離溝５７を形成し、その内壁
に熱酸化法によりシリコン酸化膜５８を形成する。その
後、ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリ
コン膜６０を被覆して分離溝５７にポリシリコン膜６０
を埋め込み、化学的機械研磨（ＣＭＰ）により分離溝５
７以外のポリシリコン膜６０を除去する。この時点で分
離溝５７にはシリコン酸化膜５８を介したポリシリコン
膜６０により絶縁分離層４９が形成される。ポリシリコ
ン膜６０の除去として、ＣＭＰの代わりにドライエッチ
ングやウエットエッチングを用いることも可能である。
【００２４】次に、第２工程はこの工程の完了後の断面
図を図５（ｂ）に示すように、第１工程完了後の絶縁分
離層４９に取囲まれた基板電位取出し領域４００の表面
から半導体支持基板４１の表面又は表面層内までの選択
ドライエッチングで取出し溝５９を形成する。その後、
ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリコン
膜を被覆して取出し溝５９にポリシリコン膜を埋め込
み、化学的機械研磨（ＣＭＰ）により取出し溝５９以外
のポリシリコン膜を除去する。その後、フォトリソグラ
フィ法によりフォトレジスト膜９１でマスクして取出し
溝５９内のポリシリコン膜に燐をイオン注入しフォトレ
ジストを除去後熱拡散することによりＮ+型導電層５２
が形成される。ポリシリコン膜は後から燐をイオン注入
する代わりに最初から燐を含んだ低抵抗のポリシリコン
膜を被覆することも可能である。また、第１工程と同様
に、ポリシリコン膜の除去として、ＣＭＰの代わりにド
ライエッチングやウエットエッチングを用いることも可
能である。
図を図５（ｂ）に示すように、第１工程完了後の絶縁分
離層４９に取囲まれた基板電位取出し領域４００の表面
から半導体支持基板４１の表面又は表面層内までの選択
ドライエッチングで取出し溝５９を形成する。その後、
ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリコン
膜を被覆して取出し溝５９にポリシリコン膜を埋め込
み、化学的機械研磨（ＣＭＰ）により取出し溝５９以外
のポリシリコン膜を除去する。その後、フォトリソグラ
フィ法によりフォトレジスト膜９１でマスクして取出し
溝５９内のポリシリコン膜に燐をイオン注入しフォトレ
ジストを除去後熱拡散することによりＮ+型導電層５２
が形成される。ポリシリコン膜は後から燐をイオン注入
する代わりに最初から燐を含んだ低抵抗のポリシリコン
膜を被覆することも可能である。また、第１工程と同様
に、ポリシリコン膜の除去として、ＣＭＰの代わりにド
ライエッチングやウエットエッチングを用いることも可
能である。
【００２５】次に、第３工程はこの工程の完了後の断面
図を図５（ｃ）に示すように、第２工程完了後の絶縁分
離層４９に取囲まれた素子形成領域３００内において、
公知の技術により半導体層４２表面からシリコン酸化膜
４３までの深さで絶縁分離層４９に隣接して所定幅で環
状にＰ型半導体領域４５を形成する。Ｐ型半導体領域４
５に取囲まれた半導体層４２の表面層の中央にＮ+ 型半
導体領域４４を形成する。Ｐ型半導体領域４５の表面に
は半導体層４２とＰ型半導体領域４５間のＰＮ接合から
チャネル長として所定距離離間した位置にＮ+ 型半導体
領域５３を形成し、Ｎ+ 型半導体領域５３と隣接してＰ
+ 型半導体領域５４を形成する。半導体層４２の表面に
はドレイン電極４６、ソース電極４７及び基板電位固定
電極４８が接続される位置を除いて絶縁膜５１を形成す
る。絶縁膜５１は熱酸化法によるシリコン酸化膜及びＣ
ＶＤ法による層間絶縁膜により形成される。絶縁膜５１
中にあって、Ｐ型半導体領域４５上の半導体層４２とＮ
+ 型半導体領域５３間位置に絶縁膜５１に含まれるゲー
ト酸化膜５５を介してゲート電極５６を形成する。
図を図５（ｃ）に示すように、第２工程完了後の絶縁分
離層４９に取囲まれた素子形成領域３００内において、
公知の技術により半導体層４２表面からシリコン酸化膜
４３までの深さで絶縁分離層４９に隣接して所定幅で環
状にＰ型半導体領域４５を形成する。Ｐ型半導体領域４
５に取囲まれた半導体層４２の表面層の中央にＮ+ 型半
導体領域４４を形成する。Ｐ型半導体領域４５の表面に
は半導体層４２とＰ型半導体領域４５間のＰＮ接合から
チャネル長として所定距離離間した位置にＮ+ 型半導体
領域５３を形成し、Ｎ+ 型半導体領域５３と隣接してＰ
+ 型半導体領域５４を形成する。半導体層４２の表面に
はドレイン電極４６、ソース電極４７及び基板電位固定
電極４８が接続される位置を除いて絶縁膜５１を形成す
る。絶縁膜５１は熱酸化法によるシリコン酸化膜及びＣ
ＶＤ法による層間絶縁膜により形成される。絶縁膜５１
中にあって、Ｐ型半導体領域４５上の半導体層４２とＮ
+ 型半導体領域５３間位置に絶縁膜５１に含まれるゲー
ト酸化膜５５を介してゲート電極５６を形成する。
【００２６】続いて、第４工程はこの工程の完了後の断
面図を図２に示すように、第３工程完了後のＳＯＩ基板
表面にスパッタ法によりアルミニウム膜を被覆し、フォ
トリソグラフィ法及びドライエッチ法により不要部を除
去して、Ｎ+ 型半導体領域４４にはドレイン電極４６
を、Ｎ+ 型半導体領域５３とＰ+ 型半導体領域５４には
ソース電極４７を、及び、導電層５２上には基板電位固
定電極４８をオーム接触して形成する。図示しないが、
基板電位固定電極４８はソース電極４７と同電位で接続
する。尚、上述の製造方法においては、絶縁分離層４９
の形成を素子形成領域３００内への各半導体領域の形成
前に行う方法で説明したが、素子形成領域３００内への
各半導体領域の形成後に行う方法でも可能である。この
方法は後述される第３実施例の半導体装置の製造方法で
用いられており、溝埋め込み後のＣＭＰが不要で工程短
縮が可能である。
面図を図２に示すように、第３工程完了後のＳＯＩ基板
表面にスパッタ法によりアルミニウム膜を被覆し、フォ
トリソグラフィ法及びドライエッチ法により不要部を除
去して、Ｎ+ 型半導体領域４４にはドレイン電極４６
を、Ｎ+ 型半導体領域５３とＰ+ 型半導体領域５４には
ソース電極４７を、及び、導電層５２上には基板電位固
定電極４８をオーム接触して形成する。図示しないが、
基板電位固定電極４８はソース電極４７と同電位で接続
する。尚、上述の製造方法においては、絶縁分離層４９
の形成を素子形成領域３００内への各半導体領域の形成
前に行う方法で説明したが、素子形成領域３００内への
各半導体領域の形成後に行う方法でも可能である。この
方法は後述される第３実施例の半導体装置の製造方法で
用いられており、溝埋め込み後のＣＭＰが不要で工程短
縮が可能である。
【００２７】次に上述の第３実施例のＮチャネル高耐圧
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴを有す
る半導体装置の製造方法を図３、図６（ａ）〜（ｄ）及
び図７（ａ）〜（ｄ）を参照して説明する。先ず、ＳＯ
Ｉ基板は図６に示すように、Ｎ- 型シリコン基板６１ａ
の表面に熱酸化によるシリコン酸化膜６１ｂを介して燐
を含むポリシリコン膜によるＮ+ 型基板導電層６１ｃを
積層（図６（ａ））し、Ｎ- 型シリコン基板６２ａの表
面に熱酸化によりシリコン酸化膜６３を形成（図６
（ｂ））して後、シリコン基板６１ａの基板導電層６１
ｃ側とシリコン基板６２ａのシリコン酸化膜６３側を熱
処理により貼り合わせて基板導電層６１ｃがシリコン酸
化膜６１ｂを介して形成されたシリコン基板６１ａを導
電性支持基板６１とし（図６（ｃ））、更に貼り合わせ
た後のシリコン基板６２ａ側表面を所定の厚さに研磨し
て半導体層６２として（図６（ｄ））製造される。
ＭＯＳＦＥＴ及びＰチャネル高耐圧ＭＯＳＦＥＴを有す
る半導体装置の製造方法を図３、図６（ａ）〜（ｄ）及
び図７（ａ）〜（ｄ）を参照して説明する。先ず、ＳＯ
Ｉ基板は図６に示すように、Ｎ- 型シリコン基板６１ａ
の表面に熱酸化によるシリコン酸化膜６１ｂを介して燐
を含むポリシリコン膜によるＮ+ 型基板導電層６１ｃを
積層（図６（ａ））し、Ｎ- 型シリコン基板６２ａの表
面に熱酸化によりシリコン酸化膜６３を形成（図６
（ｂ））して後、シリコン基板６１ａの基板導電層６１
ｃ側とシリコン基板６２ａのシリコン酸化膜６３側を熱
処理により貼り合わせて基板導電層６１ｃがシリコン酸
化膜６１ｂを介して形成されたシリコン基板６１ａを導
電性支持基板６１とし（図６（ｃ））、更に貼り合わせ
た後のシリコン基板６２ａ側表面を所定の厚さに研磨し
て半導体層６２として（図６（ｄ））製造される。
【００２８】次に、このＳＯＩ基板を用いての製造の第
１工程はこの工程の完了後の断面図を図７（ａ）に示す
ように、Ｎチャネル型ＭＯＳＦＥＴを形成する第１素子
形成領域５００Ｎ及び第１基板電位取出し領域６００Ｎ
の直下に位置する基板導電層６１ｃと、Ｐチャネル型Ｍ
ＯＳＦＥＴを形成する第２素子形成領域５００Ｐ及び第
２基板取出し領域６００Ｐの直下に位置する基板導電層
６１ｃとを絶縁分離するために半導体層６２の表面から
シリコン酸化膜６１ｂの表面までの選択ドライエッチン
グで分離溝９２を形成し、これらの分離溝９２の内壁に
熱酸化法によりシリコン酸化膜９３を形成する。その
後、ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリ
コン膜８０を被覆して分離溝９２にポリシリコン膜８０
を埋め込み、化学的機械研磨（ＣＭＰ）により分離溝９
２以外のポリシリコン膜８０を除去する。この時点で分
離溝９２にはシリコン酸化膜９３を介したポリシリコン
膜８０により絶縁分離層６９Ｂが形成される。ポリシリ
コン膜８０の除去として、ＣＭＰの代わりにドライエッ
チングやウエットエッチングを用いることも可能であ
る。
１工程はこの工程の完了後の断面図を図７（ａ）に示す
ように、Ｎチャネル型ＭＯＳＦＥＴを形成する第１素子
形成領域５００Ｎ及び第１基板電位取出し領域６００Ｎ
の直下に位置する基板導電層６１ｃと、Ｐチャネル型Ｍ
ＯＳＦＥＴを形成する第２素子形成領域５００Ｐ及び第
２基板取出し領域６００Ｐの直下に位置する基板導電層
６１ｃとを絶縁分離するために半導体層６２の表面から
シリコン酸化膜６１ｂの表面までの選択ドライエッチン
グで分離溝９２を形成し、これらの分離溝９２の内壁に
熱酸化法によりシリコン酸化膜９３を形成する。その
後、ＳＯＩ基板表面にＣＶＤ法により高抵抗のポリシリ
コン膜８０を被覆して分離溝９２にポリシリコン膜８０
を埋め込み、化学的機械研磨（ＣＭＰ）により分離溝９
２以外のポリシリコン膜８０を除去する。この時点で分
離溝９２にはシリコン酸化膜９３を介したポリシリコン
膜８０により絶縁分離層６９Ｂが形成される。ポリシリ
コン膜８０の除去として、ＣＭＰの代わりにドライエッ
チングやウエットエッチングを用いることも可能であ
る。
【００２９】次に、第２工程はこの工程の完了後の断面
図を図７（ｂ）に示すように、第１工程完了後の第１及
び第２基板電位取出し領域６００Ｎ，６００Ｐの表面か
ら基板導電層６１ｃの表面又は表面層内までの選択ドラ
イエッチングで第１及び第２取出し溝７９Ｎ，７９Ｐを
形成する。その後、ＳＯＩ基板表面にＣＶＤ法により高
抵抗のポリシリコン膜を被覆して取出し溝７９Ｎ，７９
Ｐにポリシリコン膜を埋め込み、化学的機械研磨（ＣＭ
Ｐ）により取出し溝７９Ｎ，７９Ｐ以外のポリシリコン
膜を除去する。その後、フォトリソグラフィ法によりフ
ォトレジスト膜９４でマスクして取出し溝７９Ｎ，７９
Ｐ内のポリシリコン膜に燐をイオン注入しフォトレジス
トを除去後熱拡散することによりＮ+ 型の第１及び第２
導電層７２Ｎ，７２Ｐが形成される。ポリシリコン膜は
後から燐をイオン注入する代わりに最初から燐を含んだ
低抵抗のポリシリコン膜を被覆することも可能である。
また、第１工程と同様に、ポリシリコン膜の除去とし
て、ＣＭＰの代わりにドライエッチングやウエットエッ
チングを用いることも可能である。
図を図７（ｂ）に示すように、第１工程完了後の第１及
び第２基板電位取出し領域６００Ｎ，６００Ｐの表面か
ら基板導電層６１ｃの表面又は表面層内までの選択ドラ
イエッチングで第１及び第２取出し溝７９Ｎ，７９Ｐを
形成する。その後、ＳＯＩ基板表面にＣＶＤ法により高
抵抗のポリシリコン膜を被覆して取出し溝７９Ｎ，７９
Ｐにポリシリコン膜を埋め込み、化学的機械研磨（ＣＭ
Ｐ）により取出し溝７９Ｎ，７９Ｐ以外のポリシリコン
膜を除去する。その後、フォトリソグラフィ法によりフ
ォトレジスト膜９４でマスクして取出し溝７９Ｎ，７９
Ｐ内のポリシリコン膜に燐をイオン注入しフォトレジス
トを除去後熱拡散することによりＮ+ 型の第１及び第２
導電層７２Ｎ，７２Ｐが形成される。ポリシリコン膜は
後から燐をイオン注入する代わりに最初から燐を含んだ
低抵抗のポリシリコン膜を被覆することも可能である。
また、第１工程と同様に、ポリシリコン膜の除去とし
て、ＣＭＰの代わりにドライエッチングやウエットエッ
チングを用いることも可能である。
【００３０】次に、第３工程はこの工程の完了後の断面
図を図７（ｃ）に示すように、公知の技術により、Ｎチ
ャネル型ＭＯＳＦＥＴを形成する第１素子形成領域５０
０Ｎ内において、半導体層６２表面からシリコン酸化膜
６３までの深さで第１素子形成領域５００Ｎ内の外周に
所定幅で環状にＰ型半導体領域６５Ｎを形成する。Ｐ型
半導体領域６５Ｎに取囲まれた半導体層６２の表面層の
中央にＮ+ 型半導体領域６４Ｎを形成する。Ｐ型半導体
領域６５Ｎの表面には半導体層６２とＰ型半導体領域６
５Ｎ間のＰＮ接合からチャネル長として所定距離離間し
た位置にＮ+ 型半導体領域７３Ｎを形成し、Ｎ+ 型半導
体領域７３Ｎと隣接してＰ+ 型半導体領域７４Ｎを形成
する。また同時に、Ｐチャネル型ＭＯＳＦＥＴを形成す
る第２素子形成領域５００Ｐ内において、半導体層６２
が第２素子形成領域５００Ｐの外周に所定幅の環状で残
るようにシリコン酸化膜６３までの深さでＰ型半導体領
域６５Ｐを形成する。Ｐ型半導体領域６５Ｐの表面層に
Ｐ+ 型半導体領域６４Ｐを形成する。半導体層６２の表
面には半導体層６２とＰ型半導体領域６５Ｐ間のＰＮ接
合からチャネル長として所定距離離間した位置にＰ+ 型
半導体領域７３Ｐを形成し、Ｐ+ 型半導体領域７３Ｐと
隣接してＮ+ 型半導体領域７４Ｐを形成する。半導体層
６２の表面には、Ｐ型半導体領域６５Ｎ上の半導体層６
２とＮ+ 型半導体領域７３Ｎ間位置にゲート酸化膜７５
Ｎを介してゲート電極７６Ｎを形成し、半導体層６２上
のＰ型半導体領域６５ＰとＰ+ 型半導体領域７３Ｐ間位
置にゲート酸化膜７５Ｐを介してゲート電極７６Ｐを形
成する。
図を図７（ｃ）に示すように、公知の技術により、Ｎチ
ャネル型ＭＯＳＦＥＴを形成する第１素子形成領域５０
０Ｎ内において、半導体層６２表面からシリコン酸化膜
６３までの深さで第１素子形成領域５００Ｎ内の外周に
所定幅で環状にＰ型半導体領域６５Ｎを形成する。Ｐ型
半導体領域６５Ｎに取囲まれた半導体層６２の表面層の
中央にＮ+ 型半導体領域６４Ｎを形成する。Ｐ型半導体
領域６５Ｎの表面には半導体層６２とＰ型半導体領域６
５Ｎ間のＰＮ接合からチャネル長として所定距離離間し
た位置にＮ+ 型半導体領域７３Ｎを形成し、Ｎ+ 型半導
体領域７３Ｎと隣接してＰ+ 型半導体領域７４Ｎを形成
する。また同時に、Ｐチャネル型ＭＯＳＦＥＴを形成す
る第２素子形成領域５００Ｐ内において、半導体層６２
が第２素子形成領域５００Ｐの外周に所定幅の環状で残
るようにシリコン酸化膜６３までの深さでＰ型半導体領
域６５Ｐを形成する。Ｐ型半導体領域６５Ｐの表面層に
Ｐ+ 型半導体領域６４Ｐを形成する。半導体層６２の表
面には半導体層６２とＰ型半導体領域６５Ｐ間のＰＮ接
合からチャネル長として所定距離離間した位置にＰ+ 型
半導体領域７３Ｐを形成し、Ｐ+ 型半導体領域７３Ｐと
隣接してＮ+ 型半導体領域７４Ｐを形成する。半導体層
６２の表面には、Ｐ型半導体領域６５Ｎ上の半導体層６
２とＮ+ 型半導体領域７３Ｎ間位置にゲート酸化膜７５
Ｎを介してゲート電極７６Ｎを形成し、半導体層６２上
のＰ型半導体領域６５ＰとＰ+ 型半導体領域７３Ｐ間位
置にゲート酸化膜７５Ｐを介してゲート電極７６Ｐを形
成する。
【００３１】次に、第４工程はこの工程の完了後の断面
図を図７（ｄ）に示すように、第３工程完了後の半導体
層６２を第１素子形成領域５００Ｎや第２素子形成領域
５００Ｐ及び第１基板電位取出し領域６００Ｎや第２基
板取出し領域６００Ｐを含む複数の部分に絶縁分離する
ために半導体層６２の表面からシリコン酸化膜６３の表
面までの選択ドライエッチングで分離溝７７を形成す
る。尚、絶縁分離層６９Ｂにより第１素子形成領域５０
０Ｎや第２素子形成領域５００Ｐ及び第１基板電位取出
し領域６００Ｎや第２基板取出し領域６００Ｐの絶縁分
離を共用している個所には分離溝７７を形成する必要は
ない。
図を図７（ｄ）に示すように、第３工程完了後の半導体
層６２を第１素子形成領域５００Ｎや第２素子形成領域
５００Ｐ及び第１基板電位取出し領域６００Ｎや第２基
板取出し領域６００Ｐを含む複数の部分に絶縁分離する
ために半導体層６２の表面からシリコン酸化膜６３の表
面までの選択ドライエッチングで分離溝７７を形成す
る。尚、絶縁分離層６９Ｂにより第１素子形成領域５０
０Ｎや第２素子形成領域５００Ｐ及び第１基板電位取出
し領域６００Ｎや第２基板取出し領域６００Ｐの絶縁分
離を共用している個所には分離溝７７を形成する必要は
ない。
【００３２】続いて、第５工程はこの工程の完了後の断
面図を図３に示すように、第４工程完了後の分離溝７７
に第２絶縁分離層６９Ａを形成し、ＳＯＩ基板表面には
ドレイン電極６６Ｎ，６６Ｐ、ソース電極６７Ｎ，６７
Ｐ及び基板電位固定電極６８Ｎ，６８Ｐが接続される位
置を除いて絶縁膜７１を形成する。第２絶縁分離層６９
Ａ及び絶縁膜７１の形成はＣＶＤ法による絶縁膜のＳＯ
Ｉ基板表面への積層及び分離溝７７への埋め込み、更
に、フォトリソグラフィ法及びドライエッチ法により不
要部を除去して行われる。尚、図示していないが、絶縁
膜７１には図７（ｃ）に示す第３工程において熱酸化法
により形成されるシリコン酸化膜も含まれる。その後、
ＳＯＩ基板表面にスパッタ法によりアルミニウム膜を被
覆し、フォトリソグラフィ法及びドライエッチ法により
不要部を除去して、Ｎ+ 型半導体領域６４Ｎにはドレイ
ン電極６６Ｎを、Ｎ+ 型半導体領域７３ＮとＰ+ 型半導
体領域７４Ｎにはソース電極６７Ｎを、及び、第１導電
層７２Ｎ上には第１基板電位固定電極６８Ｎを、更に、
Ｐ+ 型半導体領域６４Ｐにはドレイン電極６６Ｐを、Ｐ
+ 型半導体領域７３ＰとＮ+ 型半導体領域７４Ｐにはソ
ース電極６７Ｐを、及び、第２導電層７２Ｐ上には第２
基板電位固定電極６８Ｐをオーム接触して形成する。図
示しないが、第１基板電位固定電極６８Ｎはソース電極
６７Ｎと、第２基板電位固定電極６８Ｐはソース電極６
７Ｐと同電位で接続する。尚、上述の製造方法において
は、絶縁分離層６９Ａの形成を素子形成領域５００Ｎ，
５００Ｐ内への各半導体領域の形成後に行う方法で説明
したが、素子形成領域５００Ｎ，５００Ｐ内への各半導
体領域の形成前に行う方法でも可能である。但し、この
方法の場合、溝埋め込み後の溝以外の積層膜の除去が必
要となり工程が増える。また、絶縁分離層６９Ｂの形成
を素子形成領域５００Ｎ，５００Ｐ内への各半導体領域
の形成前に行う方法で説明したが、素子形成領域５００
Ｎ，５００Ｐ内への各半導体領域の形成後に行う方法で
も可能である。この方法の場合、溝埋め込み後のＣＭＰ
が不要となり工程短縮が可能である。
面図を図３に示すように、第４工程完了後の分離溝７７
に第２絶縁分離層６９Ａを形成し、ＳＯＩ基板表面には
ドレイン電極６６Ｎ，６６Ｐ、ソース電極６７Ｎ，６７
Ｐ及び基板電位固定電極６８Ｎ，６８Ｐが接続される位
置を除いて絶縁膜７１を形成する。第２絶縁分離層６９
Ａ及び絶縁膜７１の形成はＣＶＤ法による絶縁膜のＳＯ
Ｉ基板表面への積層及び分離溝７７への埋め込み、更
に、フォトリソグラフィ法及びドライエッチ法により不
要部を除去して行われる。尚、図示していないが、絶縁
膜７１には図７（ｃ）に示す第３工程において熱酸化法
により形成されるシリコン酸化膜も含まれる。その後、
ＳＯＩ基板表面にスパッタ法によりアルミニウム膜を被
覆し、フォトリソグラフィ法及びドライエッチ法により
不要部を除去して、Ｎ+ 型半導体領域６４Ｎにはドレイ
ン電極６６Ｎを、Ｎ+ 型半導体領域７３ＮとＰ+ 型半導
体領域７４Ｎにはソース電極６７Ｎを、及び、第１導電
層７２Ｎ上には第１基板電位固定電極６８Ｎを、更に、
Ｐ+ 型半導体領域６４Ｐにはドレイン電極６６Ｐを、Ｐ
+ 型半導体領域７３ＰとＮ+ 型半導体領域７４Ｐにはソ
ース電極６７Ｐを、及び、第２導電層７２Ｐ上には第２
基板電位固定電極６８Ｐをオーム接触して形成する。図
示しないが、第１基板電位固定電極６８Ｎはソース電極
６７Ｎと、第２基板電位固定電極６８Ｐはソース電極６
７Ｐと同電位で接続する。尚、上述の製造方法において
は、絶縁分離層６９Ａの形成を素子形成領域５００Ｎ，
５００Ｐ内への各半導体領域の形成後に行う方法で説明
したが、素子形成領域５００Ｎ，５００Ｐ内への各半導
体領域の形成前に行う方法でも可能である。但し、この
方法の場合、溝埋め込み後の溝以外の積層膜の除去が必
要となり工程が増える。また、絶縁分離層６９Ｂの形成
を素子形成領域５００Ｎ，５００Ｐ内への各半導体領域
の形成前に行う方法で説明したが、素子形成領域５００
Ｎ，５００Ｐ内への各半導体領域の形成後に行う方法で
も可能である。この方法の場合、溝埋め込み後のＣＭＰ
が不要となり工程短縮が可能である。
【００３３】
【発明の効果】本発明の請求項１〜６によれば、ＳＯＩ
基板の半導体支持基板の電位を表面に設けた基板電位固
定電極により一の電極、例えば高耐圧ＭＯＳＦＥＴ素子
を有する半導体装置の場合はソース電極、の電位に固定
することによりＳＯＩ基板の裏面に電極を設けずに、半
導体層内での表面電界緩和効果を利用して高耐圧素子の
搭載が可能で、上述した課題（１）及び（２）を解決す
ることができる。また、本発明の請求項７〜１１によれ
ば、ＳＯＩ基板の導電性支持基板の基板導電層を第１素
子形成領域及び第１基板電位取出し領域直下の位置と第
２素子形成領域及び第２基板電位取出し領域直下の位置
とに絶縁分離してそれらの電位を表面に設けた第１及び
第２基板電位固定電極によりそれぞれの一の電極、例え
ばＮチャネル及びＰチャネル高耐圧ＭＯＳＦＥＴ素子を
有する半導体装置の場合はそれぞれのソース電極、の電
位に固定することによりＳＯＩ基板の裏面に電極を設け
ずに、半導体層内での表面電界緩和効果を利用して２つ
の異なる導電型の高耐圧素子の搭載が可能で、上述した
課題（１）、（２）及び（３）を解決することができ
る。
基板の半導体支持基板の電位を表面に設けた基板電位固
定電極により一の電極、例えば高耐圧ＭＯＳＦＥＴ素子
を有する半導体装置の場合はソース電極、の電位に固定
することによりＳＯＩ基板の裏面に電極を設けずに、半
導体層内での表面電界緩和効果を利用して高耐圧素子の
搭載が可能で、上述した課題（１）及び（２）を解決す
ることができる。また、本発明の請求項７〜１１によれ
ば、ＳＯＩ基板の導電性支持基板の基板導電層を第１素
子形成領域及び第１基板電位取出し領域直下の位置と第
２素子形成領域及び第２基板電位取出し領域直下の位置
とに絶縁分離してそれらの電位を表面に設けた第１及び
第２基板電位固定電極によりそれぞれの一の電極、例え
ばＮチャネル及びＰチャネル高耐圧ＭＯＳＦＥＴ素子を
有する半導体装置の場合はそれぞれのソース電極、の電
位に固定することによりＳＯＩ基板の裏面に電極を設け
ずに、半導体層内での表面電界緩和効果を利用して２つ
の異なる導電型の高耐圧素子の搭載が可能で、上述した
課題（１）、（２）及び（３）を解決することができ
る。
【図１】 本発明の第１実施例である高耐圧ダイオード
素子を有する半導体装置の主要部断面図。
素子を有する半導体装置の主要部断面図。
【図２】 本発明の第２実施例である高耐圧ＭＯＳＦＥ
Ｔを有する半導体装置の主要部断面図。
Ｔを有する半導体装置の主要部断面図。
【図３】 本発明の第３実施例であるＮチャネル及びＰ
チャネル高耐圧ＭＯＳＦＥＴを有する半導体装置の主要
部断面図。
チャネル高耐圧ＭＯＳＦＥＴを有する半導体装置の主要
部断面図。
【図４】 図２に示す半導体装置に用いられるＳＯＩ基
板の製造工程を示す主要部断面図。
板の製造工程を示す主要部断面図。
【図５】 図２に示す半導体装置の製造工程を示す主要
部断面図。
部断面図。
【図６】 図３に示す半導体装置に用いられるＳＯＩ基
板の製造工程を示す主要部断面図。
板の製造工程を示す主要部断面図。
【図７】 図３に示す半導体装置の製造工程を示す主要
部断面図。
部断面図。
【図８】 従来の高耐圧ダイオードを有する半導体装置
の主要部断面図。
の主要部断面図。
【図９】 図８に示す半導体装置の動作を説明するため
の図。
の図。
２１，４１ 半導体支持基板（導電性支持基板）、６
１：導電性支持基板 ２２，４２，６２ Ｎ- 型半導体層 ２３，４３，６１ｂ，６３ シリコン酸化膜（絶縁膜） ２７：アノード電極 ４７，６７Ｎ，６７Ｐ ソース電極 ２８，４８，６８Ｎ，６８Ｐ 基板電位固定電極 ２９，４９，６９Ａ，６９Ｂ 絶縁分離層 ３２，５２，７２Ｎ，７２Ｐ 導電層 ６１ｃ 基板導電層 １００，３００，５００Ｎ，５００Ｐ 素子形成領域 ２００，４００，６００Ｎ，６００Ｐ 基板電位取出し
領域
１：導電性支持基板 ２２，４２，６２ Ｎ- 型半導体層 ２３，４３，６１ｂ，６３ シリコン酸化膜（絶縁膜） ２７：アノード電極 ４７，６７Ｎ，６７Ｐ ソース電極 ２８，４８，６８Ｎ，６８Ｐ 基板電位固定電極 ２９，４９，６９Ａ，６９Ｂ 絶縁分離層 ３２，５２，７２Ｎ，７２Ｐ 導電層 ６１ｃ 基板導電層 １００，３００，５００Ｎ，５００Ｐ 素子形成領域 ２００，４００，６００Ｎ，６００Ｐ 基板電位取出し
領域
Claims (11)
- 【請求項１】導電性支持基板上に絶縁膜を介して設けた
半導体層の絶縁分離層に取囲まれた素子形成領域に素子
を形成した半導体装置において、 前記導電性支持基板の表面電位を固定する基板電位固定
電極を前記素子形成領域から絶縁分離された前記半導体
層の基板電位取出し領域上に設けたことを特徴とする半
導体装置。 - 【請求項２】前記導電性支持基板が半導体基板であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記基板電位固定電極が、前記基板電位取
出し領域表面から前記絶縁膜を貫通して形成した導電層
により前記導電性支持基板と電気的接続されたことを特
徴とする請求項１記載の半導体装置。 - 【請求項４】前記基板電位固定電極が前記素子形成領域
上に形成された一電極と電気的接続されたことを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 前記素子が高耐圧ダイオードで、前記一
電極がアノード電極又はカソード電極であることを特徴
とする請求項４記載の半導体装置。 - 【請求項６】 前記素子が高耐圧ＭＯＳＦＥＴで、前記
一電極がソース電極であることを特徴とする請求項４記
載の半導体装置。 - 【請求項７】導電性支持基板上に第１絶縁膜を介して設
けた半導体層の絶縁分離層にそれぞれ取囲まれた第１素
子形成領域に第１素子を形成し、第２素子形成領域に第
２素子を形成した半導体装置において、 前記導電性支持基板表面の第１素子形成領域直下の位置
と第２素子形成領域直下の位置とを互いに絶縁分離し、
前記第１素子形成領域直下の位置の電位を固定する第１
基板電位固定電極と、前記第２素子形成領域直下の位置
の電位を固定する第２基板電位電極とを前記半導体層表
面に設けたことを特徴とする半導体装置。 - 【請求項８】前記導電性支持基板が半導体基板と半導体
基板に第２絶縁膜を介して設けた基板導電層とからな
り、前記導電性支持基板表面の第１素子形成領域直下の
位置と第２素子形成領域直下の位置とを、前記半導体層
表面から前記基板導電層を貫通して形成された絶縁分離
層により互いに絶縁分離したことを特徴とする請求項７
記載の半導体装置。 - 【請求項９】前記第１基板電位固定電極が、前記第１素
子形成領域から絶縁分離され前記半導体層表面から前記
第１絶縁膜を貫通して形成された第１導電層により前記
導電性支持基板表面の第１素子形成領域直下の位置と電
気的接続され、前記第２基板電位固定電極が、前記第２
素子形成領域から絶縁分離され前記半導体層表面から前
記第１絶縁膜を貫通して形成された第２導電層により前
記導電性支持基板表面の第２素子形成領域直下の位置と
電気的接続されたことを特徴とする請求項７記載の半導
体装置。 - 【請求項１０】前記第１基板電位固定電極が前記第１素
子形成領域上に形成された第１の一電極と電気的接続さ
れ、前記第２基板電位固定電極が前記第２素子形成領域
上に形成された第２の一電極と電気的接続されたことを
特徴とする請求項７記載の半導体装置。 - 【請求項１１】前記第１素子が一導電型高耐圧ＭＯＳＦ
ＥＴで前記第１の一電極が一導電型高耐圧ＭＯＳＦＥＴ
のソース電極であり、前記第２素子が他導電型高耐圧Ｍ
ＯＳＦＥＴで前記第２の一電極が他導電型高耐圧ＭＯＳ
ＦＥＴのソース電極であることを特徴とする請求項１０
記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163174A JPH11354631A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
| US09/330,783 US6303954B1 (en) | 1998-06-11 | 1999-06-11 | Semiconductor device with a high-voltage component in semiconductor on insulator |
| GB9913666A GB2338344B (en) | 1998-06-11 | 1999-06-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163174A JPH11354631A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354631A true JPH11354631A (ja) | 1999-12-24 |
Family
ID=15768659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10163174A Pending JPH11354631A (ja) | 1998-06-11 | 1998-06-11 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6303954B1 (ja) |
| JP (1) | JPH11354631A (ja) |
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| JPS52127188A (en) | 1976-04-19 | 1977-10-25 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
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-
1999
- 1999-06-11 GB GB9913666A patent/GB2338344B/en not_active Expired - Fee Related
- 1999-06-11 US US09/330,783 patent/US6303954B1/en not_active Expired - Lifetime
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