JP2004281949A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】形成する素子の占有面積を節約して、高い降伏電圧を示すＰＮ接合部を実現するとともに、逆回復特性の高速化を図ること。
【解決手段】支持基板２上に誘電体分離層（ＢＯＸ層）３を有し、このＢＯＸ層３上にＮ⁻層４を形成したＳＯＩ基板ウエハ２０を使用し、この基板ウエハ２０の表面上に形成した絶縁酸化膜９に、中心部から周辺部に向かって漸次孔径が小さくなり、かつ、相互の間隔が漸次狭くなるように配置した不純物ドーピング孔１３ａ〜１３ｎを形成し、該ドーピング孔１３ａ〜１３ｎを介して前記Ｎ⁻層４中にボロン拡散を行なってＰ’層５’を形成する。このＰ’層５の縦方向は熱処理によりＢＯＸ層３にまで達し、横方向は同じく熱処理により隣接するＰ１層５Ａ、Ｐ２層５Ｂ、Ｐ３層５Ｃ等が互いに拡散・融合し、不純物濃度が中心部からＰＮ接合部１０を形成する周辺部に向かって漸次緩やかに減少するように形成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いた横型半導体装置のＰＮ接合を改良し、特に従来構造において得られていた逆耐電圧特性（Ｖ_Ｒ）を上回る降伏電圧を得ることができるとともに、逆回復特性（ｔｒｒ）の高速化を実現できる新規な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図３１に、この種の半導体装置の基本的な従来構造例を示す。
図において、符号１は半導体装置１全体を示し、ＳＯＩウエハの支持基板（Ｓｕｂ）２上に、誘電体分離層（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ Ｌａｙｅｒ）があり、その上にＮ⁻層４が積層されている。このＮ⁻層４中に、図示のようにＰ層５及びＮ^＋層６が形成されている。また、上記Ｐ層５の表面にはアノード電極７が、Ｎ^＋層６の表面にはカソード電極８がそれぞれ形成されている。
なお、符号９は、Ｎ^＋層６、Ｎ⁻層４、Ｐ層１０の表面に跨って形成された絶縁酸化膜である。
【０００３】
次に、図３２に、図３１におけるＡ−Ａ’線に沿う断面の不純物濃度プロファイル及び図３１に示した半導体装置１のアノード電極７、カソード電極８間に逆電圧を印加した時の電界強度分布を示す。
【０００４】
上記図３１におけるＰ層５は、絶縁酸化膜等のドーピングマスクを通してドーパントイオンを注入し、あるいは熱処理によるデポジションによりＮ⁻層４表面に、高濃度で浅い前記Ｐ層５を形成した後に、続く熱処理によりドーパントイオンをウエハ内部深くまで拡散せることにより形成される。このようにして形成されたＰ層５の示す不純物濃度プロファイル曲線は、図３２に示したガウス分布曲線Ｇｃとなることが一般的に知られている。
【０００５】
上記Ｐ層５とＮ⁻層４とで形成されるＰＮ接合部１０に、逆電圧を印加すると、該ＰＮ接合部１０に高い電界ピーク値を持つ三角形の電界強度分布を示すことが知られており、このピーク電界（Ｅｐ）が降伏電圧を越えると、ＰＮ接合部１０のブレークダウンが生じる。
そして、所望の降伏電圧を得るためには、このピーク電界（Ｅｐ）を制御する必要があり、Ｎ⁻層４の比抵抗及びＰ層５・Ｎ^＋層６（アノード・カソード）間の距離を適当な値に設定する必要がある。
【０００６】
また、Ｐ層５の表面不純物濃度を下げると、アノード電極７を構成する電極金属との接触抵抗が上昇するため、該Ｐ層５の表面不純物濃度を、ある程度の高濃度に保つ必要がある。結果的にＮ⁻層４の不純物濃度に対するＰ層５の表面不純物濃度が数１００倍以上の高濃度となる。さらに、Ｐ層５の不純物濃度プロファイルがガウス分布を示すことにより、ＰＮ接合部１０近傍でのＰ層５の不純物濃度は、先に述べた高濃度の領域からＰＮ接合部１０に向けて急激に減少する形となるため、Ｐ層５からＮ⁻層４への少数キャリア（正孔）の注入量が比較的大きな値を示すことになる。
【０００７】
さて、拡散手法等を用い、Ｐ型不純物を導入して形成したＰＮ接合は、図３２に示したように、片側階段接合に較べてＰ層濃度が徐々に減少する分布を有している。
デバイスの設計者は、より安全サイドの設計を行なうため、ＰＮ接合の両端、すなわち、Ｎ⁻層側とＰ層側に広がる空乏層Ｗ_ＮとＷ_Ｐ（図３２参照）のうちの、Ｗ_Ｎのみによって逆電圧が維持されるものとして、つまり、Ｗ_Ｐ＝０と仮定して、得られるデバイスの耐圧を計算している。図３２中のＶ_Ｂ、すなわち、Ｎ⁻層側に広がる空乏層中の電界強度（Ｅ）の積分値（左傾斜ハッチングを施した部分）がこれに相当するが、これのみを有効な耐圧として計算している。
しかしながら、実際のデバイスではＰ層側にも広がるＷ_Ｐによって、図３２中のΔＶ_Ｂ相当分（右傾斜ハッチングを施した部分）の耐圧向上が期待できることが分かる。
【０００８】
これらの詳細は、例えば以下の文献にその記述がある。
（Ｒｅｆ．１）
”Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｏｆ Ｄｉｆｆｕｓｅｄ Ｅｐｉｔａｘｉａｌ
Ｊｕｎｃｔｉｏｎｓ”，ｂｙ Ｃｏｎｓｔａｎｔｉｎ Ｂｕｌｕｃｅａ，Ｓｏｌｉｄ Ｓｔａｔｅ
Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．３４，ｐｐ．１６７−１７２，１９９１
上記の文献によれば、Ｎ⁻層の濃度をＮ_Ｂ、Ｐ層の濃度をＮ_Ｓとして_、また電界強度の最大値をＥ_Ｍ，ガウス分布傾斜をａ＝２（Ｎ_Ｂ／Ｘｉｐ）ｌｎ（Ｎ_Ｓ／Ｎ_Ｂ）で示すとして、下記（１）式で示されるΔＶ_Ｂが実際のデバイスの耐圧に加算できるとしている。
ΔＶ_Ｂ＝（２／３）√２（ε／ｑ）^{１ ／ ２}（Ｅ_Ｍ）^{３ ／ ２}（ａ）^{−１ ／ ２}・・・・（１）
【０００９】
上記のことは換言すれば、同じ比抵抗（ρ）のＳＯＩ基板上にあるＮ⁻層を用いたとしても、ΔＶ_Ｂがより大きくとれるような、すなわち、上記（１）式中のガウス分布傾斜ａの１／２乗に逆比例してΔＶ_Ｂが増大するので、ａを小さくする、すなわち、不純物濃度傾斜をより緩やかにしてやればやる程、ΔＶ_Ｂがその分大きく取れる、と言うことになり、本発明はその点に着目している。
【００１０】
次に、それでは図３２中のガウス分布部分の傾きを、より緩やかにする方法について考えてみる。
かかる方法としては種々の方法が考案されているが、中でも図３３中に示した方法は、ＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）と呼ばれる方法であるが、この手法は、半導体装置１の表面に形成した絶縁酸化膜９の異なる孔径の開口１１を通してイオン注入１２を行ない、このイオン注入が１回の工程でデバイスを製作できる点で魅力ある手法である。
その手法の詳細は下記の文献に示されている。
（Ｒｅｆ．２）
Ｒ．Ｓｔｅｎｇｌ ｅｔ ａｌ．，”Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ ａｓ ａ ｆｉｅｌｄ ｔｅｒｍｉｎａｔｏｒ
ｆｏｒ ｈｉｇｈ ｖｏｌｔａｇｅ ｐｏｗｅｒ ｄｅｖｉｃｅｓ，” ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３３，ｎｏ．３，
ｐｐ．４２６−４２８，１９８６
上記文献に記載の手法が、本発明におけるガウス分布の傾きをより緩やかにする目的に合致する。
なお、上記の手法は、次の特許公報にも明らかにされており、いずれもその内容は本質的に略同じと評価できる。
（Ｒｅｆ．３）
特公平６−３７９９号、特開平７−１９３０１８号、特開平７−２７３３２５号
【００１１】
また、絶縁酸化膜開口のためのマスク回数及びイオン注入の回数は、先のＶＬＤ手法に比べて１回多くなるものの、図３４に示すようなＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）と呼ばれる手法もある。
上記の手法によれば、半導体装置１の主接合を形成するＰ^＋層５Ａの周辺に、より深く、かつ、より低濃度のＰ⁻層５Ｂを配しているので、図中のＰ^＋層５Ａ→Ｐ⁻層５Ｂ→Ｎ⁻層４→Ｎ^＋層６に至る横方向の中でも特にＰ⁻層５Ｂ・Ｎ⁻層４間でのＰ型不純物濃度分布傾斜を、希望する値に適合させることができる可能性がある。
なお、図中、６Ａは基板自体のＮ^＋層、９は半導体装置１の表面に形成された絶縁酸化膜である。
【００１２】
上記ＪＴＥ手法の中でも、特にプラナ接合に適用した文献としては、例えば次のものが周知である。
（Ｒｅｆ．４）
Ｖ．Ｂｏｉｓｓｏｎ ｅｔ ａｌ．，”Ｃｏｍｐｕｔｅｒ ｓｔｕｄｙ ｏｆ
ｈｉｇｈ ｖｏｌｔａｇｅ ｐ−ｎ−ｎ⁻−ｎ^＋ｄｉｏｄｅ ａｎｄ ｃｏｍｐａｒｉｓｏｎ ｗｉｔｈ ａ ｆｉｅｌｄ
ｌｉｍｉｔｉｎｇ ｒｉｎｇ ｓｔｒｕｃｔｕｒｅ．”ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３３，ｎｏ．１，ｐｐ．８０−８４，１９８６
しかしながら、これらのＶＬＤ手法、ＪＴＥ手法は、いずれも構造的に縦型デバイスに用いたものであって、Ｐ^＋層５Ａや、Ｐ⁻層５Ｂの下部にはＮ⁻層４を残した状態で適用されるものである。
したがって、それをＳＯＩデバイスに応用するにしても、それ相応の工夫が必要である。そして、商業ベースでは、より少ない絶縁酸化膜開口のためのマスク回数と、より少ないイオン注入工程の回数を意識しながら、所望のデバイスを効率良く得ることが必要である。
【００１３】
【発明が解決しようとする課題】
従来の方法により形成されたＰＮ接合部で高い降伏電圧を得るためには、図３１に示したような構造の半導体装置１において、Ｎ⁻層４の比抵抗を高くし、Ｐ層５−Ｎ^＋層６間の距離を長く取らなければならず、順電圧（Ｉ_Ｆ）の増加よる損失の増大、及び占有面積を小さくすることができない等の解決すべき課題があった。
また、Ｐ層不純物濃度プロファイルの形状に起因する少数キャリアの注入量を制御することができず、逆回復時間（ｔｒｒ）が長くなってしまう等の解決すべき課題もあった。
【００１４】
本発明は、上記の各課題を解決するためになされたもので、形成する素子の面積を節約するとともに、高い降伏電圧を示すＰＮ接合部を実現し、かつ、逆回復特性の高速化を図り得るＰＮ接合部を有する半導体装置及びその製造方法を提供することを目的とするものである。
【００１５】
【課題を解決しようとする手段】
請求項１に記載した発明は、一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハを使用し、前記第２導電型層中に、該第２導電型層の表面から前記ＢＯＸ層に達する深さの前記第２導電型とは反対導電型の第１導電型層と、該第２導電型層の表面から高不純物濃度の第２導電型層とが形成され、前記ＳＯＩ基板ウエハの表面上には絶縁酸化膜を有し、該絶縁酸化膜の開口を介して前記第１導電型層と接続された第１電極と、該絶縁酸化膜の開口を介して前記第２導電型層と接続された第２電極とを備えた半導体装置において、
前記第１導電型層は、該第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有することを特徴とするものである。
【００１６】
請求項２に記載した発明は、前記第１導電型層が、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する複数の不純物ドーピング孔を備えた不純物ドーピングマスクとしての絶縁酸化膜を介して形成され、複数の分離した第１導電型層が熱処理より縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して複数の分離した第１導電型層が一層化した構造であることを特徴とするものである。
【００１７】
請求項３に記載した発明は、前記第１導電型層が、前記第２導電型層中に最初に形成した第１導電型層より深さの浅い低不純物濃度の別の第１導電型層を有し、熱処理により縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して前記２つの第１導電型層が一層化した構造であることを特徴とするものである。
【００１８】
請求項４に記載した発明は、一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハの表面上に絶縁酸化膜を形成する工程と、
この工程を経て形成された絶縁酸化膜に、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する複数の不純物ドーピング孔を形成し、該ドーピング孔を介して前記第２導電型層内に、表面から浅い互いに分離された前記第２導電型とは反対導電型の複数の第１導電型層を形成する工程と、
複数の分離した前記第１導電型層が熱処理により縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化した構造と成し、この一層化した構造の第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
を少なくとも含むことを特徴とするものである。
【００１９】
請求項５に記載した発明は、前記ＳＯＩ基板ウエハの第２導電型層中に、表面側から深さの浅い第１導電型層と、該第１導電型層の外側に隣接して該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを形成する工程と、
前記第１導電型層及び該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを熱処理し、縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
を少なくとも含むことを特徴とするものである。
【００２０】
請求項６に記載した発明は、一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハの表面上に絶縁酸化膜を形成する工程と、
この工程を経て形成された絶縁酸化膜に、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する開口を形成する工程と、
前記工程よって形成された中央部の開口を除き、周辺部の開口を被覆材で覆って前記第２導電型層中の中央部に深さの浅い第１導電型層を形成する工程と、
前記周辺部の開口を覆う被覆材を除去した後、該開口を介して前記第２導電型層中及び前記浅い第１導電型層中に重ねて不純物を導入して互いに分離した複数の第１導電型層を形成する工程と、
前記工程によって形成された互いに分離した複数の第１導電型層を熱処理することにより縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
を少なくとも含むことを特徴とするものである。
【００２１】
【作用】
請求項１に記載した発明では、ＳＯＩ基板ウエハを使用し、第２導電型層、例えばＮ⁻層中に、ＢＯＸ層に達する深さの第１導電型層、例えば複数のＰ層を形成し、この複数のＰ層は、熱処理としてのドライブインにより横方向にも拡散し、前記Ｎ⁻層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する一層化したＰ層が形成される。
このため、ＰＮ接合部に形成される高い電界ピーク値（Ｅ_Ｐ）を相対的に低く制御することができる。その結果、高い降伏電圧を得ることができ、逆耐電圧特性（Ｖ_Ｒ）が向上するとともに、適宜に制御したＰ層不純物濃度プロファイルにより少数キャリアの注入量を的確に制御し逆回復時間（ｔｒｒ）を相対的に短くすることができる。
【００２２】
請求項２に記載した発明では、いわゆるＶＬＤ法によって形成された構造のＰ層とした。このため、より確実にＰＮ接合部のＥ_Ｐを制御し、高い降伏電圧を得ることができるともに、前記同様に少数キャリアの注入量を制御し、ｔｒｒ特性を改善することができる。
【００２３】
請求項３に記載した発明では、いわゆるＪＴＥ法によって形成された構造のＰ層とした。このため、請求項２に記載の発明に較べ、フォトレジスト工程及びイオン注入工程は１回追加されるものの、絶縁酸化膜開口は追加を伴うことなく前記同様の効果が得られる。
【００２４】
請求項４に記載した発明では、ＳＯＩ基板ウエハの表面上に絶縁酸化膜を形成する工程と、第２導電型層内に、互いに分離された前記第２導電型とは反対導電型の浅い複数の分離した第１導電型層を形成する工程と、前記複数の分離した第１導電型層が熱処理により縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して前記複数の分離した第１導電型層を一層化した構造と成し、この一層化した構造の第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程とを少なくとも含むような製造方法とした。
このため、この製造方法で得られた半導体装置は、前記同様にＰＮ接合部に形成される高い電界ピーク値（Ｅ_Ｐ）を相対的に低く制御することができる。その結果、高い降伏電圧を得ることができ、逆耐電圧特性（Ｖ_Ｒ）が向上するとともに、適宜に制御したＰ層不純物濃度プロファイルにより少数キャリアの注入量を的確に制御し逆回復時間（ｔｒｒ）を相対的に短くすることができる。
【００２５】
請求項５に記載した発明では、ＳＯＩ基板ウエハの第２導電型層中に、表面側から深さの浅い第１導電型層と、該第１導電型層の外側に隣接して該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを形成する工程と、前記第１導電型層及び該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを熱処理し、縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程とを少なくとも含むような製造方法とした。
このため、前記の製造方法と同様に、この製造方法により得られた半導体装置は、前記ＰＮ接合部に形成される高い電界ピーク値（Ｅ_Ｐ）を相対的に低く制御することができる。その結果、高い降伏電圧を得ることができ、逆耐電圧特性（Ｖ_Ｒ）が向上するとともに、適宜に制御したＰ層不純物濃度プロファイルにより少数キャリアの注入量を的確に制御し逆回復時間（ｔｒｒ）を相対的に短くすることができる。
【００２６】
請求項６に記載した発明では、請求項５に記載した発明の製造方法において、最初の工程で絶縁酸化膜開口時のパターン形状を変えるとともに、途中の工程にフォトレジスト工程及びイオン注入工程を１回追加することにより、不純物ドーピングマスクとしての絶縁酸化膜開口のための工程は１回で済む。
このため、この製造方法においても、複雑な工程を経ることなく、前記と同様の効果を有する半導体装置を効率良く得ることができる。
【００２７】
【実施例】
以下に、本発明の実施例を、図を参照して説明する。
図１は本発明の一実施例を示す半導体装置の断面図である。
図において、半導体装置１は、ＳＯＩウエハの支持基板（Ｓｕｂ）２上に誘電体分離層（ＢＯＸ層）３があり、その上にＮ⁻層４が積層されている。このＮ⁻層４中に、その深さがＢＯＸ層３にまで達するＰ’層５’及びその深さが浅いＮ^＋層６が図示のように形成されている。また、上記Ｐ’層５’の表面中心部にはアノード電極７が、Ｎ^＋層６の表面周辺部にはカソード電極８がそれぞれ形成されている。
なお、符号９は、Ｎ^＋層６、Ｎ⁻層４、Ｐ’層５’に跨って形成された絶縁酸化膜である。
【００２８】
上記の構成で、Ｐ’層５’の形成は次のようにして行なわれる。
すなわち、図２に示した複数の部分的な不純物ドーピング孔１３ａ〜１３ｎを有する不純物ドーピングマスク１４（絶縁酸化膜）を介してドーパントイオンを注入し、Ｎ⁻層４表面に部分的な浅いＰ層（図示せず）を形成した後に熱処理を行ない、ドーパントイオン１２を少なくともＢＯＸ層３に達する基板内深くまで拡散することにより形成する。この時、各不純物ドーピング孔１３ａ〜１３ｎよりドーパントイオン注入で形成された部分的なＰ層は、熱処理による横方向の拡散により隣り合うＰ層が重なり合って一層化したＰ’層５’となる。
【００２９】
上記のようにして形成されたＰＮ接合部１０の図１におけるＡ−Ａ’線に沿う断面の不純物濃度プロファイルを示せば、図３のようになる。
上記の不純物濃度プロファイルから明らかなように、Ｐ’層５’電極金属との接触面よりＰ’層５’の中心部から外側に行くに従って、不純物ドーピングマスク１４における不純物ドーピング孔１３ａ〜１３ｎの孔径を漸次小さく、かつ、相互の間隔を狭くなっているので、当該Ｐ’層５’不純物濃度は、ＰＮ接合部１０に向かって緩やかに減少した構造となっている。
【００３０】
次に、図４〜図８を参照して上記構造を有する半導体装置の製造方法の実施例について述べる。
先ず、第１の実施例では、図４の第１工程において、ＳＯＩ基板ウエハ２０の表面が酸化され、図３３中にも示したようにＶＬＤ技法と同様な、すなわち、前記基板ウエハ２０の中心部から周辺部向かって、より開口幅の寸法が狭くなるように１１Ａ，１１Ｂ，１１Ｃが周知のフォトグラフィ技術を用いて開口される。また、周辺部の耐圧維持領域と中心部のアノード形成領域とが、１回のマスクプロセスで周知の前記方法により開口される。
【００３１】
次に、図５に示した第２工程において、上記開口１１Ａ，１１Ｂ，１１Ｃ及び開口を有さない絶縁酸化膜９上を含めてボロン不純物が、所望のドーズ量、例えば１×１０^１３ドーズでイオン注入１２される。
【００３２】
続いて、図６の第３工程では、注入されたボロンイオンが高温の炉中で所要時間ドライブインされる。この時、開口１１Ａと、開口１１Ｂ、１１Ｃでは開口幅が異なっているために、実質上のボロン濃度に差が生じている（図６（ａ）参照）。
すなわち、ボロン濃度は、１１Ａ＞１１Ｂ＞１１Ｃとなっているので、ドライブインの途中でＮ⁻層４中に拡散され形成されて行くＰＮ接合は、図示のように段差状となり、やがてＰ１層５Ａ、Ｐ２層５Ｂ、Ｐ３層５Ｃの全てがＢＯＸ層３に達した後、合成されて一層化し、見かけ上１つのＰＮ接合部１０となる（図６（ｂ）参照）。
【００３３】
しかしながら、Ｐ１層５Ａ側に較べてＰ３層５Ｃ側では、より濃度の薄い分布を形成していることが分かる。また、この時形成される横幅についても、Ｐ１層５Ａのみが開口されて形成されている時の幅（Ｗ１）に較べ、Ｐ１〜Ｐ３層５Ａ〜５Ｃが開口されて形成される幅（Ｗ２）の方が、遥かに大きくＷ２≫Ｗ１となることが分かる。つまり、その分、Ｐ層の横方向濃度傾斜幅をより広く形成することができることになる。
【００３４】
続く図７に示した第４工程において、リンイオンがデポジット、あるいはイオン注入されドライブインされる。
図において、周辺部のＮ^＋層６の深さは、ここでは指定しないが、よりＢＯＸ層３に近い程に深く拡散されれば、横方向に電流が流れるので、Ｖ_Ｆ特性により有利となる一方、図示のＷ３の幅が狭くなる分、耐圧特性については減少傾向を示すものと考えられる。
【００３５】
続いて図８に示した第５工程において、中央部のアノード領域及び周辺部のカソード領域が開口され、例えばアルミ系金属から成る電極金属が前記基板ウエハ２０の全面に蒸着（スパッタ）される。
その後、周知のマスクプロセスにより、電極がパターンニングされ、良好なオーミックコンタクト形成のためのアニール工程を伴ってアノード電極７及びカソード電極８を得た後、本発明の構造を有するデバイスが完成する。
【００３６】
次に、図９〜図１３を参照して本発明の製造方法における実施例２を説明する。
この実施例２で得られるデバイスは、図３４に示した周知のＪＴＥ手法を本発明の方法に適用・応用して得られたものである。この構造のデバイスは、実施例１のデバイスのように、１回のマスク工程と１回の不純物（ボロン）注入により形成することは不可能であるが、以下のように比較的簡単な工程を経て製作することができる。
すなわち、図９に示した第１工程である絶縁酸化膜９の形成工程後、例えば図１０に示した第２工程において、Ｐ層５領域のみを開口するように、フォトレジスト層１５を形成した後、当該開口を介して第１ボロン１６を注入する。
【００３７】
次いで、上記フォトレジスト層１５を除去した後、図１１に示した第３工程において、第２ボロン１７をＰ層５及び第１ボロン注入時に形成されたＰ⁻層５”領域上に重ねて注入し、図１２に示した第４工程でボロンドライブインを行なえば、Ｐ層５とＰ⁻層５”が横方向に連なる図示のような形状のＰＮ接合部１０を形成することができる。そして、図１３に示したように、第５工程でＢＯＸ層３に達する程の所定時間のドライブインを行ない一層化したＰ層を得て、ＰＮ接合部１０に向かって緩やかに漸次減少する不純物濃度分布を備えた所定のデバイスを完成させる。
上記実施例２の製造方法によれば、フォトレジスト工程は、実施例１に較べて１回追加されるものの、絶縁酸化膜９の開口は１回で済む。また、イオン注入の回数は２回となるものの、その反面、Ｐ層５とＰ⁻層５”の濃度を個々の目的に応じてより自由に選択できるという利点が生じる。
【００３８】
次に、本発明における実施例３の製造方法について、図１４〜図１８を参照して説明する。
この実施例では、先ず、図１４に示した第１工程において、ＳＯＩ基板ウエハ２０の表面を酸化させ、絶縁酸化膜９を形成した後、ＶＬＤ技法により中心部から周辺部に向かって開口幅及び隣接間隔が漸次小さくなるように所定の開口（図４と同一工程）を行なう。
次に、図１５に示した第２工程でフォトレジスト層１５を形成した後、中央部に所定の開口を施し、第１ボロン注入１６を行ない、所定時間のボロンドライブインで中央部に浅いＰ１層５Ａが形成される。
次いで、図１６に示した第３工程でフォトレジスト層１５を除去した後、第２ボロン注入１７を行ない、図１７に示した第４工程で所定時間のボロンドライブインを経て、最終的に図１８に示したように、その深さがＢＯＸ層３に達し、かつ、横方向に拡散して相互に一層化したＰ１層５Ａ，Ｐ２層５Ｂ，Ｐ３層５Ｃ形成される。
【００３９】
上記実施例３の製造方法で、先の実施例２の製造方法と顕著な相違を挙げれば、第１工程における絶縁酸化膜開口時のパターン形状のみである。
この実施例３における利点は、フォトレジスト工程が１回の追加で済むこと。また、イオン注入工程が１回追加されるものの、絶縁酸化膜開口は追加工程を伴うことなく、実施例１と同様に１回で済むこと等である。
【００４０】
次に、本発明のデバイスのうち、製造方法の実施例１及び実施例２によって製作したデバイス、また比較・参照用として従来構造のデバイスについての内部状態やその特性（Ｖ_Ｒ，ｔｒｒ）のシミュレーションを行なったので、その結果を述べる。
かかるシミュレーションに先立ち、先ず、従来構造、本発明実施例１及び実施例２におけるデバイスのシミュレーション領域を、図１９〜図２１に示す。
これらの図において、シミュレーション領域の寸法は、全て７０μｍ（Ｗ）×４μｍ（Ｈ）であり、縦方向はデバイスのシリコン表面（ｙ＝０μｍ）から上方１μｍの位置を基準として、そこからＢＯＸ層３の底部（ｙ＝３μｍ）まで、また、横方向はカソード電極８端部（ｘ＝０μｍ）からアノード電極７端部（ｘ＝７０μｍ）までが計算の対象領域である。
【００４１】
アノード電極７及びカソード電極８の開口幅は、ともに２μｍとなっている。そして、図２０の本発明の実施例１においては、アノード電極７の開口端５Ａより６μｍ左の位置に３μｍ幅の開口部５Ｂが、その開口部５Ｂから５μｍ左の位置に１μｍ幅の開口部５Ｃが、その開口端５Ｃから３．５μｍ左の位置に０．５μｍ幅の開口部５Ｄがそれぞれ開口され、不純物導入が施されＰ１層、Ｐ２層、Ｐ３層、Ｐ４層が一層化されて最終的に１つのＰ層が形成されている。
【００４２】
絶縁酸化膜９の厚さは、図では薄めに描いてあるが、実際は１μｍであり、アノード電極７及びカソード電極８の厚みも１μｍ、Ｎ⁻層４の厚みは２μｍ、ＢＯＸ層３の厚みは１μｍ、そして、Ｎ^＋層６の深は約１μｍである。
なお、Ｎ⁻層４の比抵抗は、ρ＝９（Ω・ｃｍ）である。
【００４３】
次に、表１及び図２２に、本発明実施例１のデバイスにおける拡散窓幅（開口寸法）とボロン表面ピーク濃度との関係を事前に調査するための基礎データを示した。
ボロン注入量は、各々１×１０^１２、５×１０^１２、１×１０^１３、５×１０^１３、１×１０^１４（ドーズ）の５条件である。
そして、ボロンイオン（ドーパント・イオン）を注入するための拡散窓幅（開口寸法）を各々、０．２μｍ、０．５μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、８μｍ、１０μｍ、１５μｍの１１条件について計算しているので、合計５×１１＝５５種類の計算結果が示されている。
なお、この時の熱処理条件は、上記５５種類の各条件に全て共通で（１１５０℃／６００分）である。
【００４４】
【表１】

【００４５】
図２２に示された上記の結果を参照すれば、５つの注入条件に対してボロン表面不純物濃度が拡散窓幅の影響を受けない時に得られるボロン（表面）濃度は、各々、１×１０^１２（ドーズ）／４．２９×１０^{１ ５}（１／ｃｍ^３）、５×１０^１２（ドーズ）／２．１４×１０^{１ ６}（１／ｃｍ^３）、１×１０^１３（ドーズ）／４．２８×１０^{１ ６}（１／ｃｍ^３）、５×１０^１３（ドーズ）／２．２９×１０^{１ ７}（１／ｃｍ^３）、１×１０^１４（ドーズ）／４．６７×１０^{１ ７}（１／ｃｍ^３）となっている。
【００４６】
いわゆる当業者には周知のごとく、アノード電極金属とアノード領域（Ｐ層５）とが良好なオーミック・コンタクトを形成するためには、少なくとも４〜５×１０^１６（１／ｃｍ^３）程度のボロン（表面）濃度が確保・維持されている必要がある。
しかしながら、アノード領域（Ｐ１層）以外のＰ型領域（Ｐ２層，Ｐ３層，Ｐ４層）においては、オーミック・コンタクトを形成する必要がなく、デバイスの総合特性に良い影響を与えるのであれば、より低濃度であっても良いし、また、先の図３２で示したように、より大きな値のΔＶ_Ｂを得るためには、かかる部分の濃度が、ほどほどに低濃度で、かつ、横方向の濃度勾配がより緩やかである必要がある。
【００４７】
そしてまた、Ｐ型領域（Ｐ１層，Ｐ２層〜Ｐ４層）の過剰なキャリア濃度は、Ｐ型領域からＮ⁻層４領域内に向かってキャリアが注入される時、過剰なキャリア注入状態を招き、逆回復時間特性（ｔｒｒ）を遅らせることも良く知られている。
以上のような見地に基づき、上記の５つのドーズ量での注入条件の中で、１×１０^１３（ドーズ）が、本発明者等の所望の値に最も近いことが分かった。
したがって、以下の説明では、ボロンイオンの注入量は、特に断りの無い限り１×１０^１３（ドーズ）とする。
【００４８】
さて、再び図２２に注目すると、不純物ドーピングのための開口寸法が８μｍ付近を境として、それ以上の幅ではボロンのピーク（表面）濃度が開口寸法によらず一定となるに対して、それ以下の幅においては、ボロンのピーク（表面）濃度が徐々に減少するという傾向が見られる。
これは、この領域を積極的に利用、すなわち、不純物ドーピングのための開口幅と各々の開口幅間の間隔を適宜調整することにより、従来は複数回の絶縁酸化膜開口のためのマスク工程と複数回のイオン注入工程を要していた工程を、僅か１回のマスク工程と１回のイオン注入工程を以って、ＰＮ接合部１０近傍のＰ型領域不純物プロファイル勾配を制御できることを示唆している。
【００４９】
続いて、図１９、図２０及び図２１に示した従来構造のデバイス、本発明実施例１のデバイス及び本発明実施例２のデバイスのシミュレーション領域における具体的な結果を示す。
図２３は、従来構造デバイスの２次元濃度分布プロファイルを示している。
図において、Ｐ層の濃度勾配がｘ＝４０〜４５μｍの付近に集中していることが良く分かる。
これに対して、図２４は、本発明実施例１におけるデバイスの２次元不純物濃度プロファイルを示している。
図において、一番右にあるＰ層の等濃度線（≒４×１０^１６（１／ｃｍ^３））からＰＮ接合部（ｘ≒３９，４０μｍ）の位置までの横方向距離にも大きな差があること分かる。そして、Ｐ２層及びＰ３層開口部下部付近に濃度変化があることにも注意すべきである。
【００５０】
また、図２５に示した本発明実施例２におけるデバイスの２次元不純物濃度プロファイルに関しても一番右にあるＰ層の等濃度線（≒４×１０^１６（１／ｃｍ^３））からＰＮ接合部（ｘ≒４０μｍ）の位置までの横方向距離が、充分に広がっていることが分かる。
【００５１】
次に、シリコン（Ｎ⁻層４）表面にごく近い（表面から０．１μｍの深さ）Ａ−Ａ’線沿いの従来構造、本発明実施例１及び本発明実施例２の不純物濃度分布を図２６に示した。
図において、実線▲１▼は、本発明実施例１におけるデバイスの不純物濃度分布、小破線▲２▼は、本発明実施例２におけるデバイスの不純物濃度分布、大破線▲３▼は、従来構造デバイスの不純物濃度分布を示している。
また、従来構造のデバイスでは、ｘ＝４４〜７０μｍにかけて均一の不純物濃度分布であり、ｘ＝４０〜４４μｍにかけて濃度が急激に減少するという分布を示している。これに対して、本発明実施例１のデバイス（実線▲１▼）では、ｘ＝６０〜７０μｍの範囲のみが均一の不純物濃度分布であり、ｘ≒４１μｍにＰ４層の、ｘ≒４５μｍにＰ３層の、ｘ≒５２μｍにＰ２層の、ボロンイオン注入によって形成されたそれぞれのピーク形態を残して、しかもＰ４層＞Ｐ３層＞Ｐ２層＞Ｐ１層に従って、その濃度が順次減少していることが明確に図に現れている。
【００５２】
本発明実施例２のデバイス（小破線▲２▼）においては、ｘ＝６０〜７０μｍの範囲でのＰ層濃度が均一であることは、上記実施例１のデバイスと同様であるが、図９〜図１４に示したような製作プロセスを経るので、ｘ≒４４〜５４μｍにかけての範囲がＣ_Ｐ ⁻＝４×１０^１５（１／ｃｍ^３）である第２のＰ⁻層の濃度一定領域を有するようになる。
しかしながら、Ｐ領域→Ｐ⁻領域への移行部（ｘ≒５５〜６０μｍ）及びＰ⁻領域→ＰＮ接合部への移行部（ｘ＝４０〜４４μｍ）の範囲領域では、その濃度勾配は、極端に変化しているとも見ることができる一方、全体として見れば、ｘ≒４０〜６０μｍの広い範囲に亘って濃度勾配が変化している不純物濃度分布を示すと総括することもできる。
【００５３】
以上のようなデバイス内部の不純物濃度分布が形成された結果、図２７中に示すような本発明実施例１（実線▲１▼）、本発明実施例２（小破線▲２▼）及び従来のデバイス（大破線▲３▼）の電位分布が形成されることになる。
図の電位分布を見る限りは、従来のデバイスと本発明実施例１のデバイス間に大差は見られないが、ｘ＝４０〜４４μｍの範囲にかけて、僅かではあるが、従来のデバイスの方が早目に、かつ、急峻に電位が下がることが分かる。これに対して本発明実施例２のデバイスにおいては、略実施例１のデバイスから右方向に約２μｍだけ同一形状で平行移動したような電位分布が示されていることが分かる。
上記の理由は、図２６を参照すれば、ＰＮ接合部の位置が実施例１のｘ≒３９μｍからｘ≒４０μｍにシフトした位置にあることが若干影響しているとも考えられる。しかし、真実の理由は、次の２８図中に示した電界強度分布の相違にあると言える。
【００５４】
そこで、次に図２８について考察する。
図２８に示した従来構造のデバイス、本発明実施例１のデバイス及び本発明実施例２のデバイスにおけるＡ−Ａ’線沿いの電界強度分布で明らかなのは、次のようなことである。
（１）ピークの電界強度が各デバイスにおいて、２．４８×１０^５（Ｖ／ｃｍ）（従来構造：大破線▲３▼）、２．４１×１０^５（Ｖ／ｃｍ）（実施例１：実線▲１▼）、２．２５×１０^５（Ｖ／ｃｍ）（実施例２：小破線▲２▼）の順に低下していること。
（２）ピーク電界の位置は、ＰＮ接合部の位置に通常は一致するので、各々、ｘ≒４０μｍ（従来構造）、３９μｍ（実施例１）、４０μｍ（実施例２）の位置となっていること。
（３）以上により、上記の電界強度の積分値が図２７の電位分布をもたらすこと。
つまり、図２８において、本発明実施例２のデバイスにおける電界強度の立ち上がりが従来構造に較べ右方向に約２μｍシフトしている分、図２７の電位分布も同様にシフトしていることになる。
【００５５】
いずれにしても、一番大切なことは本発明のデバイスでは、実施例１及び実施例２ともに、前記（１）で示したように、電界強度が従来構造に較べ低下していることである。そして、その結果、図２９中に示したように、デバイスの耐電圧特性が向上するという結果を得ることができるのである。
すなわち、図２９において、実線▲１▼は、本発明実施例１におけるデバイスの耐電圧特性、小破線▲２▼は、本発明実施例２におけるデバイスの耐電圧特性、大破線▲３▼は、従来構造におけるデバイスの耐電圧特性であり、それぞれのピーク値は、４７０Ｖ，４６０Ｖ，４１５ｖ（＠Ｉ_Ｒ＝１０^−１１Ａ）となっている。
【００５６】
ところで、ρ＝９（Ω・ｃｍ）／Ｎｄ＝５×５．１３×１０^１４（１／ｃｍ^３）での平行平面接合でのブレークダウン電圧が、５２８．３Ｖ（空乏層の広がり幅＝３６．８μｍ）であることを考慮すると、それぞれ、その８９．０（％）、８７．１（％）、７８．６（％）にも相当する高い逆耐電圧（Ｖ_Ｒ）が実現されていることになり、本発明と比較した従来構造デバイスそのもののＶ_Ｒの値自体もかなり高いが、実施例１のデバイスでは、それを１０％（＋５５Ｖ）、実施例２のデバイスでは８．５％（＋４５Ｖ）も上回る結果を得ることができた。
【００５７】
シミュレーションの最後に、上記従来構造、実施例１及び実施例２におけるデバイスの逆回復特性（ｔｒｒ）についてもシミュレーションしたので、その結果を図３０に示す。
図３０において、実線▲１▼は、前記同様に本発明実施例１におけるデバイスのｔｒｒ特性、小破線▲２▼は、本発明実施例２におけるデバイスのｔｒｒ特性、大破線▲３▼は、従来構造におけるデバイスのｔｒｒ特性を示している。また、図から明らかなように、従来のデバイスに較べて、本発明実施例１及び本発明実施例２のいずれのデバイスにおいても、ピーク逆電流（Ｉｒｒ）、逆回復時間（ｔｒｒ）が、ともに改善されていることが分かる。
【００５８】
表２に逆回復特性のシミュレーション結果の実測値を示した。
【００５９】
【表２】

【００６０】
上記表２の結果によれば、本発明実施例１のデバイスでは、従来のデバイスに較べＩｒｒが、Ｉｒｒ３＝１２．７（Ａ）からＩｒｒ１＝１２．４（Ａ）にと減少し、ｔｒｒが、ｔｒｒ３＝８５．４（ｎｓ）からｔｒｒ１＝７９．８（ｎｓ）にと改善された。また、本発明実施例２のデバイスでは、Ｉｒｒが、Ｉｒｒ３＝１２．７（Ａ）からＩｒｒ２＝１１．４（Ａ）にと減少し、ｔｒｒが、ｔｒｒ３＝８５．４（ｎｓ）からｔｒｒ２＝８４．０（ｎｓ）にと改善された。
なお、本発明実施例２のデバイスは、Ｉｒｒが大きく改善されているにも拘らず、ｔｒｒが僅かな改善となっている。これは、０．９Ｉｒｒ付近での回復波形が、従来のデバイスに較べては勿論のこと、本発明実施例１のデバイスよりもさらにソフトになっているためである。
したがって、実施例２のデバイスは、そのような特性を考慮すれば、例えば低ノイズ型デバイス向きの用途に適しているということもできる。
【００６１】
なお、図１４〜１８図に示した本発明実施例３におけるデバイスについてのシミュレーションついては特に実施せず、また、言及もしなかったが、上記実施例１及び実施例２におけるデバイスと同様に従来構造のデバイスに較べて優れたＩｒｒ特性及びｔｒｒ特性を示すことは言うまでもない。
【００６２】
【発明の効果】
以上、上記の実施例を通じて説明した本発明構造の半導体装置によれば、形成する素子の占有面積を節約しつつ、従来構造において得られていた逆耐電圧特性を上回る高い降伏電圧を得ることができるとともに、逆回復特性においてもより高速化が可能となる。また、本発明の製造方法によれば、複雑な製造プロセスを経ることなく、比較的簡単なプロセスで、かつ、製造コストを増大させることなく目的とする半導体装置が得られる等の優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体装置の断面図である。
【図２】上記半導体装置におけるＰ層を形成するための不純物ドーピングマスクの説明図である。
【図３】図１におけるＡ−Ａ’線に沿う不純物濃度プロファイルを示す図である。
【図４】本発明実施例１の製造方法おける第１工程を示す説明図である。
【図５】本発明実施例１の製造方法おける第２工程を示す説明図である。
【図６】本発明実施例１の製造方法おける第３工程を示す説明図であり、（ａ）はボロンドライブインの進行過程を示す図、（ｂ）はドライブイン終了後の状態を示す図である。
【図７】本発明実施例１の製造方法おける第４工程を示す説明図である。
【図８】本発明実施例１の製造方法おける第５工程を示す説明図である。
【図９】本発明実施例２の製造方法おける第１工程を示す説明図である。
【図１０】本発明実施例２の製造方法おける第２工程を示す説明図である。
【図１１】本発明実施例２の製造方法おける第３工程を示す説明図である。
【図１２】本発明実施例２の製造方法おける第４工程を示す説明図である。
【図１３】本発明実施例２の製造方法おける第５工程を示す説明図である。
【図１４】本発明実施例３の製造方法おける第１工程を示す説明図である。
【図１５】本発明実施例３の製造方法おける第２工程を示す説明図である。
【図１６】本発明実施例３の製造方法おける第３工程を示す説明図である。
【図１７】本発明実施例３の製造方法おける第４工程を示す説明図である。
【図１８】本発明実施例３の製造方法おける第５工程を示す説明図である。
【図１９】従来構造におけるデバイスのシミュレーション領域を示す図である。
【図２０】本発明実施例１におけるデバイスのシミュレーション領域を示す図である。
【図２１】本発明実施例２におけるデバイスのシミュレーション領域を示す図である。
【図２２】本発明実施例１における拡散窓幅対ボロンピーク濃度との関係を示す図である。
【図２３】従来構造のデバイスにおける２次元不純物濃度プロファイルを示す図である。
【図２４】本発明実施例１のデバイスにおける２次元不純物濃度プロファイルを示す図である。
【図２５】本発明実施例２のデバイスにおける２次元不純物濃度プロファイルを示す図である。
【図２６】従来構造、本発明実施例１及び本発明実施例２のデバイスを示した図１９、図２０、図２１におけるＡ−Ａ’線沿いの不純物濃度分布を示す図である。
【図２７】従来構造、本発明実施例１及び本発明実施例２のデバイスを示した上記各図におけるＡ−Ａ’線沿いの電位分布を示す図である。
【図２８】従来構造、本発明実施例１及び本発明実施例２のデバイスを示した上記各図におけるＡ−Ａ’線沿いの電界強度分布を示す図である。
【図２９】従来構造、本発明実施例１及び本発明実施例２のデバイスの耐電圧波形を示す図である。
【図３０】従来構造、本発明実施例１及び本発明実施例２のデバイスの逆回復時間（ｔｒｒ）特性を示す図である。
【図３１】従来構造デバイスの断面図である。
【図３２】従来構造デバイスの不純物濃度プロファイル及び逆電圧印加時の電界強度分布を示す図である。
【図３３】ＶＬＤ構造デバイスの断面図である。
【図３４】ＪＴＥ構造デバイスの断面図である。
【符号の説明】
１ 半導体装置
２ 支持基板
３ 誘電体分離層（ＢＯＸ層）
４ Ｎ⁻層
５ Ｐ層
５’ Ｐ’層
５” Ｐ⁻層
５Ａ Ｐ１層
５Ｂ Ｐ２層
５Ｃ Ｐ３層
５Ｄ Ｐ４層
６ Ｎ^＋層
７ アノード電極
８ カソード電極
９ 絶縁酸化膜
１０ ＰＮ接合部
１１，１１Ａ，１１Ｂ，１１Ｃ 開口
１２ イオン注入
１４ 不純物ドーピングマスク
１３ａ〜１３ｎ 不純物ドーピング孔
１５ フォトレジスト層
１６ 第１ボロン
１７ 第２ボロン
２０ ＳＯＩ基板ウエハ

Claims (6)

1. 一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハを使用し、前記第２導電型層中に、該第２導電型層の表面から前記ＢＯＸ層に達する深さの前記第２導電型とは反対導電型の第１導電型層と、該第２導電型層の表面から高不純物濃度の第２導電型層とが形成され、前記ＳＯＩ基板ウエハの表面上には絶縁酸化膜を有し、該絶縁酸化膜の開口を介して前記第１導電型層と接続された第１電極と、該絶縁酸化膜の開口を介して前記第２導電型層と接続された第２電極とを備えた半導体装置において、
   前記第１導電型層は、該第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有することを特徴とする半導体装置。
2. 前記第１導電型層は、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する複数の不純物ドーピング孔を備えた不純物ドーピングマスクとしての前記絶縁酸化膜を介して形成され、複数の分離した第１導電型層が熱処理により縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して前記複数の分離した第１導電型層が一層化した構造であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電型層は、前記第２導電型層中に最初に形成した第１導電型層より深さの浅い低不純物濃度の第１導電型層を有し、熱処理により縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して２つの第１導電型層が一層化した構造であることを特徴とする請求項１に記載の半導体装置。
4. 一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハの表面上に絶縁酸化膜を形成する工程と、
   この工程を経て形成された絶縁酸化膜に、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する複数の不純物ドーピング孔を形成し、該ドーピング孔を介して前記第２導電型層内に、表面から浅い互いに分離された前記第２導電型とは反対導電型の複数の第１導電型層を形成する工程と、
   複数の分離した前記第１導電型層が熱処理より縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化した構造と成し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
   を少なくとも含むことを特徴とする半導体装置の製造方法。
5. 前記ＳＯＩ基板ウエハの第２導電型層中に、表面側から深さの浅い第１導電型層と、該第１導電型層の外側に隣接して該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを形成する工程と、
   前記第１導電型層及び該第１導電型層の不純物濃度よりも濃度の低い不純物濃度を有する別の第１導電型層とを熱処理し、縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
   を少なくとも含むことを特徴とする半導体装置の製造方法。
6. 一導電型半導体支持基板上に誘電体分離層（ＢＯＸ層）を有し、該ＢＯＸ層上に低不純物濃度の第２導電型層が形成されたＳＯＩ基板ウエハの表面上に絶縁酸化膜を形成する工程と、
   この工程を経て形成された絶縁酸化膜に、前記ＳＯＩ基板ウエハの中心部から周辺部に向かって孔径が漸次減少し、かつ、該孔相互の間隔も漸次減少する開口を形成する工程と、
   前記工程よって形成された中央部の開口を除き、周辺部の開口を被覆材で覆って前記第２導電型層中の中央部に深さの浅い第１導電型層を形成する工程と、
   前記周辺部の開口を覆う被覆材を除去した後、該開口を介して前記第２導電型層中及び前記浅い第１導電型層中に重ねて不純物を導入して互いに分離した複数の第１導電型層を形成する工程と、
   前記工程によって形成された互いに分離した複数の第１導電型層を熱処理することにより縦方向に拡散して前記ＢＯＸ層に達するとともに、横方向に相互に拡散して一層化し、この一層化した第１導電型層と前記第２導電型層とで形成されるＰＮ接合部に向かって緩やかに漸次減少する不純物濃度分布を有する第１導電型層を形成する工程と、
   を少なくとも含むことを特徴とする半導体装置の製造方法。

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