JPH06152423A - D/a変換器 - Google Patents
D/a変換器Info
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- JPH06152423A JPH06152423A JP30342792A JP30342792A JPH06152423A JP H06152423 A JPH06152423 A JP H06152423A JP 30342792 A JP30342792 A JP 30342792A JP 30342792 A JP30342792 A JP 30342792A JP H06152423 A JPH06152423 A JP H06152423A
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Abstract
(57)【要約】
【目的】要求精度が異なる部分に対応するために、変換
電圧範囲を切換えて局部電圧の高分解能を得ることにあ
る。すなわち、低精度の変換機能を用いて高精度の変換
を実現することにある。また、制御回路等を小型化し且
つ低コストを実現することにある。 【構成】出力電圧をVREF/2に固定する電圧フォロ
ア回路1と、アナログ基準電圧をVREFのレベル10
0にするか、電圧フォロア回路1の出力のレベル101
にするかを切換えるスイッチ回路2とを有する。このス
イッチ回路2でアナログ基準電圧を切換えることによ
り、同一ディジタル値に対するアナログ出力を切り換え
ることができる。従って、広範囲のアナログ出力に対し
全般的なD/A変換で通常の分解能を得る場合と、局部
の電圧に対して高精度のD/A変換と同等の分解能を得
る場合との切換えが行える。
電圧範囲を切換えて局部電圧の高分解能を得ることにあ
る。すなわち、低精度の変換機能を用いて高精度の変換
を実現することにある。また、制御回路等を小型化し且
つ低コストを実現することにある。 【構成】出力電圧をVREF/2に固定する電圧フォロ
ア回路1と、アナログ基準電圧をVREFのレベル10
0にするか、電圧フォロア回路1の出力のレベル101
にするかを切換えるスイッチ回路2とを有する。このス
イッチ回路2でアナログ基準電圧を切換えることによ
り、同一ディジタル値に対するアナログ出力を切り換え
ることができる。従って、広範囲のアナログ出力に対し
全般的なD/A変換で通常の分解能を得る場合と、局部
の電圧に対して高精度のD/A変換と同等の分解能を得
る場合との切換えが行える。
Description
【0001】
【産業上の利用分野】本発明はディジタル・アナログ変
換器(D/A変換器)に関する。
換器(D/A変換器)に関する。
【0002】
【従来の技術】従来、情報処理装置等におけるハードデ
ィスクやフロッピーディスクのデータをリード/ライト
するヘッドの位置決めは、ヘッドとトラックの位置ずれ
量を修正するようにモータを制御し、ヘッドをトラック
に追従させている。このような位置決め方式は、マイク
ロコンピュータで精密に計算されたヘッドの移動情報の
デジタル値をD/A変換器を用いてアナログ値に変換
し、モータをドライブすることにより行なわれる。通
常、このような制御方式における位置決め精度は、主に
D/A変換器の変換精度に左右される部分が大きい。
ィスクやフロッピーディスクのデータをリード/ライト
するヘッドの位置決めは、ヘッドとトラックの位置ずれ
量を修正するようにモータを制御し、ヘッドをトラック
に追従させている。このような位置決め方式は、マイク
ロコンピュータで精密に計算されたヘッドの移動情報の
デジタル値をD/A変換器を用いてアナログ値に変換
し、モータをドライブすることにより行なわれる。通
常、このような制御方式における位置決め精度は、主に
D/A変換器の変換精度に左右される部分が大きい。
【0003】図5は従来の一例を示すD/A変換器の構
成図である。図5に示すように、かかるD/A変換器は
2ビットの分解能を持つコンバータであり、ディジタル
入力端子IN0,IN1に接続されたデコード回路3
と、基準電圧VREFおよびグランド電圧(GND)に
接続された抵抗R0〜R2と、抵抗R0〜R2の各接続
点およびアナログ出力端子OUTにそれぞれ接続され且
つデコード回路3の出力103〜106にそれ制御され
るスイッチS0〜S3とを有する。また、入力端子IN
0,IN1からはディジタル入力信号107,108が
入力される。ここで、抵抗R0〜R2は等価な値の抵抗
値を持つ抵抗素子である。また、デコード回路3は論理
素子で構成される回路となっており、2ビットのディジ
タル入力信号107,108に基ずきデコード出力10
3〜106をスイッチS0〜S3に供給する。
成図である。図5に示すように、かかるD/A変換器は
2ビットの分解能を持つコンバータであり、ディジタル
入力端子IN0,IN1に接続されたデコード回路3
と、基準電圧VREFおよびグランド電圧(GND)に
接続された抵抗R0〜R2と、抵抗R0〜R2の各接続
点およびアナログ出力端子OUTにそれぞれ接続され且
つデコード回路3の出力103〜106にそれ制御され
るスイッチS0〜S3とを有する。また、入力端子IN
0,IN1からはディジタル入力信号107,108が
入力される。ここで、抵抗R0〜R2は等価な値の抵抗
値を持つ抵抗素子である。また、デコード回路3は論理
素子で構成される回路となっており、2ビットのディジ
タル入力信号107,108に基ずきデコード出力10
3〜106をスイッチS0〜S3に供給する。
【0004】かかるD/A変換器において、入力端子I
N0,IN1にそれぞれ論理値“1”または“0”のデ
ータが入力されると、ディジタル入力信号値107,1
08をデコード回路3でデコードする。このデコード回
路3のデコード出力103〜106のうち“1”レベル
が出力されたデコード出力に対応したスイッチS0〜S
3が導通し、“0”レベルが出力されたデコード出力に
対応したスイッチS0〜S3が遮断される。また、抵抗
R0〜R2は等価な抵抗値を持つため、スイッチS0〜
S3にはそれぞれVREF(v),2VREF/3
(v),VREF/3(v),0(v)の各電圧が印加
されている。従って、入力端子IN0,IN1に入力さ
れたディジタル入力に基ずき、VREF(v)〜0
(v)の範囲のアナログ値を出力するD/A変換器が構
成される。つまり、入力端子IN0,IN1への入力に
対し、階段状の0(v)〜VREF(v)のアナログ出
力を出力端子OUTから得ることができる。
N0,IN1にそれぞれ論理値“1”または“0”のデ
ータが入力されると、ディジタル入力信号値107,1
08をデコード回路3でデコードする。このデコード回
路3のデコード出力103〜106のうち“1”レベル
が出力されたデコード出力に対応したスイッチS0〜S
3が導通し、“0”レベルが出力されたデコード出力に
対応したスイッチS0〜S3が遮断される。また、抵抗
R0〜R2は等価な抵抗値を持つため、スイッチS0〜
S3にはそれぞれVREF(v),2VREF/3
(v),VREF/3(v),0(v)の各電圧が印加
されている。従って、入力端子IN0,IN1に入力さ
れたディジタル入力に基ずき、VREF(v)〜0
(v)の範囲のアナログ値を出力するD/A変換器が構
成される。つまり、入力端子IN0,IN1への入力に
対し、階段状の0(v)〜VREF(v)のアナログ出
力を出力端子OUTから得ることができる。
【0005】図6は図5に示すD/A変換器をヘッド位
置決めに用いた際のヘッド移動速度特性図である。図6
に示すように、この速度特性における平坦な部分は通常
制御動作時であるが、この動作時に比較し、ST部分つ
まり速度“0”近辺の位置決め制御時には、高精度の制
御が要求される。例えば、ほとんどの場合、D/A変換
器に対する要求精度は基準電圧VREFに対し8ビット
のD/A変換によって得られる分解能で充分であるが、
ST部分の制御に必要な分解能を得るためには基準電圧
VREFに対しては16ビットのD/A変換を行うこと
を求められることがある。このように、同一制御体系中
に、ある一部分でも高精度を要求される部分がある場合
には、一定の基準電圧VREFに対して全体の制御の精
度を上げることにより対処するしかない。従って、最も
高精度を要求された部分の精度に合せる必要があるた
め、全体制御を16ビット精度のD/A変換器を用いて
行う必要が生じる。
置決めに用いた際のヘッド移動速度特性図である。図6
に示すように、この速度特性における平坦な部分は通常
制御動作時であるが、この動作時に比較し、ST部分つ
まり速度“0”近辺の位置決め制御時には、高精度の制
御が要求される。例えば、ほとんどの場合、D/A変換
器に対する要求精度は基準電圧VREFに対し8ビット
のD/A変換によって得られる分解能で充分であるが、
ST部分の制御に必要な分解能を得るためには基準電圧
VREFに対しては16ビットのD/A変換を行うこと
を求められることがある。このように、同一制御体系中
に、ある一部分でも高精度を要求される部分がある場合
には、一定の基準電圧VREFに対して全体の制御の精
度を上げることにより対処するしかない。従って、最も
高精度を要求された部分の精度に合せる必要があるた
め、全体制御を16ビット精度のD/A変換器を用いて
行う必要が生じる。
【0006】
【発明が解決しようとする課題】上述した従来のD/A
変換器は、同一制御体系中で要求精度が異なる2つの部
分を有する場合、高精度を要求される制御精度に全制御
を統一し同一高精度を維持しなければならない。このた
め、制御回路の小型化・低コスト化をはかるためにシン
グルチップのマイクロコンピュータ等で実現しようとす
る場合にも、通常動作時の要求精度からすると過度の性
能が必要となり、制御回路が大型化・高コスト化してし
まうという欠点がある。
変換器は、同一制御体系中で要求精度が異なる2つの部
分を有する場合、高精度を要求される制御精度に全制御
を統一し同一高精度を維持しなければならない。このた
め、制御回路の小型化・低コスト化をはかるためにシン
グルチップのマイクロコンピュータ等で実現しようとす
る場合にも、通常動作時の要求精度からすると過度の性
能が必要となり、制御回路が大型化・高コスト化してし
まうという欠点がある。
【0007】本発明の目的は、低精度の変換部を用いて
高精度の変換を実現し、制御回路等を小型化し且つ低コ
ストにすることのできるD/A変換器を提供することに
ある。
高精度の変換を実現し、制御回路等を小型化し且つ低コ
ストにすることのできるD/A変換器を提供することに
ある。
【0008】
【課題を解決するための手段】本発明のD/A変換器
は、ディジタル信号を入力してデコードするデコード回
路と、第1の抵抗列と、前記第1の抵抗列の分割点およ
び出力端子間に接続され且つ前記デコード回路の出力に
より制御される複数のスイッチとを備え、前記ディジタ
ル信号の各ビットに対応したアナログ信号をそれぞれ出
力するD/A変換器において、基準電圧源およびグラン
ド間に接続された第2の抵抗列と、前記第2の抵抗列の
分割点に接続され且つ出力を所定電圧に固定する電圧フ
ォロア回路と、前記基準電圧源および前記電圧フォロア
回路の出力を切換信号に基ずき切換え且つその出力を前
記第1の抵抗列に供給するスイッチ回路とを有し、前記
第1の抵抗列の基準電圧を変化させるように構成され
る。
は、ディジタル信号を入力してデコードするデコード回
路と、第1の抵抗列と、前記第1の抵抗列の分割点およ
び出力端子間に接続され且つ前記デコード回路の出力に
より制御される複数のスイッチとを備え、前記ディジタ
ル信号の各ビットに対応したアナログ信号をそれぞれ出
力するD/A変換器において、基準電圧源およびグラン
ド間に接続された第2の抵抗列と、前記第2の抵抗列の
分割点に接続され且つ出力を所定電圧に固定する電圧フ
ォロア回路と、前記基準電圧源および前記電圧フォロア
回路の出力を切換信号に基ずき切換え且つその出力を前
記第1の抵抗列に供給するスイッチ回路とを有し、前記
第1の抵抗列の基準電圧を変化させるように構成され
る。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0010】図1は本発明の一実施例を示すD/A変換
器のブロック図である。図1に示すように、本実施例は
入力端子IN0,IN1に接続されたデコード回路3
と、基準電圧VREFおよびグランド電圧(GND)間
に接続された抵抗R3,R4と、切換信号P1により制
御されるスイッチ回路2と、このスイッチ2の出力側お
よびグランド電圧間に接続された抵抗R0〜R2と、こ
れらの抵抗R0〜R2の接続点および出力端子OUT間
にそれぞれ接続され且つデコード回路3から制御される
スイッチS0〜S3と、抵抗R3,R4の接続点および
スイッチ回路2の一方の入力間に接続された電圧フォロ
ア回路1とを有している。この電圧フォロア回路1はス
イッチ回路2の入力となる電圧フォロア回路1の出力電
圧101をVREF/2に保つための回路である。ま
た、100は基準電圧VREFの基準電圧出力、102
はスイッチ回路2の出力信号、103〜106はデコー
ダ回路3のデコード出力、107,108は入力端子I
N0,IN1より入力されるデジタル入力信号である。
更に、抵抗R0〜R2とR3,R4はそれぞれ等価な値
の抵抗値を持つ抵抗である。
器のブロック図である。図1に示すように、本実施例は
入力端子IN0,IN1に接続されたデコード回路3
と、基準電圧VREFおよびグランド電圧(GND)間
に接続された抵抗R3,R4と、切換信号P1により制
御されるスイッチ回路2と、このスイッチ2の出力側お
よびグランド電圧間に接続された抵抗R0〜R2と、こ
れらの抵抗R0〜R2の接続点および出力端子OUT間
にそれぞれ接続され且つデコード回路3から制御される
スイッチS0〜S3と、抵抗R3,R4の接続点および
スイッチ回路2の一方の入力間に接続された電圧フォロ
ア回路1とを有している。この電圧フォロア回路1はス
イッチ回路2の入力となる電圧フォロア回路1の出力電
圧101をVREF/2に保つための回路である。ま
た、100は基準電圧VREFの基準電圧出力、102
はスイッチ回路2の出力信号、103〜106はデコー
ダ回路3のデコード出力、107,108は入力端子I
N0,IN1より入力されるデジタル入力信号である。
更に、抵抗R0〜R2とR3,R4はそれぞれ等価な値
の抵抗値を持つ抵抗である。
【0011】図2は図1に示すデコード回路の構成図で
ある。図2に示すように、このデコード回路3はディジ
タル入力信号107,108に基ずきデコード出力10
3〜106を出力する回路であり、反転論理素子4A,
4BとANDゲート5A〜5Dとで構成される。例え
ば、入力データ107,108がそれぞれ“1”,
“0”とすると、デコード出力103〜106は
“0”,“1”,“0”,“0”となる。
ある。図2に示すように、このデコード回路3はディジ
タル入力信号107,108に基ずきデコード出力10
3〜106を出力する回路であり、反転論理素子4A,
4BとANDゲート5A〜5Dとで構成される。例え
ば、入力データ107,108がそれぞれ“1”,
“0”とすると、デコード出力103〜106は
“0”,“1”,“0”,“0”となる。
【0012】図3(a),(b)はそれぞれ図1に示す
D/A変換器の動作を説明するための2種類の入出力波
形図である。図3(a)はディジタル入力に対するアナ
ログ出力の最高がVREFの場合であり、図3(b)は
最高がVREF/2の場合である。
D/A変換器の動作を説明するための2種類の入出力波
形図である。図3(a)はディジタル入力に対するアナ
ログ出力の最高がVREFの場合であり、図3(b)は
最高がVREF/2の場合である。
【0013】まず、入力端子IN0,IN1のディジタ
ル入力信号107,108に基ずき、基準電圧VREF
(v)〜0(v)の範囲のアナログ値を出力する場合の
D/A変換動作について説明する。これら入力端子IN
0,IN1には、それぞれ論理値“1”または“0”が
入力されるが、そのディジタル入力信号値107,10
8をデコード回路3でデコードしたデコード出力103
〜106のうち“1”レベルが出力されたデコード出力
に対応したスイッチS0〜S3を導通させ、“0”レベ
ルが出力されたデコード出力に対応したスイッチS0〜
S3を遮断する。また、かかる動作時のスイッチ回路2
は基準電圧出力100を出力102としているため、ス
イッチS0〜S3にはそれぞれVREF(v),2VR
EF/3(v),VREF/3(v),0(v)の各電
圧が印加されている。従って、入力端子IN0,IN1
に入力されたディジタル入力に基ずきVREF(v)〜
0(v)の範囲のアナログ値を出力するD/A変換器が
構成される。つまり、本動作時はスイッチ回路2により
基準電圧VREFを出力102として出力しているた
め、入力端子IN0,IN1の入力107,108に対
し、図3(a)に示すように、0(v)〜VREF
(v)のアナログ出力を出力端子OUTから出力する。
ル入力信号107,108に基ずき、基準電圧VREF
(v)〜0(v)の範囲のアナログ値を出力する場合の
D/A変換動作について説明する。これら入力端子IN
0,IN1には、それぞれ論理値“1”または“0”が
入力されるが、そのディジタル入力信号値107,10
8をデコード回路3でデコードしたデコード出力103
〜106のうち“1”レベルが出力されたデコード出力
に対応したスイッチS0〜S3を導通させ、“0”レベ
ルが出力されたデコード出力に対応したスイッチS0〜
S3を遮断する。また、かかる動作時のスイッチ回路2
は基準電圧出力100を出力102としているため、ス
イッチS0〜S3にはそれぞれVREF(v),2VR
EF/3(v),VREF/3(v),0(v)の各電
圧が印加されている。従って、入力端子IN0,IN1
に入力されたディジタル入力に基ずきVREF(v)〜
0(v)の範囲のアナログ値を出力するD/A変換器が
構成される。つまり、本動作時はスイッチ回路2により
基準電圧VREFを出力102として出力しているた
め、入力端子IN0,IN1の入力107,108に対
し、図3(a)に示すように、0(v)〜VREF
(v)のアナログ出力を出力端子OUTから出力する。
【0014】次に、アナログ電圧出力範囲を挟め、0
(v)近辺のアナログ電圧出力の精度を向上させて制御
を行う場合を説明する。このときは、切換信号P1によ
りスイッチ回路2のスイッチを切換えることにより、電
圧フォロア回路1の出力電圧101を出力102として
出力する。ここで、抵抗R3,R4は等価な抵抗値を持
つ抵抗であるので、電圧フォロア回路1の入力にはVR
EF/2(v)の電圧が入力される。従って、出力10
2もVREF/2(v)の電圧であるため、スイッチS
0〜S3にはそれぞれVREF/2(v),VREF/
3(v),VREF/6(v),0(v)の各電圧が印
加されている。つまり本動作では、入力端子IN0,I
N1に入力されるディジタル値107,108に対し、
VREF/2(v)〜0(v)の範囲のアナログ出力を
出力することになり、図3(b)に示すように、0
(v)〜VREF/2(v)のアナログ出力を出力端子
OUTから出力する。
(v)近辺のアナログ電圧出力の精度を向上させて制御
を行う場合を説明する。このときは、切換信号P1によ
りスイッチ回路2のスイッチを切換えることにより、電
圧フォロア回路1の出力電圧101を出力102として
出力する。ここで、抵抗R3,R4は等価な抵抗値を持
つ抵抗であるので、電圧フォロア回路1の入力にはVR
EF/2(v)の電圧が入力される。従って、出力10
2もVREF/2(v)の電圧であるため、スイッチS
0〜S3にはそれぞれVREF/2(v),VREF/
3(v),VREF/6(v),0(v)の各電圧が印
加されている。つまり本動作では、入力端子IN0,I
N1に入力されるディジタル値107,108に対し、
VREF/2(v)〜0(v)の範囲のアナログ出力を
出力することになり、図3(b)に示すように、0
(v)〜VREF/2(v)のアナログ出力を出力端子
OUTから出力する。
【0015】要するに、本実施例では切換信号P1によ
りディジタル入力に対応するアナログ出力信号の電圧範
囲を切り換え、グランドレベル近辺の電圧のみに対する
D/A変換を実施することにより、グランドレベル近辺
のD/A変換器の分解能を向上させている。なお、本実
施例では2ビットのデジタル入力信号に対して述べた
が、nビット(n:任意の値)としても同様のD/A変
換器が得られる。
りディジタル入力に対応するアナログ出力信号の電圧範
囲を切り換え、グランドレベル近辺の電圧のみに対する
D/A変換を実施することにより、グランドレベル近辺
のD/A変換器の分解能を向上させている。なお、本実
施例では2ビットのデジタル入力信号に対して述べた
が、nビット(n:任意の値)としても同様のD/A変
換器が得られる。
【0016】図4(a),(b)はそれぞれ本発明の第
2の実施例を示すD/A変換器のブロック図およびその
入出力波形図である。図4(a)に示すように、本実施
例は電圧フォロア回路1および6と、スイッチ回路2お
よび7と、スイッチS0〜3と、抵抗R0〜R2および
R5〜R7と、デコード回路3とを有する。これらスイ
ッチ回路2および7は切換信号P1,P2により制御さ
れ、スイッチ回路2は基準電圧VREFに接続された基
準電圧出力100および電圧フォロア回路1の出力電圧
101を切換えて、出力102とする。同様に、スイッ
チ回路7は電圧フォロア回路6の出力110およびグラ
ンド電圧(GND)を切換えて、出力111とする。ま
た、デコード回路3のデコード出力103〜106はス
イッチS0〜S3をそれぞれ制御する。ここで、抵抗R
5〜R7はそれぞれ等価な値の抵抗値を持つ抵抗であ
る。
2の実施例を示すD/A変換器のブロック図およびその
入出力波形図である。図4(a)に示すように、本実施
例は電圧フォロア回路1および6と、スイッチ回路2お
よび7と、スイッチS0〜3と、抵抗R0〜R2および
R5〜R7と、デコード回路3とを有する。これらスイ
ッチ回路2および7は切換信号P1,P2により制御さ
れ、スイッチ回路2は基準電圧VREFに接続された基
準電圧出力100および電圧フォロア回路1の出力電圧
101を切換えて、出力102とする。同様に、スイッ
チ回路7は電圧フォロア回路6の出力110およびグラ
ンド電圧(GND)を切換えて、出力111とする。ま
た、デコード回路3のデコード出力103〜106はス
イッチS0〜S3をそれぞれ制御する。ここで、抵抗R
5〜R7はそれぞれ等価な値の抵抗値を持つ抵抗であ
る。
【0017】本実施例は、前述した第1の実施例に対
し、出力端子OUTへのアナログ出力のグランドレベル
側も可変にできる回路を有することが特徴である。つま
り、基準電圧VREF(v)〜0(v)の範囲のアナロ
グ値を出力する場合のD/A変換動作については、スイ
ッチ回路2の出力信号102として基準電圧VREFレ
ベルを出力し、スイッチ回路7の出力信号111として
グランドレベルGNDを出力しているため、入力端子I
N0,IN1からの入力107,108に対し、前述し
た図3(a)に示すように0(v)〜VREF(v)の
アナログ出力を出力端子OUTから出力する。
し、出力端子OUTへのアナログ出力のグランドレベル
側も可変にできる回路を有することが特徴である。つま
り、基準電圧VREF(v)〜0(v)の範囲のアナロ
グ値を出力する場合のD/A変換動作については、スイ
ッチ回路2の出力信号102として基準電圧VREFレ
ベルを出力し、スイッチ回路7の出力信号111として
グランドレベルGNDを出力しているため、入力端子I
N0,IN1からの入力107,108に対し、前述し
た図3(a)に示すように0(v)〜VREF(v)の
アナログ出力を出力端子OUTから出力する。
【0018】次に、図4(b)に示すように、VREF
/3(v)の電圧から2VREF/3の範囲を持つアナ
ログ出力を得る場合には、切換信号P1,P2信号によ
りスイッチ回路2および7の入力電圧を切り換え、出力
電圧102,111を変化させることにより、入力信号
IN1,IN2に対してより分解能の高いD/A変換を
行う。これにより、VREF/3(v)の電圧から2V
REF/3の範囲を持つアナログ出力を出力端子OUT
から出力することが可能になる。従って、本実施例は切
換信号P1,P2によりディジタル入力に対応するアナ
ログ出力信号の電圧範囲を切換え、任意の電圧範囲のみ
に対するD/A変換を実施することにより、任意の電圧
範囲に対する変換精度を向上させている。なお、本実施
例も2ビットのデジタル入力信号に対して述べたが、n
ビット(n:任意の値)としても同様の効果が得られ
る。
/3(v)の電圧から2VREF/3の範囲を持つアナ
ログ出力を得る場合には、切換信号P1,P2信号によ
りスイッチ回路2および7の入力電圧を切り換え、出力
電圧102,111を変化させることにより、入力信号
IN1,IN2に対してより分解能の高いD/A変換を
行う。これにより、VREF/3(v)の電圧から2V
REF/3の範囲を持つアナログ出力を出力端子OUT
から出力することが可能になる。従って、本実施例は切
換信号P1,P2によりディジタル入力に対応するアナ
ログ出力信号の電圧範囲を切換え、任意の電圧範囲のみ
に対するD/A変換を実施することにより、任意の電圧
範囲に対する変換精度を向上させている。なお、本実施
例も2ビットのデジタル入力信号に対して述べたが、n
ビット(n:任意の値)としても同様の効果が得られ
る。
【0019】
【発明の効果】以上説明したように、本発明のD/A変
換器は、分解能を切換える手段を設けることにより、用
途に基づいた低精度のD/A変換機能を用いて容易に高
精度のD/A変換と同等の分解能を実現することがで
き、制御の要求精度に応じた小型で且つ低コストの制御
回路を実現できるという効果がある。
換器は、分解能を切換える手段を設けることにより、用
途に基づいた低精度のD/A変換機能を用いて容易に高
精度のD/A変換と同等の分解能を実現することがで
き、制御の要求精度に応じた小型で且つ低コストの制御
回路を実現できるという効果がある。
【図1】本発明の第1の実施例を示すD/A変換器のブ
ロック図である。
ロック図である。
【図2】図1に示すデコード回路の構成図である。
【図3】図1に示すD/A変換器の動作を説明するため
の2種類の出力波形図である。
の2種類の出力波形図である。
【図4】本発明の第2の実施例を示すD/A変換器およ
びその入出力波形を表わす図である。
びその入出力波形を表わす図である。
【図5】従来の一例を示すD/A変換器のブロック図で
ある。
ある。
【図6】図5に示すD/A変換器をヘッド位置決めに用
いた際のヘッド移動速度特性図である。
いた際のヘッド移動速度特性図である。
1,6 電圧フォロア回路 2,7 スイッチ回路 3 デコード回路 4A,4B インバータ 5A〜5D ANDゲート S0〜S3 スイッチ R0〜R7 抵抗 IN0,IN1 ディジタル入力端子 OUT アナログ出力端子 P1,P2 切換信号 VREF 基準電圧
Claims (2)
- 【請求項1】 ディジタル信号を入力してデコードする
デコード回路と、第1の抵抗列と、前記第1の抵抗列の
分割点および出力端子間に接続され且つ前記デコード回
路の出力により制御される複数のスイッチとを備え、前
記ディジタル信号の各ビットに対応したアナログ信号を
それぞれ出力するD/A変換器において、基準電圧源お
よびグランド間に接続された第2の抵抗列と、前記第2
の抵抗列の分割点に接続され且つ出力を所定電圧に固定
する電圧フォロア回路と、前記基準電圧源および前記電
圧フォロア回路の出力を切換信号に基ずき切換え且つそ
の出力を前記第1の抵抗列に供給するスイッチ回路とを
有し、前記第1の抵抗列の基準電圧を変化させることを
特徴とするD/A変換器。 - 【請求項2】 前記電圧フォロア回路および前記スイッ
チ回路は、それぞれ複数個用いた請求項1記載のD/A
変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30342792A JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | D/a変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30342792A JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | D/a変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06152423A true JPH06152423A (ja) | 1994-05-31 |
Family
ID=17920883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30342792A Pending JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | D/a変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06152423A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004343746A (ja) * | 2003-05-12 | 2004-12-02 | Texas Instruments Inc | 二重段ディジタル・アナログ変換器 |
KR100495500B1 (ko) * | 2000-12-14 | 2005-06-17 | 매그나칩 반도체 유한회사 | 디지털/아날로그 변환기 |
JP2010283876A (ja) * | 2002-09-27 | 2010-12-16 | Thomson Licensing | テレビジョン信号チューナ用の電子的整合システム |
-
1992
- 1992-11-13 JP JP30342792A patent/JPH06152423A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100495500B1 (ko) * | 2000-12-14 | 2005-06-17 | 매그나칩 반도체 유한회사 | 디지털/아날로그 변환기 |
JP2010283876A (ja) * | 2002-09-27 | 2010-12-16 | Thomson Licensing | テレビジョン信号チューナ用の電子的整合システム |
JP2004343746A (ja) * | 2003-05-12 | 2004-12-02 | Texas Instruments Inc | 二重段ディジタル・アナログ変換器 |
JP4512414B2 (ja) * | 2003-05-12 | 2010-07-28 | テキサス インスツルメンツ インコーポレイテッド | 二重段ディジタル・アナログ変換器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |