JPH06152423A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH06152423A JPH06152423A JP30342792A JP30342792A JPH06152423A JP H06152423 A JPH06152423 A JP H06152423A JP 30342792 A JP30342792 A JP 30342792A JP 30342792 A JP30342792 A JP 30342792A JP H06152423 A JPH06152423 A JP H06152423A
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Abstract
(57)【要約】
【目的】要求精度が異なる部分に対応するために、変換
電圧範囲を切換えて局部電圧の高分解能を得ることにあ
る。すなわち、低精度の変換機能を用いて高精度の変換
を実現することにある。また、制御回路等を小型化し且
つ低コストを実現することにある。 【構成】出力電圧をＶＲＥＦ／２に固定する電圧フォロ
ア回路１と、アナログ基準電圧をＶＲＥＦのレベル１０
０にするか、電圧フォロア回路１の出力のレベル１０１
にするかを切換えるスイッチ回路２とを有する。このス
イッチ回路２でアナログ基準電圧を切換えることによ
り、同一ディジタル値に対するアナログ出力を切り換え
ることができる。従って、広範囲のアナログ出力に対し
全般的なＤ／Ａ変換で通常の分解能を得る場合と、局部
の電圧に対して高精度のＤ／Ａ変換と同等の分解能を得
る場合との切換えが行える。
電圧範囲を切換えて局部電圧の高分解能を得ることにあ
る。すなわち、低精度の変換機能を用いて高精度の変換
を実現することにある。また、制御回路等を小型化し且
つ低コストを実現することにある。 【構成】出力電圧をＶＲＥＦ／２に固定する電圧フォロ
ア回路１と、アナログ基準電圧をＶＲＥＦのレベル１０
０にするか、電圧フォロア回路１の出力のレベル１０１
にするかを切換えるスイッチ回路２とを有する。このス
イッチ回路２でアナログ基準電圧を切換えることによ
り、同一ディジタル値に対するアナログ出力を切り換え
ることができる。従って、広範囲のアナログ出力に対し
全般的なＤ／Ａ変換で通常の分解能を得る場合と、局部
の電圧に対して高精度のＤ／Ａ変換と同等の分解能を得
る場合との切換えが行える。
Description
【０００１】
【産業上の利用分野】本発明はディジタル・アナログ変
換器（Ｄ／Ａ変換器）に関する。
換器（Ｄ／Ａ変換器）に関する。
【０００２】
【従来の技術】従来、情報処理装置等におけるハードデ
ィスクやフロッピーディスクのデータをリード／ライト
するヘッドの位置決めは、ヘッドとトラックの位置ずれ
量を修正するようにモータを制御し、ヘッドをトラック
に追従させている。このような位置決め方式は、マイク
ロコンピュータで精密に計算されたヘッドの移動情報の
デジタル値をＤ／Ａ変換器を用いてアナログ値に変換
し、モータをドライブすることにより行なわれる。通
常、このような制御方式における位置決め精度は、主に
Ｄ／Ａ変換器の変換精度に左右される部分が大きい。
ィスクやフロッピーディスクのデータをリード／ライト
するヘッドの位置決めは、ヘッドとトラックの位置ずれ
量を修正するようにモータを制御し、ヘッドをトラック
に追従させている。このような位置決め方式は、マイク
ロコンピュータで精密に計算されたヘッドの移動情報の
デジタル値をＤ／Ａ変換器を用いてアナログ値に変換
し、モータをドライブすることにより行なわれる。通
常、このような制御方式における位置決め精度は、主に
Ｄ／Ａ変換器の変換精度に左右される部分が大きい。
【０００３】図５は従来の一例を示すＤ／Ａ変換器の構
成図である。図５に示すように、かかるＤ／Ａ変換器は
２ビットの分解能を持つコンバータであり、ディジタル
入力端子ＩＮ０，ＩＮ１に接続されたデコード回路３
と、基準電圧ＶＲＥＦおよびグランド電圧（ＧＮＤ）に
接続された抵抗Ｒ０〜Ｒ２と、抵抗Ｒ０〜Ｒ２の各接続
点およびアナログ出力端子ＯＵＴにそれぞれ接続され且
つデコード回路３の出力１０３〜１０６にそれ制御され
るスイッチＳ０〜Ｓ３とを有する。また、入力端子ＩＮ
０，ＩＮ１からはディジタル入力信号１０７，１０８が
入力される。ここで、抵抗Ｒ０〜Ｒ２は等価な値の抵抗
値を持つ抵抗素子である。また、デコード回路３は論理
素子で構成される回路となっており、２ビットのディジ
タル入力信号１０７，１０８に基ずきデコード出力１０
３〜１０６をスイッチＳ０〜Ｓ３に供給する。
成図である。図５に示すように、かかるＤ／Ａ変換器は
２ビットの分解能を持つコンバータであり、ディジタル
入力端子ＩＮ０，ＩＮ１に接続されたデコード回路３
と、基準電圧ＶＲＥＦおよびグランド電圧（ＧＮＤ）に
接続された抵抗Ｒ０〜Ｒ２と、抵抗Ｒ０〜Ｒ２の各接続
点およびアナログ出力端子ＯＵＴにそれぞれ接続され且
つデコード回路３の出力１０３〜１０６にそれ制御され
るスイッチＳ０〜Ｓ３とを有する。また、入力端子ＩＮ
０，ＩＮ１からはディジタル入力信号１０７，１０８が
入力される。ここで、抵抗Ｒ０〜Ｒ２は等価な値の抵抗
値を持つ抵抗素子である。また、デコード回路３は論理
素子で構成される回路となっており、２ビットのディジ
タル入力信号１０７，１０８に基ずきデコード出力１０
３〜１０６をスイッチＳ０〜Ｓ３に供給する。
【０００４】かかるＤ／Ａ変換器において、入力端子Ｉ
Ｎ０，ＩＮ１にそれぞれ論理値“１”または“０”のデ
ータが入力されると、ディジタル入力信号値１０７，１
０８をデコード回路３でデコードする。このデコード回
路３のデコード出力１０３〜１０６のうち“１”レベル
が出力されたデコード出力に対応したスイッチＳ０〜Ｓ
３が導通し、“０”レベルが出力されたデコード出力に
対応したスイッチＳ０〜Ｓ３が遮断される。また、抵抗
Ｒ０〜Ｒ２は等価な抵抗値を持つため、スイッチＳ０〜
Ｓ３にはそれぞれＶＲＥＦ（ｖ），２ＶＲＥＦ／３
（ｖ），ＶＲＥＦ／３（ｖ），０（ｖ）の各電圧が印加
されている。従って、入力端子ＩＮ０，ＩＮ１に入力さ
れたディジタル入力に基ずき、ＶＲＥＦ（ｖ）〜０
（ｖ）の範囲のアナログ値を出力するＤ／Ａ変換器が構
成される。つまり、入力端子ＩＮ０，ＩＮ１への入力に
対し、階段状の０（ｖ）〜ＶＲＥＦ（ｖ）のアナログ出
力を出力端子ＯＵＴから得ることができる。
Ｎ０，ＩＮ１にそれぞれ論理値“１”または“０”のデ
ータが入力されると、ディジタル入力信号値１０７，１
０８をデコード回路３でデコードする。このデコード回
路３のデコード出力１０３〜１０６のうち“１”レベル
が出力されたデコード出力に対応したスイッチＳ０〜Ｓ
３が導通し、“０”レベルが出力されたデコード出力に
対応したスイッチＳ０〜Ｓ３が遮断される。また、抵抗
Ｒ０〜Ｒ２は等価な抵抗値を持つため、スイッチＳ０〜
Ｓ３にはそれぞれＶＲＥＦ（ｖ），２ＶＲＥＦ／３
（ｖ），ＶＲＥＦ／３（ｖ），０（ｖ）の各電圧が印加
されている。従って、入力端子ＩＮ０，ＩＮ１に入力さ
れたディジタル入力に基ずき、ＶＲＥＦ（ｖ）〜０
（ｖ）の範囲のアナログ値を出力するＤ／Ａ変換器が構
成される。つまり、入力端子ＩＮ０，ＩＮ１への入力に
対し、階段状の０（ｖ）〜ＶＲＥＦ（ｖ）のアナログ出
力を出力端子ＯＵＴから得ることができる。
【０００５】図６は図５に示すＤ／Ａ変換器をヘッド位
置決めに用いた際のヘッド移動速度特性図である。図６
に示すように、この速度特性における平坦な部分は通常
制御動作時であるが、この動作時に比較し、ＳＴ部分つ
まり速度“０”近辺の位置決め制御時には、高精度の制
御が要求される。例えば、ほとんどの場合、Ｄ／Ａ変換
器に対する要求精度は基準電圧ＶＲＥＦに対し８ビット
のＤ／Ａ変換によって得られる分解能で充分であるが、
ＳＴ部分の制御に必要な分解能を得るためには基準電圧
ＶＲＥＦに対しては１６ビットのＤ／Ａ変換を行うこと
を求められることがある。このように、同一制御体系中
に、ある一部分でも高精度を要求される部分がある場合
には、一定の基準電圧ＶＲＥＦに対して全体の制御の精
度を上げることにより対処するしかない。従って、最も
高精度を要求された部分の精度に合せる必要があるた
め、全体制御を１６ビット精度のＤ／Ａ変換器を用いて
行う必要が生じる。
置決めに用いた際のヘッド移動速度特性図である。図６
に示すように、この速度特性における平坦な部分は通常
制御動作時であるが、この動作時に比較し、ＳＴ部分つ
まり速度“０”近辺の位置決め制御時には、高精度の制
御が要求される。例えば、ほとんどの場合、Ｄ／Ａ変換
器に対する要求精度は基準電圧ＶＲＥＦに対し８ビット
のＤ／Ａ変換によって得られる分解能で充分であるが、
ＳＴ部分の制御に必要な分解能を得るためには基準電圧
ＶＲＥＦに対しては１６ビットのＤ／Ａ変換を行うこと
を求められることがある。このように、同一制御体系中
に、ある一部分でも高精度を要求される部分がある場合
には、一定の基準電圧ＶＲＥＦに対して全体の制御の精
度を上げることにより対処するしかない。従って、最も
高精度を要求された部分の精度に合せる必要があるた
め、全体制御を１６ビット精度のＤ／Ａ変換器を用いて
行う必要が生じる。
【０００６】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換器は、同一制御体系中で要求精度が異なる２つの部
分を有する場合、高精度を要求される制御精度に全制御
を統一し同一高精度を維持しなければならない。このた
め、制御回路の小型化・低コスト化をはかるためにシン
グルチップのマイクロコンピュータ等で実現しようとす
る場合にも、通常動作時の要求精度からすると過度の性
能が必要となり、制御回路が大型化・高コスト化してし
まうという欠点がある。
変換器は、同一制御体系中で要求精度が異なる２つの部
分を有する場合、高精度を要求される制御精度に全制御
を統一し同一高精度を維持しなければならない。このた
め、制御回路の小型化・低コスト化をはかるためにシン
グルチップのマイクロコンピュータ等で実現しようとす
る場合にも、通常動作時の要求精度からすると過度の性
能が必要となり、制御回路が大型化・高コスト化してし
まうという欠点がある。
【０００７】本発明の目的は、低精度の変換部を用いて
高精度の変換を実現し、制御回路等を小型化し且つ低コ
ストにすることのできるＤ／Ａ変換器を提供することに
ある。
高精度の変換を実現し、制御回路等を小型化し且つ低コ
ストにすることのできるＤ／Ａ変換器を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明のＤ／Ａ変換器
は、ディジタル信号を入力してデコードするデコード回
路と、第１の抵抗列と、前記第１の抵抗列の分割点およ
び出力端子間に接続され且つ前記デコード回路の出力に
より制御される複数のスイッチとを備え、前記ディジタ
ル信号の各ビットに対応したアナログ信号をそれぞれ出
力するＤ／Ａ変換器において、基準電圧源およびグラン
ド間に接続された第２の抵抗列と、前記第２の抵抗列の
分割点に接続され且つ出力を所定電圧に固定する電圧フ
ォロア回路と、前記基準電圧源および前記電圧フォロア
回路の出力を切換信号に基ずき切換え且つその出力を前
記第１の抵抗列に供給するスイッチ回路とを有し、前記
第１の抵抗列の基準電圧を変化させるように構成され
る。
は、ディジタル信号を入力してデコードするデコード回
路と、第１の抵抗列と、前記第１の抵抗列の分割点およ
び出力端子間に接続され且つ前記デコード回路の出力に
より制御される複数のスイッチとを備え、前記ディジタ
ル信号の各ビットに対応したアナログ信号をそれぞれ出
力するＤ／Ａ変換器において、基準電圧源およびグラン
ド間に接続された第２の抵抗列と、前記第２の抵抗列の
分割点に接続され且つ出力を所定電圧に固定する電圧フ
ォロア回路と、前記基準電圧源および前記電圧フォロア
回路の出力を切換信号に基ずき切換え且つその出力を前
記第１の抵抗列に供給するスイッチ回路とを有し、前記
第１の抵抗列の基準電圧を変化させるように構成され
る。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示すＤ／Ａ変換
器のブロック図である。図１に示すように、本実施例は
入力端子ＩＮ０，ＩＮ１に接続されたデコード回路３
と、基準電圧ＶＲＥＦおよびグランド電圧（ＧＮＤ）間
に接続された抵抗Ｒ３，Ｒ４と、切換信号Ｐ１により制
御されるスイッチ回路２と、このスイッチ２の出力側お
よびグランド電圧間に接続された抵抗Ｒ０〜Ｒ２と、こ
れらの抵抗Ｒ０〜Ｒ２の接続点および出力端子ＯＵＴ間
にそれぞれ接続され且つデコード回路３から制御される
スイッチＳ０〜Ｓ３と、抵抗Ｒ３，Ｒ４の接続点および
スイッチ回路２の一方の入力間に接続された電圧フォロ
ア回路１とを有している。この電圧フォロア回路１はス
イッチ回路２の入力となる電圧フォロア回路１の出力電
圧１０１をＶＲＥＦ／２に保つための回路である。ま
た、１００は基準電圧ＶＲＥＦの基準電圧出力、１０２
はスイッチ回路２の出力信号、１０３〜１０６はデコー
ダ回路３のデコード出力、１０７，１０８は入力端子Ｉ
Ｎ０，ＩＮ１より入力されるデジタル入力信号である。
更に、抵抗Ｒ０〜Ｒ２とＲ３，Ｒ４はそれぞれ等価な値
の抵抗値を持つ抵抗である。
器のブロック図である。図１に示すように、本実施例は
入力端子ＩＮ０，ＩＮ１に接続されたデコード回路３
と、基準電圧ＶＲＥＦおよびグランド電圧（ＧＮＤ）間
に接続された抵抗Ｒ３，Ｒ４と、切換信号Ｐ１により制
御されるスイッチ回路２と、このスイッチ２の出力側お
よびグランド電圧間に接続された抵抗Ｒ０〜Ｒ２と、こ
れらの抵抗Ｒ０〜Ｒ２の接続点および出力端子ＯＵＴ間
にそれぞれ接続され且つデコード回路３から制御される
スイッチＳ０〜Ｓ３と、抵抗Ｒ３，Ｒ４の接続点および
スイッチ回路２の一方の入力間に接続された電圧フォロ
ア回路１とを有している。この電圧フォロア回路１はス
イッチ回路２の入力となる電圧フォロア回路１の出力電
圧１０１をＶＲＥＦ／２に保つための回路である。ま
た、１００は基準電圧ＶＲＥＦの基準電圧出力、１０２
はスイッチ回路２の出力信号、１０３〜１０６はデコー
ダ回路３のデコード出力、１０７，１０８は入力端子Ｉ
Ｎ０，ＩＮ１より入力されるデジタル入力信号である。
更に、抵抗Ｒ０〜Ｒ２とＲ３，Ｒ４はそれぞれ等価な値
の抵抗値を持つ抵抗である。
【００１１】図２は図１に示すデコード回路の構成図で
ある。図２に示すように、このデコード回路３はディジ
タル入力信号１０７，１０８に基ずきデコード出力１０
３〜１０６を出力する回路であり、反転論理素子４Ａ，
４ＢとＡＮＤゲート５Ａ〜５Ｄとで構成される。例え
ば、入力データ１０７，１０８がそれぞれ“１”，
“０”とすると、デコード出力１０３〜１０６は
“０”，“１”，“０”，“０”となる。
ある。図２に示すように、このデコード回路３はディジ
タル入力信号１０７，１０８に基ずきデコード出力１０
３〜１０６を出力する回路であり、反転論理素子４Ａ，
４ＢとＡＮＤゲート５Ａ〜５Ｄとで構成される。例え
ば、入力データ１０７，１０８がそれぞれ“１”，
“０”とすると、デコード出力１０３〜１０６は
“０”，“１”，“０”，“０”となる。
【００１２】図３（ａ），（ｂ）はそれぞれ図１に示す
Ｄ／Ａ変換器の動作を説明するための２種類の入出力波
形図である。図３（ａ）はディジタル入力に対するアナ
ログ出力の最高がＶＲＥＦの場合であり、図３（ｂ）は
最高がＶＲＥＦ／２の場合である。
Ｄ／Ａ変換器の動作を説明するための２種類の入出力波
形図である。図３（ａ）はディジタル入力に対するアナ
ログ出力の最高がＶＲＥＦの場合であり、図３（ｂ）は
最高がＶＲＥＦ／２の場合である。
【００１３】まず、入力端子ＩＮ０，ＩＮ１のディジタ
ル入力信号１０７，１０８に基ずき、基準電圧ＶＲＥＦ
（ｖ）〜０（ｖ）の範囲のアナログ値を出力する場合の
Ｄ／Ａ変換動作について説明する。これら入力端子ＩＮ
０，ＩＮ１には、それぞれ論理値“１”または“０”が
入力されるが、そのディジタル入力信号値１０７，１０
８をデコード回路３でデコードしたデコード出力１０３
〜１０６のうち“１”レベルが出力されたデコード出力
に対応したスイッチＳ０〜Ｓ３を導通させ、“０”レベ
ルが出力されたデコード出力に対応したスイッチＳ０〜
Ｓ３を遮断する。また、かかる動作時のスイッチ回路２
は基準電圧出力１００を出力１０２としているため、ス
イッチＳ０〜Ｓ３にはそれぞれＶＲＥＦ（ｖ），２ＶＲ
ＥＦ／３（ｖ），ＶＲＥＦ／３（ｖ），０（ｖ）の各電
圧が印加されている。従って、入力端子ＩＮ０，ＩＮ１
に入力されたディジタル入力に基ずきＶＲＥＦ（ｖ）〜
０（ｖ）の範囲のアナログ値を出力するＤ／Ａ変換器が
構成される。つまり、本動作時はスイッチ回路２により
基準電圧ＶＲＥＦを出力１０２として出力しているた
め、入力端子ＩＮ０，ＩＮ１の入力１０７，１０８に対
し、図３（ａ）に示すように、０（ｖ）〜ＶＲＥＦ
（ｖ）のアナログ出力を出力端子ＯＵＴから出力する。
ル入力信号１０７，１０８に基ずき、基準電圧ＶＲＥＦ
（ｖ）〜０（ｖ）の範囲のアナログ値を出力する場合の
Ｄ／Ａ変換動作について説明する。これら入力端子ＩＮ
０，ＩＮ１には、それぞれ論理値“１”または“０”が
入力されるが、そのディジタル入力信号値１０７，１０
８をデコード回路３でデコードしたデコード出力１０３
〜１０６のうち“１”レベルが出力されたデコード出力
に対応したスイッチＳ０〜Ｓ３を導通させ、“０”レベ
ルが出力されたデコード出力に対応したスイッチＳ０〜
Ｓ３を遮断する。また、かかる動作時のスイッチ回路２
は基準電圧出力１００を出力１０２としているため、ス
イッチＳ０〜Ｓ３にはそれぞれＶＲＥＦ（ｖ），２ＶＲ
ＥＦ／３（ｖ），ＶＲＥＦ／３（ｖ），０（ｖ）の各電
圧が印加されている。従って、入力端子ＩＮ０，ＩＮ１
に入力されたディジタル入力に基ずきＶＲＥＦ（ｖ）〜
０（ｖ）の範囲のアナログ値を出力するＤ／Ａ変換器が
構成される。つまり、本動作時はスイッチ回路２により
基準電圧ＶＲＥＦを出力１０２として出力しているた
め、入力端子ＩＮ０，ＩＮ１の入力１０７，１０８に対
し、図３（ａ）に示すように、０（ｖ）〜ＶＲＥＦ
（ｖ）のアナログ出力を出力端子ＯＵＴから出力する。
【００１４】次に、アナログ電圧出力範囲を挟め、０
（ｖ）近辺のアナログ電圧出力の精度を向上させて制御
を行う場合を説明する。このときは、切換信号Ｐ１によ
りスイッチ回路２のスイッチを切換えることにより、電
圧フォロア回路１の出力電圧１０１を出力１０２として
出力する。ここで、抵抗Ｒ３，Ｒ４は等価な抵抗値を持
つ抵抗であるので、電圧フォロア回路１の入力にはＶＲ
ＥＦ／２（ｖ）の電圧が入力される。従って、出力１０
２もＶＲＥＦ／２（ｖ）の電圧であるため、スイッチＳ
０〜Ｓ３にはそれぞれＶＲＥＦ／２（ｖ），ＶＲＥＦ／
３（ｖ），ＶＲＥＦ／６（ｖ），０（ｖ）の各電圧が印
加されている。つまり本動作では、入力端子ＩＮ０，Ｉ
Ｎ１に入力されるディジタル値１０７，１０８に対し、
ＶＲＥＦ／２（ｖ）〜０（ｖ）の範囲のアナログ出力を
出力することになり、図３（ｂ）に示すように、０
（ｖ）〜ＶＲＥＦ／２（ｖ）のアナログ出力を出力端子
ＯＵＴから出力する。
（ｖ）近辺のアナログ電圧出力の精度を向上させて制御
を行う場合を説明する。このときは、切換信号Ｐ１によ
りスイッチ回路２のスイッチを切換えることにより、電
圧フォロア回路１の出力電圧１０１を出力１０２として
出力する。ここで、抵抗Ｒ３，Ｒ４は等価な抵抗値を持
つ抵抗であるので、電圧フォロア回路１の入力にはＶＲ
ＥＦ／２（ｖ）の電圧が入力される。従って、出力１０
２もＶＲＥＦ／２（ｖ）の電圧であるため、スイッチＳ
０〜Ｓ３にはそれぞれＶＲＥＦ／２（ｖ），ＶＲＥＦ／
３（ｖ），ＶＲＥＦ／６（ｖ），０（ｖ）の各電圧が印
加されている。つまり本動作では、入力端子ＩＮ０，Ｉ
Ｎ１に入力されるディジタル値１０７，１０８に対し、
ＶＲＥＦ／２（ｖ）〜０（ｖ）の範囲のアナログ出力を
出力することになり、図３（ｂ）に示すように、０
（ｖ）〜ＶＲＥＦ／２（ｖ）のアナログ出力を出力端子
ＯＵＴから出力する。
【００１５】要するに、本実施例では切換信号Ｐ１によ
りディジタル入力に対応するアナログ出力信号の電圧範
囲を切り換え、グランドレベル近辺の電圧のみに対する
Ｄ／Ａ変換を実施することにより、グランドレベル近辺
のＤ／Ａ変換器の分解能を向上させている。なお、本実
施例では２ビットのデジタル入力信号に対して述べた
が、ｎビット（ｎ：任意の値）としても同様のＤ／Ａ変
換器が得られる。
りディジタル入力に対応するアナログ出力信号の電圧範
囲を切り換え、グランドレベル近辺の電圧のみに対する
Ｄ／Ａ変換を実施することにより、グランドレベル近辺
のＤ／Ａ変換器の分解能を向上させている。なお、本実
施例では２ビットのデジタル入力信号に対して述べた
が、ｎビット（ｎ：任意の値）としても同様のＤ／Ａ変
換器が得られる。
【００１６】図４（ａ），（ｂ）はそれぞれ本発明の第
２の実施例を示すＤ／Ａ変換器のブロック図およびその
入出力波形図である。図４（ａ）に示すように、本実施
例は電圧フォロア回路１および６と、スイッチ回路２お
よび７と、スイッチＳ０〜３と、抵抗Ｒ０〜Ｒ２および
Ｒ５〜Ｒ７と、デコード回路３とを有する。これらスイ
ッチ回路２および７は切換信号Ｐ１，Ｐ２により制御さ
れ、スイッチ回路２は基準電圧ＶＲＥＦに接続された基
準電圧出力１００および電圧フォロア回路１の出力電圧
１０１を切換えて、出力１０２とする。同様に、スイッ
チ回路７は電圧フォロア回路６の出力１１０およびグラ
ンド電圧（ＧＮＤ）を切換えて、出力１１１とする。ま
た、デコード回路３のデコード出力１０３〜１０６はス
イッチＳ０〜Ｓ３をそれぞれ制御する。ここで、抵抗Ｒ
５〜Ｒ７はそれぞれ等価な値の抵抗値を持つ抵抗であ
る。
２の実施例を示すＤ／Ａ変換器のブロック図およびその
入出力波形図である。図４（ａ）に示すように、本実施
例は電圧フォロア回路１および６と、スイッチ回路２お
よび７と、スイッチＳ０〜３と、抵抗Ｒ０〜Ｒ２および
Ｒ５〜Ｒ７と、デコード回路３とを有する。これらスイ
ッチ回路２および７は切換信号Ｐ１，Ｐ２により制御さ
れ、スイッチ回路２は基準電圧ＶＲＥＦに接続された基
準電圧出力１００および電圧フォロア回路１の出力電圧
１０１を切換えて、出力１０２とする。同様に、スイッ
チ回路７は電圧フォロア回路６の出力１１０およびグラ
ンド電圧（ＧＮＤ）を切換えて、出力１１１とする。ま
た、デコード回路３のデコード出力１０３〜１０６はス
イッチＳ０〜Ｓ３をそれぞれ制御する。ここで、抵抗Ｒ
５〜Ｒ７はそれぞれ等価な値の抵抗値を持つ抵抗であ
る。
【００１７】本実施例は、前述した第１の実施例に対
し、出力端子ＯＵＴへのアナログ出力のグランドレベル
側も可変にできる回路を有することが特徴である。つま
り、基準電圧ＶＲＥＦ（ｖ）〜０（ｖ）の範囲のアナロ
グ値を出力する場合のＤ／Ａ変換動作については、スイ
ッチ回路２の出力信号１０２として基準電圧ＶＲＥＦレ
ベルを出力し、スイッチ回路７の出力信号１１１として
グランドレベルＧＮＤを出力しているため、入力端子Ｉ
Ｎ０，ＩＮ１からの入力１０７，１０８に対し、前述し
た図３（ａ）に示すように０（ｖ）〜ＶＲＥＦ（ｖ）の
アナログ出力を出力端子ＯＵＴから出力する。
し、出力端子ＯＵＴへのアナログ出力のグランドレベル
側も可変にできる回路を有することが特徴である。つま
り、基準電圧ＶＲＥＦ（ｖ）〜０（ｖ）の範囲のアナロ
グ値を出力する場合のＤ／Ａ変換動作については、スイ
ッチ回路２の出力信号１０２として基準電圧ＶＲＥＦレ
ベルを出力し、スイッチ回路７の出力信号１１１として
グランドレベルＧＮＤを出力しているため、入力端子Ｉ
Ｎ０，ＩＮ１からの入力１０７，１０８に対し、前述し
た図３（ａ）に示すように０（ｖ）〜ＶＲＥＦ（ｖ）の
アナログ出力を出力端子ＯＵＴから出力する。
【００１８】次に、図４（ｂ）に示すように、ＶＲＥＦ
／３（ｖ）の電圧から２ＶＲＥＦ／３の範囲を持つアナ
ログ出力を得る場合には、切換信号Ｐ１，Ｐ２信号によ
りスイッチ回路２および７の入力電圧を切り換え、出力
電圧１０２，１１１を変化させることにより、入力信号
ＩＮ１，ＩＮ２に対してより分解能の高いＤ／Ａ変換を
行う。これにより、ＶＲＥＦ／３（ｖ）の電圧から２Ｖ
ＲＥＦ／３の範囲を持つアナログ出力を出力端子ＯＵＴ
から出力することが可能になる。従って、本実施例は切
換信号Ｐ１，Ｐ２によりディジタル入力に対応するアナ
ログ出力信号の電圧範囲を切換え、任意の電圧範囲のみ
に対するＤ／Ａ変換を実施することにより、任意の電圧
範囲に対する変換精度を向上させている。なお、本実施
例も２ビットのデジタル入力信号に対して述べたが、ｎ
ビット（ｎ：任意の値）としても同様の効果が得られ
る。
／３（ｖ）の電圧から２ＶＲＥＦ／３の範囲を持つアナ
ログ出力を得る場合には、切換信号Ｐ１，Ｐ２信号によ
りスイッチ回路２および７の入力電圧を切り換え、出力
電圧１０２，１１１を変化させることにより、入力信号
ＩＮ１，ＩＮ２に対してより分解能の高いＤ／Ａ変換を
行う。これにより、ＶＲＥＦ／３（ｖ）の電圧から２Ｖ
ＲＥＦ／３の範囲を持つアナログ出力を出力端子ＯＵＴ
から出力することが可能になる。従って、本実施例は切
換信号Ｐ１，Ｐ２によりディジタル入力に対応するアナ
ログ出力信号の電圧範囲を切換え、任意の電圧範囲のみ
に対するＤ／Ａ変換を実施することにより、任意の電圧
範囲に対する変換精度を向上させている。なお、本実施
例も２ビットのデジタル入力信号に対して述べたが、ｎ
ビット（ｎ：任意の値）としても同様の効果が得られ
る。
【００１９】
【発明の効果】以上説明したように、本発明のＤ／Ａ変
換器は、分解能を切換える手段を設けることにより、用
途に基づいた低精度のＤ／Ａ変換機能を用いて容易に高
精度のＤ／Ａ変換と同等の分解能を実現することがで
き、制御の要求精度に応じた小型で且つ低コストの制御
回路を実現できるという効果がある。
換器は、分解能を切換える手段を設けることにより、用
途に基づいた低精度のＤ／Ａ変換機能を用いて容易に高
精度のＤ／Ａ変換と同等の分解能を実現することがで
き、制御の要求精度に応じた小型で且つ低コストの制御
回路を実現できるという効果がある。
【図１】本発明の第１の実施例を示すＤ／Ａ変換器のブ
ロック図である。
ロック図である。
【図２】図１に示すデコード回路の構成図である。
【図３】図１に示すＤ／Ａ変換器の動作を説明するため
の２種類の出力波形図である。
の２種類の出力波形図である。
【図４】本発明の第２の実施例を示すＤ／Ａ変換器およ
びその入出力波形を表わす図である。
びその入出力波形を表わす図である。
【図５】従来の一例を示すＤ／Ａ変換器のブロック図で
ある。
ある。
【図６】図５に示すＤ／Ａ変換器をヘッド位置決めに用
いた際のヘッド移動速度特性図である。
いた際のヘッド移動速度特性図である。
１，６ 電圧フォロア回路 ２，７ スイッチ回路 ３ デコード回路 ４Ａ，４Ｂ インバータ ５Ａ〜５Ｄ ＡＮＤゲート Ｓ０〜Ｓ３ スイッチ Ｒ０〜Ｒ７ 抵抗 ＩＮ０，ＩＮ１ ディジタル入力端子 ＯＵＴ アナログ出力端子 Ｐ１，Ｐ２ 切換信号 ＶＲＥＦ 基準電圧
Claims (2)
- 【請求項１】 ディジタル信号を入力してデコードする
デコード回路と、第１の抵抗列と、前記第１の抵抗列の
分割点および出力端子間に接続され且つ前記デコード回
路の出力により制御される複数のスイッチとを備え、前
記ディジタル信号の各ビットに対応したアナログ信号を
それぞれ出力するＤ／Ａ変換器において、基準電圧源お
よびグランド間に接続された第２の抵抗列と、前記第２
の抵抗列の分割点に接続され且つ出力を所定電圧に固定
する電圧フォロア回路と、前記基準電圧源および前記電
圧フォロア回路の出力を切換信号に基ずき切換え且つそ
の出力を前記第１の抵抗列に供給するスイッチ回路とを
有し、前記第１の抵抗列の基準電圧を変化させることを
特徴とするＤ／Ａ変換器。 - 【請求項２】 前記電圧フォロア回路および前記スイッ
チ回路は、それぞれ複数個用いた請求項１記載のＤ／Ａ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30342792A JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30342792A JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152423A true JPH06152423A (ja) | 1994-05-31 |
Family
ID=17920883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30342792A Pending JPH06152423A (ja) | 1992-11-13 | 1992-11-13 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152423A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343746A (ja) * | 2003-05-12 | 2004-12-02 | Texas Instruments Inc | 二重段ディジタル・アナログ変換器 |
| KR100495500B1 (ko) * | 2000-12-14 | 2005-06-17 | 매그나칩 반도체 유한회사 | 디지털/아날로그 변환기 |
| JP2010283876A (ja) * | 2002-09-27 | 2010-12-16 | Thomson Licensing | テレビジョン信号チューナ用の電子的整合システム |
-
1992
- 1992-11-13 JP JP30342792A patent/JPH06152423A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495500B1 (ko) * | 2000-12-14 | 2005-06-17 | 매그나칩 반도체 유한회사 | 디지털/아날로그 변환기 |
| JP2010283876A (ja) * | 2002-09-27 | 2010-12-16 | Thomson Licensing | テレビジョン信号チューナ用の電子的整合システム |
| JP2004343746A (ja) * | 2003-05-12 | 2004-12-02 | Texas Instruments Inc | 二重段ディジタル・アナログ変換器 |
| JP4512414B2 (ja) * | 2003-05-12 | 2010-07-28 | テキサス インスツルメンツ インコーポレイテッド | 二重段ディジタル・アナログ変換器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |