JPH06152376A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06152376A JPH06152376A JP4292771A JP29277192A JPH06152376A JP H06152376 A JPH06152376 A JP H06152376A JP 4292771 A JP4292771 A JP 4292771A JP 29277192 A JP29277192 A JP 29277192A JP H06152376 A JPH06152376 A JP H06152376A
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Abstract
電圧の印加を可能にする。 【構成】 クロック発生回路1と、第1の電源より高い
電位又は第2の電源より低い電位のいずれか一方を出力
する第1の回路2と、入出力回路3iと、入出力端子O
UTを備えている。この入出力回路3iは、第1の電源
と第2の電源との間に直列に接続される、第1導電型の
第1及び第2のMOSトランジスタ並びに第2導電型の
第3のMOSトランジスタを有し、第1のMOSトラン
ジスタのゲートにデータ信号が入力され、第2のMOS
トランジタのゲートには第1の回路の出力信号が入力さ
れ、第3のMOSトランジスタのゲートには第2の制御
信号が入力され、第2のMOSトランジスタの基板電位
は第2の制御信号の反転レベルであり、入出力端子は、
入出力回路の第1のMOSトランジスタと第2のMOS
トランジスタの接続点に接続される。
Description
するものである。
入出力回路としては、CMOSタイプと、片チャンネル
オープンドレインタイプがある。これらのタイプの入出
力回路を図7乃至図9を参照して説明するが、以下の説
明においては半導体集積回路装置に供給される電源とし
ては二種類あるものとし、接地電源をGND、接地電源
より高い電源(駆動電源)をVDDとする。
を示す。この入出力回路は駆動電源VDDと接地電源GN
Dの間にP型MOSトランジスタ71とN型MOSトラ
ンジスタ72を直列接続し、これらのトランジスタの接
続点と抵抗Rを介して接続された端子OUTを集積回路
装置外との接続用入出力端子とする。図7において、信
号A1,A2は各々トランジスタ71,72のゲート入
力であり、信号I1 は入出力端子OUTより集積回路装
置内に入力される信号である。この図7に示す入出力回
路において、入力機能を行なわせる場合は、信号A1,
A2のレベルが各々VDD、GND、すなわちトランジス
タ71,72をともにOFFさせ、半導体集積回路装置
外より入出力端子OUTに任意の電圧を印加する。この
時、入出力端子OUTに印加される電圧が駆動電源電圧
VDDと接地電源電圧GNDの間の値であれば問題ない。
しかし、駆動電源電圧VDDレベルより高い電圧、又は接
地電源電圧GNDレベルよりも低い電圧が入出力端子O
UTに印加される場合は、図7に示すように寄生的に形
成されるPN接合Di又はDjが順バイアスとなる。例
えば、入出力端子OUTにVDDレベル以上の電圧を印加
した場合、図8に示すように端子OUTに接続されてい
るP型拡散層101Aと、駆動電源VDDに接続されてい
るN型基板111にPN接合Diが形成され、GNDレ
ベル以下の電圧を印加した場合、接地電源GNDに接続
されているPウェル層110と端子OUTに接続されて
いるN型拡散102AにPN接合Djが形成され、各
々、順方向バイアスが印加される。そしてこのバイアス
がPN接合の順方向のしきい値を超えると、直流電流が
流れ、素子破壊につながるおそれがある。
NDレベルである場合、トランジスタ71がON、トラ
ンジスタ72がOFFとなり、端子OUTにはVDDレベ
ルが出力される。この場合、抵抗Rをプルアップ回路と
して端子OUTよりGNDレベルを印加することができ
る。ただし、GNDレベルより低い電圧を端子OUTに
印加して、電源VDDに接続されているトランジスタ71
のON抵抗と、入力保護抵抗Rとの分圧比で信号I1 が
GNDレベルより低い電圧となった場合には上述の問題
点がある。
ては、駆動電源電位VDDよりも高電位又は接地電源電位
GNDレベルよりも低電位で使用する、通常電源電圧の
範囲を越える周辺機器(例えば、蛍光管、プリンタ)を
直接駆動する等、半導体集積回路装置の電源範囲と異な
る電源で動作する周辺機器を駆動させて、半導体集積回
路装置外のインタフェースの部品数を減らす要求が多
い。しかし、外部から通常電源範囲外の電圧が図7の端
子OUTに印加される場合には、上述の寄生ダイオード
が形成されるため、CMOSタイプの入出力回路は使用
できない。
る電圧を入力するため、P型又はN型のMOSドレイン
端子を外部入出力端子とした、片チャンネルオープンド
レインタイプ入出力回路の説明をする。図9にこのタイ
プの回路の一例を示す。P型MOS91のソース端子を
VDDとし、ドレイン端子を外部入出力端子OUTに接続
されている。図9に示した回路では、外部入出力端子O
UTにGNDレベルより低い電圧を印加しても、図7に
示すような、PN接合Djが形成されず、入出力端子O
UTに印加できる電圧はVDD以下であればよいことにな
る。
ベルが出力されない。すなわち、VDDレベルと、GND
レベルとを出力するCMOS出力端子としての機能が満
たされない。
おいて、システムの大規模化、多機能化が進み、このた
め、集積回路装置を出荷する際の信頼性評価テスト回路
を、集積回路装置に組み込んでいるが、このテスト回路
が複雑化し、またテストを行なうための入出力端子数が
増加しつつある。
大につながるため、本来の機能用端子の一部を時分割に
使用して、テスト時には、テスト回路の入出力用端子と
して用い、外部端子数の低減をはかってきた。
ドレイン端子をテスト回路の入出力用端子として使用す
る場合、入力端子としての使用は可能であるが、VDDレ
ベル、GNDレベルを出力させて判定するテスト用出力
端子としての使用が不可能である。特に片チャンネルオ
ープンドレイン端子を数多く有する集積回路装置、例え
ば、蛍光表示管駆動回路を内蔵したCPU等では、片チ
ャンネルオープンドレイン端子が集積回路装置の全端子
の8割以上を占める為、テスト用端子の追加が余儀なく
され、チップ面積の増大等を招いていた。
ドレイン端子とCMOS出力端子の使い分けを行ないた
い場合、従来技術では、出力をCMOSとして形成し、
片チャンネルオープンドレイン選択時に使用しないチャ
ンネル素子のドレイン配線をマスク上で切り離す等の手
法により実現していた。しかし、この場合、切り離しに
専用マスクを必要とする他、二種類のチップを作成する
ため一方の在庫がなくなっても他方でカバーすることが
できないという不具合があった。すなわちユーザーにと
っても周辺機器によって、チップの使い分けを必要とす
る不具合点がある。
であって、端子数を増すことなく、この端子に通常の電
源範囲外の電圧を印加することのできる入出力回路を有
する半導体集積回路装置を提供することを目的とする。
回路装置は、第1の制御信号に基づいてクロック信号を
発生するクロック発生回路と、第1の電源と、この第1
の電源の電位より低い第2の電源によって駆動され、前
記第1の制御信号及びクロック信号に基づいて第1の電
源より高い電位又は第2の電源より低い電位のいずれか
一方の電位レベルの信号を出力する第1の回路と、前記
第1の電源と第2の電源との間に直列に接続される、第
1導電型の第1及び第2のMOSトランジスタ並びに第
2導電型の第3のMOSトランジスタを有し、前記第1
のMOSトランジスタのゲートにデータ信号が入力さ
れ、前記第2のMOSトランジタのゲートには前記第1
の回路の出力信号が入力され、前記第3のMOSトラン
ジスタのゲートには第2の制御信号が入力され、第2の
MOSトランジスタの基板電位は前記第2の制御信号の
反転レベルである入出力回路と、この入出力回路の第1
のMOSトランジスタと第2のMOSトランジスタの接
続点に接続される入出力端子と、を備えていることを特
徴とする。
回路装置によれば、第1の電源と第2の電源との間に第
1,第2,第3のMOSトランジスタが直列に接続さ
れ、第2のMOSトランジスタのゲートに第1の回路の
出力信号が印加され、第3のMOSトランジスタのゲー
トに第2の制御信号が印加され、第2のMOSトランジ
スタの基板電位は第2の制御信号の反転レベルとなって
いる。これにより本発明にかかる入出力回路において
は、第3のMOSトランジスタのゲート入力を反転させ
て第2のMOSトランジスタの基板電位とすることによ
って寄生順方向ダイオードの発生を防止でき、CMOS
タイプと片チャンネルオープンドレインタイプを共用す
ることができる。したがって端子数を増すことなく、通
常の電源範囲外の電圧を印加することができる。
施例の構成を図1に示す。この実施例の半導体集積回路
装置は、クロック発生回路1と、負電源発生回路2と、
入出力回路31 ,…,3n と、入出力端OUT1 ,…,
OUTn とを備えている。クロック発生回路1は、制御
信号Hに基づいて、この制御信号Hの反転信号バーH
と、クロック信号φを発生する。このクロック発生回路
1は、例えば図3(a)に示すようなリング型と、図3
(b)に示すようなCR型がある。リング型のクロック
発生回路は、縦続接続されたNORゲート1a及びイン
バータ1b,1c,1d,1eと、インバータ1fとを
有している。NORゲート1aの一方の入力端には制御
信号Hが入力され、他方の入力端には最終段のインバー
タ1eの出力φが入力される。又、インバータ1fの入
力端に制御信号Hが入力される。そして、インバータ1
eの出力端からクロック信号φが出力され、インバータ
1fの出力端から制御信号Hの反転信号バーHが出力さ
れる。
接続されたNORゲート1a及びインバータ1b,1
c,1d,1eと、コンデンサC1と、抵抗R1と、イ
ンバータ1fとを有している。コンデンサC1はNOR
ゲート1a及びインバータ1bからなる直列回路と並列
に接続され、抵抗R1はNORゲート1a及びインバー
タ1b,1cからなる直列回路と並列に接続されてい
る。そして、NORゲート1a及びインバータ1fの各
々の入力端に制御信号Hが入力され、インバータ1eの
出力端からクロック信号φが発生されるとともに、イン
バータ1fの出力端から制御信号Hの反転信号バーHが
出力される。したがって、クロック発生回路1は制御信
号HがVDDレベル(論理“1”レベル)のときその出力
信号φはGNDレベル(論理“0”レベル)となり、制
御信号HがGNDレベルのときその出力信号φはクロッ
ク信号となる。
に、クロック信号φ及び信号バーHに基づいて信号Sを
出力するものであり、例えばPチャネルトランジスタ及
びNチャネルトランジスタからなるCMOSインバータ
と、Pチャネルトランジスタ2c,2d,2fと、イン
バータ2eと、コンデンサC21,C22とを備えてい
る。CMOSインバータの入力端F0にはクロック信号
が入力され、出力端F1はコンデンサC21の一端に接
続されている。またこのCMOSインバータのトランジ
スタ2aのソースには駆動電源電圧VDDが印加され、ト
ランジスタ2bのソースには接地電源電圧GNDが印加
されている。トランジスタ2c,2dは縦続接続され、
その接続点F2はコンデンサC21の他端に接続され
る。トランジスタ2cのドレインに接地電源電圧GND
が印加される。そして、トランジスタ2cのゲートはト
ランジスタ2cのドレインに接続され、トランジスタ2
dのゲートはトランジスタ2dのドレインに接続されて
いる。インバータ2eの入力端に制御信号バーHが入力
され、出力端はトランジスタ2dのバックゲートに接続
されている。トランジスタ2fのソースは駆動電源電圧
VDDが印加され、ゲートは制御信号バーHが印加され、
ドレインF3はコンデンサC22の一端に接続されてい
る。トランジスタ2dのソースはトランジスタ2fのド
レインF3に接続され、この接続点F3から負電源発生
回路2の出力Sが出力される。なお、コンデンサC22
の他端は接地電源電圧GNDが印加されている。
ミングチャートを参照して説明する。
ック発生回路1の出力φはGNDレベルであったことか
ら、CMOSインバータの出力端F1はVDDレベル、ま
た、Hの反転信号はGNDレベルであることから、トラ
ンジスタ2fはONし、出力信号SはVDDとなる。この
とき、トランジスタ2dの基板電位は、インバータ2e
の出力のVDDレベルとなり、順方向ダイオードが形成さ
れることはない。
ック発生回路1の出力φはクロック信号となり、このク
ロック信号になった場合を図5のタイミングチャートの
各領域毎に説明する。
CMOSインバータの出力端F1はVDD、接続点F2の
初期電圧はGNDよりトランジスタ2cのしきい値電圧
分Vthp (>0)だけ高い電圧である。なお、Sの初期
値を領域IではGNDとしておく。
OSインバータの出力端F1はGNDとなり、接続点F
2は容量素子C21の電荷保存則により、領域Iで電位
差を保持しようとするため、−VDD+2Vthp となる。
出力信号Sは、トランジスタ2dのしきい値電圧分のV
thp だけさらに高い電圧−VDD+2Vthp となる。
thp )を保持する働きをする。コンデンサC22に蓄えら
れた電荷は、集積回路装置内で消費される電流のために
次第になくなっていくが、クロック信号φにより、領域
I、領域IIをくり返し、領域IIの初期に充電を行なうた
め、電荷がなくなることはない。ここでVthp =1V、
VDD=5Vとするなら、出力信号Sは−3Vの電位とな
る。すなわちGND(=0V)より低い電圧を発生する
ことになる。
ついて説明する。これらの入出力回路3i(i=1,
…,n)は全て同じ構成となっており、例えば図6に示
すようにANDゲート3aと、Pチャネルトランジスタ
3b,3cと、Nチャネルトランジスタ3dと、インバ
ータ3eとを各々備えている。トランジスタ3b,3
c,3eは直列接続されている。トランジスタ3bのソ
ースは駆動電源電圧VDDが印加され、トランジスタ3d
のソースは接地電源電圧GNDが印加されている。AN
Dゲート3aの一方の入力端にはデータ信号Dが、他方
の入力端には制御信号Tが入力される。そしてANDゲ
ート3aの出力端はトランジスタ3dのゲートとインバ
ータ3eの入力端に接続され、インバータ3eの出力端
はトランジスタ3cのバックゲートに接続されている。
トランジスタ3bのゲートにはデータ信号Dが入力さ
れ、トランジスタ3cのゲートには負電源発生回路2の
出力Sが入力されている。又トランジスタ3bと3cの
接続点61に出力端子OUTiが接続されている。
n)の動作を説明する。この入出力回路3iは、トラン
ジスタ3cをONさせることによってCMOSタイプの
出力回路となり、トランジスタ3cをOFFすることに
よってPチャネルオープンドレインタイプの入力回路と
なる。
動作を説明する。
GNDレベルにして、クロック発生回路1の出力信号φ
にクロックを発生させ、負電源発生回路2の出力信号S
にGNDレベルより低い電圧を供給する。ここで制御信
号TをVDDレベルとする。
3aの出力はVDDとなり、これによりトランジスタ3d
がONし、トランジスタ3cと3dの接続点はGNDレ
ベルとなる。トランジスタ3cのゲート入力はGNDレ
ベルより低い電圧、基板電位はGNDのためONし、出
力端子OUTi(i=1,…,n)にはGNDレベルが
出力される。
ランジスタ3bはON、トランジスタ3dはOFFとな
る。このためトランジスタ3cがONする。ただし順方
向ダイオードができないよう、PM12の基板電位はI
NV11の出力によりVDDにするようにしている。
GNDレベルよりも低い電圧を印加しインバータ3eに
より基板バイアスをコントロールしているため、トラン
ジスタ3cはONし、トランジスタ3bと3dとで構成
されるCMOSインバータ回路と同じ動作が可能であ
る。
の入出力回路としての動作を説明する。Pチャネルオー
プンドレインのときは、制御信号HをVDDレベルとし、
クロック発生回路1の出力信号φはGNDレベル、負電
源発生回路2の出力Sは、トランジスタ2fがONし、
トランジスタ2dの基板バイアスのコントロールするこ
とによって、順方向ダイオードが発生することなく、V
DDレベルが出力される。このため、トランジスタ3cは
OFFし、トランジスタ3dのON,OFFにかかわる
ことなくPチャネルオープンドレインタイプとなる。ま
た、制御信号TをGNDレベルにしてやればトランジス
タ3cの基板電位はVDDレベルになり、順方向ダイオー
ドが発生しない。すなわち出力端子OUTiにGNDレ
ベルより低い電圧を印加しても順方向ダイオードが発生
しないことになる。ここで、制御信号Tについては制御
信号Hの反転信号としても同じ結果が得られる。
ルオープンドレインタイプとの共用回路について述べた
が、P型トランジスタとN型トランジスタとを変えて、
負電源発生回路2をVDDより高い電源回路にすることに
よりCMOSタイプとNチャネルオープンドレインタイ
プとの共用回路にすることは容易である。
れば、片チャネルオープンドレインの入出力回路であ
り、またCMOSタイプの出力が可能な入出力回路を有
する半導体集積回路装置を提供することができる。
囲外の電圧を印加することができるとともに、片チャネ
ルオープンドレイン端子を数多く必要とする集積回路装
置において、テスト用にVDDレベル、GNDレベルを出
力して判定するCMOS出力専用端子を増設する必要が
なくなった。よって、端子数は増えずチップ面積も従来
通りで良いという利点がある。
ンドレイン回路とを兼用できるため、ユーザーにとって
は、周辺機器の接続方法の如何にかかわらず、1つのチ
ップを購入すればよいメリットがあり、メーカ側も1つ
のチップを作ればよい。
2の実施例の構成を図2に示す。この実施例の半導体集
積回路装置は図1に示す第1の実施例において、入出力
回路31 ,…,3n の代わりに入出力回路41 ,…,4
n を設けたものである、各入出力回路4i(i=1,
…,n)は全て同じ構成となっており、Pチャネルトラ
ンジスタ4a,4bと、Nチャネルトランジスタ4c
と、インバータ4dとを各々備えている。トランジスタ
4a,4b,4cは直列に接続され、トランジスタ4a
のソースには駆動電源電圧VDDが印加され、トランジス
タ4cのソースには接地電源電圧GNDが印加されてい
る。又、トランジスタ4aのゲートにはデータ信号Di
が入力され、トランジスタ4bのゲートには負電源発生
回路の出力信号Sが入力され、トランジスタ4cのゲー
トには制御信号Eiが入力されている。又、インバータ
4dの入力端には制御信号Eiが入力され、出力端はト
ランジスタ4bのバックゲートに接続されている。
第1の実施例と同様の効果を有することは言うまでもな
い。
く、この端子に通常の電源範囲外の電圧を印加すること
のできる入出力回路を有する半導体集積回路装置を得る
ことができる。
図。
図。
す回路図。
回路図。
ミングチャート。
ミングチャート。
出力回路の回路図。
Claims (2)
- 【請求項1】第1の制御信号に基づいてクロック信号を
発生するクロック発生回路と、 第1の電源と、この第1の電源の電位より低い第2の電
源によって駆動され、前記第1の制御信号及びクロック
信号に基づいて第1の電源より高い電位又は第2の電源
より低い電位のいずれか一方の電位レベルの信号を出力
する第1の回路と、 前記第1の電源と第2の電源との間に直列に接続され
る、第1導電型の第1及び第2のMOSトランジスタ並
びに第2導電型の第3のMOSトランジスタを有し、前
記第1のMOSトランジスタのゲートにデータ信号が入
力され、前記第2のMOSトランジタのゲートには前記
第1の回路の出力信号が入力され、前記第3のMOSト
ランジスタのゲートには第2の制御信号が入力され、第
2のMOSトランジスタの基板電位は前記第2の制御信
号の反転レベルである入出力回路と、 この入出力回路の第1のMOSトランジスタと第2のM
OSトランジスタの接続点に接続される入出力端子と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項2】前記第1の回路は、 前記第1の電源と第2の電源との間に設けられ、入力端
に前記クロック発生回路の出力が入力されるCMOSイ
ンバータ回路と、 一端が前記CMOSインバータ回路の出力端に接続され
る第1のコンデンサと、 前記第1の電源と第2の電源との間に直列に接続される
第1の導電型の第4,第5,第6のMOSトランジスタ
と、 一端が第4のMOSトランジスタと第5のMOSトラン
ジスタの接続点に接続され、他端が前記第2の電源に接
続される第2のコンデンサと、 を備え、第4のMOSトランジスタのゲートには前記第
1の制御信号の反転信号が印加され、第5のMOSトラ
ンジスタのゲートには第5のMOSトランジスタと第6
のMOSトランジスタの接続点の電位が印加され、第6
のMOSトランジスタのゲートは第2の電源に接続さ
れ、前記第1のコンデンサの他端は第5のMOSトラン
ジスタと第6のMOSトランジスタの接続点に接続さ
れ、第5のMOSトランジスタの基板電位は第1の制御
信号のレベルであり、第4のMOSトランジスタと第5
のMOSトランジスタとの接続点の電位を第1の回路の
出力とすることを特徴とする請求項1記載の半導体集積
回路装置。
Priority Applications (1)
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JP29277192A JP3165751B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US8795332B2 (en) | 2002-09-30 | 2014-08-05 | Ethicon, Inc. | Barbed sutures |
US6773450B2 (en) | 2002-08-09 | 2004-08-10 | Quill Medical, Inc. | Suture anchor and method |
EP2197501B8 (en) | 2007-09-27 | 2012-10-03 | Ethicon, LLC | Self-retaining sutures including tissue retainers having improved strength |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2263357A1 (es) * | 2004-11-16 | 2006-12-01 | Diseño De Sistemas En Silicio, S.A. | Circuito conmutador para la obtencion de un rango dinamico duplicado. |
WO2006053916A3 (es) * | 2004-11-16 | 2008-06-12 | Diseno Sistemas Silicio Sa | Circuito conmutador para la obtención de un rango dinámico duplicado |
EA010175B1 (ru) * | 2004-11-16 | 2008-06-30 | Дисеньо Де Системас Эн Силисио, С.А. | Переключающая схема для получения удвоенного динамического диапазона |
US7619461B2 (en) | 2004-11-16 | 2009-11-17 | Diseño de Sistemasen Silicio, S.A. | Switching circuit which is used to obtain a doubled dynamic range |
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