JPH0157504B2 - - Google Patents
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- JPH0157504B2 JPH0157504B2 JP22245282A JP22245282A JPH0157504B2 JP H0157504 B2 JPH0157504 B2 JP H0157504B2 JP 22245282 A JP22245282 A JP 22245282A JP 22245282 A JP22245282 A JP 22245282A JP H0157504 B2 JPH0157504 B2 JP H0157504B2
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Classifications
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- G—PHYSICS
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- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はMISトランジスタたとえばMOSト
ランジスタによつて構成された半導体集積回路に
関し、特に実効チヤネル長が1μｍ以下のMOSト
ランジスタを含む半導体集積回路に関する。 〔発明の技術的背景〕 MOSトランジスタを含む半導体集積回路の発
展にはめざましいものがあり、1960年代の後半で
は実効チヤネル長が約10μｍのMOSトランジスタ
による集積度が数十ないし数百素子のものが実現
されている。さらに微細加工化、高集積化が進
み、近年では実効チヤネル長が1.5μｍ程度で素子
数も数十万素子のVLSIへと発展を続け、将来は
実効チヤネル長が1μｍ以下のサブミクロンMOS
トランジスタによるサブミクロン半導体集積回路
の出現が予想される。 ところで、従来のMOS形の半導体集積回路で
は、外部供給電源で直接に内部機能回路を動作さ
せていて、供給電源電圧も内部機能回路を構成す
るMOSトランジスタの実効チヤネル長の縮小と
ともに低減されてきている。たとえば、現在の
1.5μｍの実効チヤネル長のものでは、5V単一電
源下で動作させている。 〔背景技術の問題点〕 MOSトランジスタの実効チヤネル長の縮小に
伴い、電源電圧を一定にした場合の条件下では素
子内の電界は上昇しており、この電界の上昇によ
つて次のような不都合が発生する。 インパクトイオン化によるホツトエレクトロ
ンやホツトホールの発生 基板電流の増大 パンチスルー耐量の低下 ソース、ドレイン各接合におけるブレークダ
ウンの発生 ホツトキヤリアのゲート絶縁膜へのトラツプ
によるMOSトランジスタの閾値電圧の経時変
化 このような不都合の発生により、外部供給電源
の電圧範囲には厳しい制限が与えられるという欠
点がある。 さらに将来のサブミクロン半導体集積回路で
は、電源電圧を現在までの標準電源である5V単
一電源よりも低いものにする必要が出てくると思
われる。これは前記したようなからの不都合
の発生を防止するためであるが、この中でも特に
ホツトキヤリアのゲート絶縁膜中へのトラツプに
よるMOSトランジスタの閾値電圧の経時変化は、
サブミクロン半導体集積回路の速度性能の著しい
劣化や、不良動作の発生を引き起こす原因とな
る。 第１図は一般的なエンハンスメント形MOSト
ランジスタの構成を示す断面図である。図におい
て１はたとえば導電型がｐ型のシリコン基板であ
り、この基板１の内表面にはn+型の一対のソー
ス領域２及びドレイン領域３が形成されている。
さらに上記ソース、ドレイン領域間のチヤネル上
にはゲート絶縁膜４を介して多結晶シリコンから
なるゲート電極５が形成されている。 第２図は上記構成でなるMOSトランジスタの
エネルギーバンド状態を示す図である。 いま第２図に示すように、シリコン基板１とゲ
ート絶縁膜４の表面との間に形成される、エレク
トロンに対するポテンシヨンバリヤφeは約3.1eV
有り、またホールに対するポテンシヨンバリヤ
φhは約3.8eV有る。ここで、素子が微細化され、
第１図中Leffで示されるMOSトランジスタの実効
チヤネル長が1μｍ以下に短縮された状態におい
て電源電圧が5Vに設定されているならば、イン
パクトイオン化によつて発生したホツトエレクト
ロンやホツトホールがそれぞれ上記ポテンシヨン
バリヤφe，φhを越えてゲート絶縁膜４中に放出
される確率は高くなる。するとエレクトロンある
いはホールがトラツプされて、閾値電圧の経時変
化が大きなものになつてしまう。他方、システム
応用上からは、システムを構成する各集積回路の
電源が共通化されることが小型化、低コスト化の
面から好ましく、またTTLコンパチビリテイ等
も考慮した場合、サブミクロン半導体集積回路も
現在の標準化電源である5V電源下で動作するの
が好ましい。しかしながら、従来のように外部供
給電源で直接に内部機能回路を動作させる方式の
半導体集積回路では、5V電源下で動作させるこ
とは上記したように特性の劣化を招き、不良の発
生を引き起すという欠点がある。 また、従来方式の半導体集積回路では、その性
能たとえば動作速度、消費電流等が外部供給電圧
に対し大きく依存して変化してしまう。このた
め、集積回路の設計上の困難度が増したり、シス
テム応用上使いにくくなる欠点がある。 またさらに、従来方式の半導体集積回路では、
応用上精度のよい電源の下で動作させなければな
らない。すなわち、精度の低い電源を用いる場
合、過大電圧が印加されると劣化したりして信頼
性上の問題を引き起し、また電源スパイクや電源
ノイズによる劣化や誤動作を伴う。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その第１の目的は、広い範囲の外
部供給電源電圧の下で劣化なく、高い信頼性で動
作する半導体集積回路を提供することにある。 この発明の第２の目的は、広い範囲の外部供給
電源電圧に対して、一定した性能で動作する半導
体集積回路を提供することにある。 この発明の第３の目的は、電源スパイクによる
劣化のない半導体集積回路を提供することにあ
る。 この発明の第４の目的は、電源ノイズや変動に
対して安定に動作する半導体集積回路を提供する
ことにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
電源端子に供給される電圧を降圧して内部電源線
に供給するトランジスタ素子、内部電源線におけ
る電圧より一定電圧だけ低い電圧を発生する定電
圧回路、この定電圧回路の出力電圧を所定の閾値
電圧で検出し、その検出出力を上記トランジスタ
素子の制御端子に供給する電圧検出回路で、上記
電源端子に供給される電圧より降圧された定電圧
を得る内部電源回路を構成し、この内部電源回路
で得られる定電圧の下で、MOSトランジスタよ
り構成される内部機能回路を動作させるようにし
ている。 〔発明の実施列〕 以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明に係る半導体集積回路の
構成を示すブロツク図である。 図において１０は外部から電源電圧VCCが供給
される電源端子、２０は接地電位VSSが外部から
与えられる接地端子、３０は上記端子１０に供給
される電圧を降圧して一定電圧VINTを得る内部電
源回路、４０はこの内部電源回路３０で得られる
電圧VINTが供給される内部電源線、５０はこの内
部電源線４０における電圧を電源電圧として用い
て動作する、MOSトランジスタによつて構成さ
れたたとえばダイナミツクRAM、スタテイツク
RAM、ROM、EPROM、E2PROM等のメモリ
あるいはマイクロプロセツサ、マイクロコンピユ
ータ等の論理回路からなる内部機能回路、６０は
この内部機能回路５０に入力信号を供給するため
に設けられた入力端子、７０は内部機能回路５０
からの信号を外部に出力するために設けられた出
力端子である。 上記内部電源回路３０は、制御端子３１を有す
る降圧回路３２と、この降圧回路３２の出力電圧
から一定電圧だけ降下して、降圧回路出力電圧よ
りも低い電圧を発生する定電圧回路３３と、所定
の閾値電圧でこの定電圧回路３３の出力電圧を検
出し、この検出出力が上記降圧回路３２の制御端
子３１に供給される電圧検出回路３４とから構成
されている。 上記構成でなる半導体集積回路では、電源端子
１０に供給される電圧VCCから内部電源回路３０
でこの電圧VCCよりも低い一定電圧VINTを内部機
能回路５０の電源電圧として使用するようにした
ものである。また、内部電源回路３０では次のよ
うにして電圧VCCから電圧VINTを得ている。すな
わち、降圧回路３２ではその制御端子３１に供給
される電圧検出回路３４からの出力に応じて電圧
VCCを降圧し電圧VINTを得る。さらに定電圧回路
３３はこの電圧VINTから所定の一定電圧ΔVをド
ロツプして電圧検出回路３４に供給する。電圧検
出回路３４は、上記定電圧回路３３からの出力電
圧（VINT−ΔV）を所定の閾値電圧VTHで検出す
る。この検出出力は上記降圧回路３２の制御端子
３１に供給されるため、この降圧回路３２からの
出力電圧VINTは、降圧回路３２、定電圧回路３３
及び電圧検出回路３４からなる閉ループで（VTH
＋ΔV）と一致するように制御される。 第４図ないし第７図はそれぞれ、上記第３図の
実施例回路における内部電源回路３０の具体的な
回路図である。 第４図において、降圧回路３２はエンハンスメ
ント形のＰチヤネルMOSトランジスタ１０１に
より構成され、このMOSトランジスタ１０１の
ソースが端子１０に、ドレインが内部電源線４０
にそれぞれ接続され、さらにゲートが制御端子３
１に接続されている。定電圧回路３３は直列接続
された４個のダイオード２０１〜２０４と、これ
らダイオード２０１〜２０４に電流を流すための
抵抗２０５とから構成されていて、上記内部電源
線４０に供給される電圧VINTに対してΔV＝4VF
なる定電圧ドロツプを与える。ただしVFは各ダ
イオード２０１〜２０４の順方向電圧であり、
VFを0.5VとするとΔVは2.0Vとなる。電圧検出回
路３４は、ＰチヤネルMOSトランジスタ３０１
とＮチヤネルMOSトランジスタ３０２とからな
るCMOSインバータ３０３と、これと同様の構
成をもう１つのCMOSインバータ３０４を縦続
接続して構成される。この電圧検出回路３４の閾
値電圧VTHは、主としてCMOSインバータ３０３
を構成する２つのMOSトランジスタ３０１と３
０２それぞれのスレツシヨルド電圧Vthと相互コ
ンダクタンスの比により決められ、たとえば
1.5Vとなるよう設定される。 このような構成でなる内部電源回路において、
内部電源線４０の電圧VINTが電圧検出回路３４の
閾値電圧VTHと定電圧回路３３における定電圧ド
ロツプΔVとの和よりも低いと、すなわちVINT＜
VTH＋ΔVならば、電圧検出回路３４の出力信号
は低レベル（VSS電位）となり、これによつてＰ
チヤネルMOSトランジスタ１０１の導通度が上
がり、内部電源線４０の電圧VINTが高められる。
これとは逆にVINT＞VTH＋ΔVならば電圧検出回
路３４の出力信号は高レベル（VCC電位）とな
り、これによつてＰチヤネルMOSトランジスタ
１０１の導通度が下がり、内部電源線４０の電圧
VINTは今度は低くなる。以上の動作により、内部
電源線４０の電圧VINTは、 VINT＝VTH＋ΔV に設定されることになる。すなわち、この回路で
は上記したようにΔVが2.0V、VTHが1.5Vになつ
ているため、VINTは3.5V一定に設定され、外部供
給電源電圧VCCの値が5V一定のときにも、あるい
は電圧変動、電源スパイクや電源ノズルによる変
動に対しても、VINTの値は3.5V一定のままとな
る。 第５図の内部電源回路は、降圧回路３２がエン
ハンスメント形のＮチヤネルMOSトランジスタ
１０２で構成される場合の例を示す。そしてこの
MOSトランジスタ１０２のドレインが端子１０
に、ソースが内部電源線４０にそれぞれ接続さ
れ、ゲートが制御端子３１に接続されている。こ
のとき電圧検出回路３４は、ＮチヤネルのMOS
トランジスタ３０５と負荷抵抗３０６とからなる
インバータ回路３０７によつて構成される。すな
わち、この回路は第４図回路とくらべて、Ｐチヤ
ネルMOSトランジスタ１０１がＮチヤネルMOS
トランジスタ１０２に置き変わつており、制御端
子３１に供給される信号に対する動作が逆になる
ため、電圧検出回路３４も２段のインバータ構成
のものから１段インバータ構成のものに置き替え
られている。なお、この第５図回路内のＮチヤネ
ルMOSトランジスタ１０２はデイプレツシヨン
形のものを用いるようにしても良い。 第６図の内部電源回路では、第４図の降圧回路
３２としてのＰチヤネルMOSトランジスタ１０
１の代りにPNP形のバイポーラトランジスタ１
０３を用いるようにしたものであり、このように
構成しても第４図回路と同様に動作する。このと
き、制御端子３１はPNP形バイポーラトランジ
スタ１０３のベースに接続されている。 第７図の内部電源回路では、第５図の降圧回路
３２としてのＮチヤネルMOSトランジスタ１０
２の代りにNPN形のバイポーラトランジスタ１
０４を用いるようにしたものであり、このように
構成しても第５図回路と同様に動作する。なおこ
のとき、電圧検出回路３４はＰチヤネルMOSト
ランジスタ３０１とＮチヤネルMOSトランジス
タ３０２とからなる１段のCMOSインバータ３
０３で構成されている。これは第５図のインバー
タ回路３０７と同様に構成してもよいが、バイポ
ーラトランジスタ１０４により大きなベース電流
を供給するにはCMOS構成とした方が効果的で
ある。 第８図はこの発明の他の実施例の構成を示すブ
ロツク図である。この実施例回路では出力電圧の
異なる内部電源回路３０Ａ，３０Ｂを設け、それ
ぞれの出力電圧VINT1，VINT2で内部機能回路５０
の異なる部分を動作させるようにしたものであ
る。このように２つの内部電源回路３０Ａ，３０
Ｂを設けることによつて、内部機能回路５０の一
方部分では電源電圧を低くして消費電力の節減化
を図り、他方部分では電源電圧を高くして動作速
度の高速化を図るという効果を得ることができ
る。 このように上記実施例では次のような効果が実
現される。まず、各実施例ではたとえば3.5Vか
ら8Vという広い範囲の外部供給電源電圧VCCに対
し、高い電流供給能力の、3.5V一定の電圧を出
力する内部電源回路をオンチツプに得ることがで
きる。そしてこの一定したしかも降圧された内部
電源電圧の下で実効チヤネル長が1μｍ以下の
MOSトランジスタを含む内部機能回路５０が動
作するので、背景技術で説明したからまでの
MOSトランジスタのピ微細化による電源電圧制
限の問題点がすべて解消でき、これによつて劣化
現象のないサブミクロン半導体集積回路が実現で
きる。 さらに外部供給電源電圧が変化しても、降圧さ
れた一定の内部電源電圧の下で内部機能回路が動
作するので、外部供給電源電圧の変化に対して動
作速度や消費電流等の性能が一定で安定したサブ
ミクロン半導体集積回路が実現できる。同様に、
電源ノイズに対しても強い半導体集積回路が実現
するとともに、電源スパイクが入つても劣化しな
い半導体集積回路が実現できる。これによつて
1μｍ以下の実効チヤネル長のMOSトランジスタ
を含む半導体集積回路を従来の標準化電源である
5V単一電源でかつTTLインターフエースで動作
させることが可能であり、また、将来の低電圧化
されたたとえば3.5V電源の下でも同様な性能で
動作させることもできる。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば降圧
回路３２は単一のMOSトランジスタあるいはバ
イポーラトランジスタで構成する場合について説
明したが、これは２つあるいはそれ以上のトラン
ジスタを並列接続もしくは直列接続して構成する
ようにしてもよい。また第４図ないし第７図に示
す内部電源回路の出力電圧が3.5Vに設定される
場合について説明したが、これは定電圧回路３３
におけるドロツプ電圧ΔV、電圧検出回路３４に
おける閾値電圧VTHの設定によつて、MOSトラン
ジスタの実効チヤネル長が1μｍ、0.5μｍ、0.1μｍ
と縮小されるに従つてたとえば3.5V、2.5V、
0.5V等と変化させることができるのはいうまで
もない。 〔発明の効果〕 以上説明したようにこの発明によれば、広い範
囲の外部供給電源電圧の下で劣化なく、高い信頼
性でしかも一定した性能で動作し、電源スパイク
による劣化もなく、電源ノイズや変動に対して安
定に動作する半導体集積回路を提供することがで
きる。
ランジスタによつて構成された半導体集積回路に
関し、特に実効チヤネル長が1μｍ以下のMOSト
ランジスタを含む半導体集積回路に関する。 〔発明の技術的背景〕 MOSトランジスタを含む半導体集積回路の発
展にはめざましいものがあり、1960年代の後半で
は実効チヤネル長が約10μｍのMOSトランジスタ
による集積度が数十ないし数百素子のものが実現
されている。さらに微細加工化、高集積化が進
み、近年では実効チヤネル長が1.5μｍ程度で素子
数も数十万素子のVLSIへと発展を続け、将来は
実効チヤネル長が1μｍ以下のサブミクロンMOS
トランジスタによるサブミクロン半導体集積回路
の出現が予想される。 ところで、従来のMOS形の半導体集積回路で
は、外部供給電源で直接に内部機能回路を動作さ
せていて、供給電源電圧も内部機能回路を構成す
るMOSトランジスタの実効チヤネル長の縮小と
ともに低減されてきている。たとえば、現在の
1.5μｍの実効チヤネル長のものでは、5V単一電
源下で動作させている。 〔背景技術の問題点〕 MOSトランジスタの実効チヤネル長の縮小に
伴い、電源電圧を一定にした場合の条件下では素
子内の電界は上昇しており、この電界の上昇によ
つて次のような不都合が発生する。 インパクトイオン化によるホツトエレクトロ
ンやホツトホールの発生 基板電流の増大 パンチスルー耐量の低下 ソース、ドレイン各接合におけるブレークダ
ウンの発生 ホツトキヤリアのゲート絶縁膜へのトラツプ
によるMOSトランジスタの閾値電圧の経時変
化 このような不都合の発生により、外部供給電源
の電圧範囲には厳しい制限が与えられるという欠
点がある。 さらに将来のサブミクロン半導体集積回路で
は、電源電圧を現在までの標準電源である5V単
一電源よりも低いものにする必要が出てくると思
われる。これは前記したようなからの不都合
の発生を防止するためであるが、この中でも特に
ホツトキヤリアのゲート絶縁膜中へのトラツプに
よるMOSトランジスタの閾値電圧の経時変化は、
サブミクロン半導体集積回路の速度性能の著しい
劣化や、不良動作の発生を引き起こす原因とな
る。 第１図は一般的なエンハンスメント形MOSト
ランジスタの構成を示す断面図である。図におい
て１はたとえば導電型がｐ型のシリコン基板であ
り、この基板１の内表面にはn+型の一対のソー
ス領域２及びドレイン領域３が形成されている。
さらに上記ソース、ドレイン領域間のチヤネル上
にはゲート絶縁膜４を介して多結晶シリコンから
なるゲート電極５が形成されている。 第２図は上記構成でなるMOSトランジスタの
エネルギーバンド状態を示す図である。 いま第２図に示すように、シリコン基板１とゲ
ート絶縁膜４の表面との間に形成される、エレク
トロンに対するポテンシヨンバリヤφeは約3.1eV
有り、またホールに対するポテンシヨンバリヤ
φhは約3.8eV有る。ここで、素子が微細化され、
第１図中Leffで示されるMOSトランジスタの実効
チヤネル長が1μｍ以下に短縮された状態におい
て電源電圧が5Vに設定されているならば、イン
パクトイオン化によつて発生したホツトエレクト
ロンやホツトホールがそれぞれ上記ポテンシヨン
バリヤφe，φhを越えてゲート絶縁膜４中に放出
される確率は高くなる。するとエレクトロンある
いはホールがトラツプされて、閾値電圧の経時変
化が大きなものになつてしまう。他方、システム
応用上からは、システムを構成する各集積回路の
電源が共通化されることが小型化、低コスト化の
面から好ましく、またTTLコンパチビリテイ等
も考慮した場合、サブミクロン半導体集積回路も
現在の標準化電源である5V電源下で動作するの
が好ましい。しかしながら、従来のように外部供
給電源で直接に内部機能回路を動作させる方式の
半導体集積回路では、5V電源下で動作させるこ
とは上記したように特性の劣化を招き、不良の発
生を引き起すという欠点がある。 また、従来方式の半導体集積回路では、その性
能たとえば動作速度、消費電流等が外部供給電圧
に対し大きく依存して変化してしまう。このた
め、集積回路の設計上の困難度が増したり、シス
テム応用上使いにくくなる欠点がある。 またさらに、従来方式の半導体集積回路では、
応用上精度のよい電源の下で動作させなければな
らない。すなわち、精度の低い電源を用いる場
合、過大電圧が印加されると劣化したりして信頼
性上の問題を引き起し、また電源スパイクや電源
ノイズによる劣化や誤動作を伴う。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その第１の目的は、広い範囲の外
部供給電源電圧の下で劣化なく、高い信頼性で動
作する半導体集積回路を提供することにある。 この発明の第２の目的は、広い範囲の外部供給
電源電圧に対して、一定した性能で動作する半導
体集積回路を提供することにある。 この発明の第３の目的は、電源スパイクによる
劣化のない半導体集積回路を提供することにあ
る。 この発明の第４の目的は、電源ノイズや変動に
対して安定に動作する半導体集積回路を提供する
ことにある。 〔発明の概要〕 上記目的を達成するためこの発明にあつては、
電源端子に供給される電圧を降圧して内部電源線
に供給するトランジスタ素子、内部電源線におけ
る電圧より一定電圧だけ低い電圧を発生する定電
圧回路、この定電圧回路の出力電圧を所定の閾値
電圧で検出し、その検出出力を上記トランジスタ
素子の制御端子に供給する電圧検出回路で、上記
電源端子に供給される電圧より降圧された定電圧
を得る内部電源回路を構成し、この内部電源回路
で得られる定電圧の下で、MOSトランジスタよ
り構成される内部機能回路を動作させるようにし
ている。 〔発明の実施列〕 以下図面を参照してこの発明の一実施例を説明
する。第３図はこの発明に係る半導体集積回路の
構成を示すブロツク図である。 図において１０は外部から電源電圧VCCが供給
される電源端子、２０は接地電位VSSが外部から
与えられる接地端子、３０は上記端子１０に供給
される電圧を降圧して一定電圧VINTを得る内部電
源回路、４０はこの内部電源回路３０で得られる
電圧VINTが供給される内部電源線、５０はこの内
部電源線４０における電圧を電源電圧として用い
て動作する、MOSトランジスタによつて構成さ
れたたとえばダイナミツクRAM、スタテイツク
RAM、ROM、EPROM、E2PROM等のメモリ
あるいはマイクロプロセツサ、マイクロコンピユ
ータ等の論理回路からなる内部機能回路、６０は
この内部機能回路５０に入力信号を供給するため
に設けられた入力端子、７０は内部機能回路５０
からの信号を外部に出力するために設けられた出
力端子である。 上記内部電源回路３０は、制御端子３１を有す
る降圧回路３２と、この降圧回路３２の出力電圧
から一定電圧だけ降下して、降圧回路出力電圧よ
りも低い電圧を発生する定電圧回路３３と、所定
の閾値電圧でこの定電圧回路３３の出力電圧を検
出し、この検出出力が上記降圧回路３２の制御端
子３１に供給される電圧検出回路３４とから構成
されている。 上記構成でなる半導体集積回路では、電源端子
１０に供給される電圧VCCから内部電源回路３０
でこの電圧VCCよりも低い一定電圧VINTを内部機
能回路５０の電源電圧として使用するようにした
ものである。また、内部電源回路３０では次のよ
うにして電圧VCCから電圧VINTを得ている。すな
わち、降圧回路３２ではその制御端子３１に供給
される電圧検出回路３４からの出力に応じて電圧
VCCを降圧し電圧VINTを得る。さらに定電圧回路
３３はこの電圧VINTから所定の一定電圧ΔVをド
ロツプして電圧検出回路３４に供給する。電圧検
出回路３４は、上記定電圧回路３３からの出力電
圧（VINT−ΔV）を所定の閾値電圧VTHで検出す
る。この検出出力は上記降圧回路３２の制御端子
３１に供給されるため、この降圧回路３２からの
出力電圧VINTは、降圧回路３２、定電圧回路３３
及び電圧検出回路３４からなる閉ループで（VTH
＋ΔV）と一致するように制御される。 第４図ないし第７図はそれぞれ、上記第３図の
実施例回路における内部電源回路３０の具体的な
回路図である。 第４図において、降圧回路３２はエンハンスメ
ント形のＰチヤネルMOSトランジスタ１０１に
より構成され、このMOSトランジスタ１０１の
ソースが端子１０に、ドレインが内部電源線４０
にそれぞれ接続され、さらにゲートが制御端子３
１に接続されている。定電圧回路３３は直列接続
された４個のダイオード２０１〜２０４と、これ
らダイオード２０１〜２０４に電流を流すための
抵抗２０５とから構成されていて、上記内部電源
線４０に供給される電圧VINTに対してΔV＝4VF
なる定電圧ドロツプを与える。ただしVFは各ダ
イオード２０１〜２０４の順方向電圧であり、
VFを0.5VとするとΔVは2.0Vとなる。電圧検出回
路３４は、ＰチヤネルMOSトランジスタ３０１
とＮチヤネルMOSトランジスタ３０２とからな
るCMOSインバータ３０３と、これと同様の構
成をもう１つのCMOSインバータ３０４を縦続
接続して構成される。この電圧検出回路３４の閾
値電圧VTHは、主としてCMOSインバータ３０３
を構成する２つのMOSトランジスタ３０１と３
０２それぞれのスレツシヨルド電圧Vthと相互コ
ンダクタンスの比により決められ、たとえば
1.5Vとなるよう設定される。 このような構成でなる内部電源回路において、
内部電源線４０の電圧VINTが電圧検出回路３４の
閾値電圧VTHと定電圧回路３３における定電圧ド
ロツプΔVとの和よりも低いと、すなわちVINT＜
VTH＋ΔVならば、電圧検出回路３４の出力信号
は低レベル（VSS電位）となり、これによつてＰ
チヤネルMOSトランジスタ１０１の導通度が上
がり、内部電源線４０の電圧VINTが高められる。
これとは逆にVINT＞VTH＋ΔVならば電圧検出回
路３４の出力信号は高レベル（VCC電位）とな
り、これによつてＰチヤネルMOSトランジスタ
１０１の導通度が下がり、内部電源線４０の電圧
VINTは今度は低くなる。以上の動作により、内部
電源線４０の電圧VINTは、 VINT＝VTH＋ΔV に設定されることになる。すなわち、この回路で
は上記したようにΔVが2.0V、VTHが1.5Vになつ
ているため、VINTは3.5V一定に設定され、外部供
給電源電圧VCCの値が5V一定のときにも、あるい
は電圧変動、電源スパイクや電源ノズルによる変
動に対しても、VINTの値は3.5V一定のままとな
る。 第５図の内部電源回路は、降圧回路３２がエン
ハンスメント形のＮチヤネルMOSトランジスタ
１０２で構成される場合の例を示す。そしてこの
MOSトランジスタ１０２のドレインが端子１０
に、ソースが内部電源線４０にそれぞれ接続さ
れ、ゲートが制御端子３１に接続されている。こ
のとき電圧検出回路３４は、ＮチヤネルのMOS
トランジスタ３０５と負荷抵抗３０６とからなる
インバータ回路３０７によつて構成される。すな
わち、この回路は第４図回路とくらべて、Ｐチヤ
ネルMOSトランジスタ１０１がＮチヤネルMOS
トランジスタ１０２に置き変わつており、制御端
子３１に供給される信号に対する動作が逆になる
ため、電圧検出回路３４も２段のインバータ構成
のものから１段インバータ構成のものに置き替え
られている。なお、この第５図回路内のＮチヤネ
ルMOSトランジスタ１０２はデイプレツシヨン
形のものを用いるようにしても良い。 第６図の内部電源回路では、第４図の降圧回路
３２としてのＰチヤネルMOSトランジスタ１０
１の代りにPNP形のバイポーラトランジスタ１
０３を用いるようにしたものであり、このように
構成しても第４図回路と同様に動作する。このと
き、制御端子３１はPNP形バイポーラトランジ
スタ１０３のベースに接続されている。 第７図の内部電源回路では、第５図の降圧回路
３２としてのＮチヤネルMOSトランジスタ１０
２の代りにNPN形のバイポーラトランジスタ１
０４を用いるようにしたものであり、このように
構成しても第５図回路と同様に動作する。なおこ
のとき、電圧検出回路３４はＰチヤネルMOSト
ランジスタ３０１とＮチヤネルMOSトランジス
タ３０２とからなる１段のCMOSインバータ３
０３で構成されている。これは第５図のインバー
タ回路３０７と同様に構成してもよいが、バイポ
ーラトランジスタ１０４により大きなベース電流
を供給するにはCMOS構成とした方が効果的で
ある。 第８図はこの発明の他の実施例の構成を示すブ
ロツク図である。この実施例回路では出力電圧の
異なる内部電源回路３０Ａ，３０Ｂを設け、それ
ぞれの出力電圧VINT1，VINT2で内部機能回路５０
の異なる部分を動作させるようにしたものであ
る。このように２つの内部電源回路３０Ａ，３０
Ｂを設けることによつて、内部機能回路５０の一
方部分では電源電圧を低くして消費電力の節減化
を図り、他方部分では電源電圧を高くして動作速
度の高速化を図るという効果を得ることができ
る。 このように上記実施例では次のような効果が実
現される。まず、各実施例ではたとえば3.5Vか
ら8Vという広い範囲の外部供給電源電圧VCCに対
し、高い電流供給能力の、3.5V一定の電圧を出
力する内部電源回路をオンチツプに得ることがで
きる。そしてこの一定したしかも降圧された内部
電源電圧の下で実効チヤネル長が1μｍ以下の
MOSトランジスタを含む内部機能回路５０が動
作するので、背景技術で説明したからまでの
MOSトランジスタのピ微細化による電源電圧制
限の問題点がすべて解消でき、これによつて劣化
現象のないサブミクロン半導体集積回路が実現で
きる。 さらに外部供給電源電圧が変化しても、降圧さ
れた一定の内部電源電圧の下で内部機能回路が動
作するので、外部供給電源電圧の変化に対して動
作速度や消費電流等の性能が一定で安定したサブ
ミクロン半導体集積回路が実現できる。同様に、
電源ノイズに対しても強い半導体集積回路が実現
するとともに、電源スパイクが入つても劣化しな
い半導体集積回路が実現できる。これによつて
1μｍ以下の実効チヤネル長のMOSトランジスタ
を含む半導体集積回路を従来の標準化電源である
5V単一電源でかつTTLインターフエースで動作
させることが可能であり、また、将来の低電圧化
されたたとえば3.5V電源の下でも同様な性能で
動作させることもできる。 なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能である。たとえば降圧
回路３２は単一のMOSトランジスタあるいはバ
イポーラトランジスタで構成する場合について説
明したが、これは２つあるいはそれ以上のトラン
ジスタを並列接続もしくは直列接続して構成する
ようにしてもよい。また第４図ないし第７図に示
す内部電源回路の出力電圧が3.5Vに設定される
場合について説明したが、これは定電圧回路３３
におけるドロツプ電圧ΔV、電圧検出回路３４に
おける閾値電圧VTHの設定によつて、MOSトラン
ジスタの実効チヤネル長が1μｍ、0.5μｍ、0.1μｍ
と縮小されるに従つてたとえば3.5V、2.5V、
0.5V等と変化させることができるのはいうまで
もない。 〔発明の効果〕 以上説明したようにこの発明によれば、広い範
囲の外部供給電源電圧の下で劣化なく、高い信頼
性でしかも一定した性能で動作し、電源スパイク
による劣化もなく、電源ノイズや変動に対して安
定に動作する半導体集積回路を提供することがで
きる。
第１図および第２図はそれぞれ一般的なMOS
トランジスタの断面図およびエネルギーバンド状
態図、第３図はこの発明の一実施例の構成を示す
ブロツク図、第４図ないし第７図はそれぞれ第３
図の実施例回路の一部分を具体的に示す回路図、
第８図はこの発明の他の実施例の構成を示すブロ
ツク図である。 １０…電源端子、２０…接地端子、３０…内部
電源回路、４０…内部電源線、５０…内部機能回
路、６０…入力端子、７０…出力端子、３１…制
御端子、３２…降圧回路、３３…定電圧回路、３
４…電圧検出回路、１０１…ＰチヤネルMOSト
ランジスタ、１０２…ＮチヤネルMOSトランジ
スタ、１０３…PNP形バイポーラトランジスタ、
１０４…NPN形バイポーラトランジスタ。
トランジスタの断面図およびエネルギーバンド状
態図、第３図はこの発明の一実施例の構成を示す
ブロツク図、第４図ないし第７図はそれぞれ第３
図の実施例回路の一部分を具体的に示す回路図、
第８図はこの発明の他の実施例の構成を示すブロ
ツク図である。 １０…電源端子、２０…接地端子、３０…内部
電源回路、４０…内部電源線、５０…内部機能回
路、６０…入力端子、７０…出力端子、３１…制
御端子、３２…降圧回路、３３…定電圧回路、３
４…電圧検出回路、１０１…ＰチヤネルMOSト
ランジスタ、１０２…ＮチヤネルMOSトランジ
スタ、１０３…PNP形バイポーラトランジスタ、
１０４…NPN形バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 外部から電源電圧が供給される電源端子と、
制御端子を有し上記電源端子の電圧を降圧する降
圧手段と、上記降圧手段によつて降圧された電圧
が供給される内部電源線と、上記内部電源線にお
ける電圧より所定の一定電圧だけ低い電圧を発生
する手段と、この手段の発生電圧を所定の閾値電
圧で検出するとともにその検出出力が上記降圧手
段の制御端子に供給される電圧検出手段と、上記
内部電源線に供給される電圧を電源電圧として動
作する、MISトランジスタで構成された機能回路
とを具備したことを特徴とする半導体集積回路。 ２ 前記降圧手段がトランジスタ素子である特許
請求の範囲第１項に記載の半導体集積回路。 ３ 前記トランジスタ素子がＰチヤネルMOSト
ランジスタである特許請求の範囲第２項に記載の
半導体集積回路。 ４ 前記トランジスタ素子がＮチヤネルMOSト
ランジスタである特許請求の範囲第２項に記載の
半導体集積回路。 ５ 前記トランジスタ素子がPNP形のバイポー
ラトランジスタである特許請求の範囲第２項に記
載の半導体集積回路。 ６ 前記トランジスタ素子がNPN形のバイポー
ラトランジスタである特許請求の範囲第２項に記
載の半導体集積回路。 ７ 内部電源線における電圧より所定の一定電圧
だけ低い電圧を発生する前記手段が、１つのPN
接合ダイオードあるいは直列接続された２つ以上
のPN接合ダイオードを含んでいる特許請求の範
囲第１項に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22245282A JPS59112640A (ja) | 1982-12-18 | 1982-12-18 | 半導体集積回路 |
| US06556686 US4585955B1 (en) | 1982-12-15 | 1983-11-30 | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| EP83112538A EP0113458B1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
| DE8383112538T DE3380709D1 (en) | 1982-12-15 | 1983-12-13 | Mis semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22245282A JPS59112640A (ja) | 1982-12-18 | 1982-12-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112640A JPS59112640A (ja) | 1984-06-29 |
| JPH0157504B2 true JPH0157504B2 (ja) | 1989-12-06 |
Family
ID=16782626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22245282A Granted JPS59112640A (ja) | 1982-12-15 | 1982-12-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112640A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3009109B2 (ja) * | 1989-11-07 | 2000-02-14 | 富士通株式会社 | 半導体集積回路 |
| US5309040A (en) * | 1989-11-07 | 1994-05-03 | Fujitsu Limited | Voltage reducing circuit |
| US5200921A (en) * | 1990-09-20 | 1993-04-06 | Fujitsu Limited | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
| JP2839203B2 (ja) * | 1990-09-20 | 1998-12-16 | 富士通株式会社 | 半導体集積回路 |
-
1982
- 1982-12-18 JP JP22245282A patent/JPS59112640A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112640A (ja) | 1984-06-29 |
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