JPH0614061A - 位相調整回路 - Google Patents
位相調整回路Info
- Publication number
- JPH0614061A JPH0614061A JP4167701A JP16770192A JPH0614061A JP H0614061 A JPH0614061 A JP H0614061A JP 4167701 A JP4167701 A JP 4167701A JP 16770192 A JP16770192 A JP 16770192A JP H0614061 A JPH0614061 A JP H0614061A
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- Japan
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- data
- pulse
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- parallel
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Abstract
(57)【要約】
【目的】 本発明は位相調整回路に関し、位相遅延メモ
リを無くし回路を簡素化し、かつ書込みと読出しタイミ
ングの位相調整を確実に行うことを目的とする。 【構成】 入力されたシルアル・データをｎ本のパラレ
ル・データに変換するＳ／Ｐ変換部１と、ｎ本のパラレ
ル・データを記憶する記憶部２と、記憶部から読み出さ
れたｎ本のパラレル・データをシリアル・データに変換
するＰ／Ｓ変換部３と、記憶部への書込みタイミングWT
記憶部からの読出しタイミングRTの位相を比較する位相
比較部４と、位相の比較結果と装置フレームパルスP2の
位相を比較し、比較結果に基づき記憶部からの読出しタ
イミングパルスを作成し、記憶部に１／ｎの周期で供給
する読出しタイミングパルス発生部５とを備え、入力デ
ータをシリアル／パラレル変換した後、データを並列に
処理することにより、データの位相調整を行うように構
成する。
リを無くし回路を簡素化し、かつ書込みと読出しタイミ
ングの位相調整を確実に行うことを目的とする。 【構成】 入力されたシルアル・データをｎ本のパラレ
ル・データに変換するＳ／Ｐ変換部１と、ｎ本のパラレ
ル・データを記憶する記憶部２と、記憶部から読み出さ
れたｎ本のパラレル・データをシリアル・データに変換
するＰ／Ｓ変換部３と、記憶部への書込みタイミングWT
記憶部からの読出しタイミングRTの位相を比較する位相
比較部４と、位相の比較結果と装置フレームパルスP2の
位相を比較し、比較結果に基づき記憶部からの読出しタ
イミングパルスを作成し、記憶部に１／ｎの周期で供給
する読出しタイミングパルス発生部５とを備え、入力デ
ータをシリアル／パラレル変換した後、データを並列に
処理することにより、データの位相調整を行うように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は位相調整回路に関し、特
に、伝送路や端末装置等から入力されたデータのフレー
ム位相を、装置内のフレーム位相に同期させることがで
きる位相調整回路に関する。ここで、装置とは、例え
ば、ビット多重化装置であり、装置フレームとはビット
多重するときの基準フレームパルスである。
に、伝送路や端末装置等から入力されたデータのフレー
ム位相を、装置内のフレーム位相に同期させることがで
きる位相調整回路に関する。ここで、装置とは、例え
ば、ビット多重化装置であり、装置フレームとはビット
多重するときの基準フレームパルスである。
【０００２】
【従来の技術】図６は従来の位相調整回路の一例であ
り、図７は図６の信号タイミングチャートである。図
中、１１はセレクタ、１２は位相遅延メモリ、１３は位
相調整メモリ、１４は位相比較回路である。また、ＤＩ
は受信データ、Ｐ１は受信フレームパルス、ＤＯは出力
データ、Ｐ２は装置フレームパルス、ＳＬは選択信号で
ある。さらに、位相調整メモリ１３において、ＷＲはラ
イトリセット、ＲＲはリードリセットである。
り、図７は図６の信号タイミングチャートである。図
中、１１はセレクタ、１２は位相遅延メモリ、１３は位
相調整メモリ、１４は位相比較回路である。また、ＤＩ
は受信データ、Ｐ１は受信フレームパルス、ＤＯは出力
データ、Ｐ２は装置フレームパルス、ＳＬは選択信号で
ある。さらに、位相調整メモリ１３において、ＷＲはラ
イトリセット、ＲＲはリードリセットである。
【０００３】図示のように、受信データＤＩと受信フレ
ームパルスＰ１は、一方では並列に直接セレクタ１１に
入力され（Ａ，Ｂ参照）、他方では並列に位相遅延メモ
リ１２に入力された後、図７に示すように、半フレーム
遅延されてセレクタ１１に入力される（Ｃ，Ｄ参照）。
一方、装置フレームパルスＰ２は位相比較回路１４と位
相調整メモリ１３のリード側ＲＲに入力される（Ｆ）。
位相比較回路１４はセレクタ１１から出力される書込み
タイミングパルスＷＲと装置フレームパルスＰ２の位相
を比較し、これらの位相に遅延が有るか、遅延が無いか
（即ち、書込みと読出しが接近しているか）の何れかを
検出し、一方を選択する選択信号ＳＬをセレクタ１１に
送り、セレクタ１１は、これらの位相が離れている場合
には半フレーム遅延させないそのままのデータを位相調
整メモリ１３に送り、位相が接近している場合には半フ
レーム遅延している側を選択して、そのデータを位相調
整メモリ１３に書込む。
ームパルスＰ１は、一方では並列に直接セレクタ１１に
入力され（Ａ，Ｂ参照）、他方では並列に位相遅延メモ
リ１２に入力された後、図７に示すように、半フレーム
遅延されてセレクタ１１に入力される（Ｃ，Ｄ参照）。
一方、装置フレームパルスＰ２は位相比較回路１４と位
相調整メモリ１３のリード側ＲＲに入力される（Ｆ）。
位相比較回路１４はセレクタ１１から出力される書込み
タイミングパルスＷＲと装置フレームパルスＰ２の位相
を比較し、これらの位相に遅延が有るか、遅延が無いか
（即ち、書込みと読出しが接近しているか）の何れかを
検出し、一方を選択する選択信号ＳＬをセレクタ１１に
送り、セレクタ１１は、これらの位相が離れている場合
には半フレーム遅延させないそのままのデータを位相調
整メモリ１３に送り、位相が接近している場合には半フ
レーム遅延している側を選択して、そのデータを位相調
整メモリ１３に書込む。
【０００４】従って、図７のＥ，Ｆで示すように、位相
調整メモリ１３からは装置フレームパルスＰ２の位相に
同期したデータを出力することができる。なお、位相調
整メモリ１３は、いわゆる先入れ先出し（ＦＩＦＯ）メ
モリである。ところで、受信データＤＩのフレーム位相
と装置からのフレーム位相は通常は非同期状態にある。
つまり、受信データの位相は不明である。従って、位相
調整メモリ１３への書込みタイミングと位相調整メモリ
１３からの読出しタイミングが接近すると、書き込む前
に読み出しが行われることがあり、その結果メモリ誤動
作の原因となることがある。そこで、図６の位相調整メ
モリ１３におけるＷＲ（ライトリセット）パルスタイミ
ングと、ＲＲ（リードリセット）パルスタイミングとの
位相マージン、即ち、書込みタイミングと読出しタイミ
ングとの位相差を確保するため、位相調整メモリ１３へ
の書込み側の位相を位相遅延メモリ１２で半フレーム遅
延させている。従って、書込みと読出しの位相の遅延の
有無に応じて一方を選択し、これらに位相差があるよう
にして位相調整メモリ１３に書き込んでいる。即ち、位
相比較回路１４はＷＲパルスとＲＲパルスの位相を比較
し、書込みと読出しの位相が接近した場合にセレクタ１
１を切り換えている。
調整メモリ１３からは装置フレームパルスＰ２の位相に
同期したデータを出力することができる。なお、位相調
整メモリ１３は、いわゆる先入れ先出し（ＦＩＦＯ）メ
モリである。ところで、受信データＤＩのフレーム位相
と装置からのフレーム位相は通常は非同期状態にある。
つまり、受信データの位相は不明である。従って、位相
調整メモリ１３への書込みタイミングと位相調整メモリ
１３からの読出しタイミングが接近すると、書き込む前
に読み出しが行われることがあり、その結果メモリ誤動
作の原因となることがある。そこで、図６の位相調整メ
モリ１３におけるＷＲ（ライトリセット）パルスタイミ
ングと、ＲＲ（リードリセット）パルスタイミングとの
位相マージン、即ち、書込みタイミングと読出しタイミ
ングとの位相差を確保するため、位相調整メモリ１３へ
の書込み側の位相を位相遅延メモリ１２で半フレーム遅
延させている。従って、書込みと読出しの位相の遅延の
有無に応じて一方を選択し、これらに位相差があるよう
にして位相調整メモリ１３に書き込んでいる。即ち、位
相比較回路１４はＷＲパルスとＲＲパルスの位相を比較
し、書込みと読出しの位相が接近した場合にセレクタ１
１を切り換えている。
【０００５】
【発明が解決しようとする課題】図６の従来の位相調整
回路では、書込みと読出しのタイミングのマージンを確
保するために、これらの位相を半フレームだけ位相を遅
延させる位相遅延メモリが必要になる。従って、この位
相遅延メモリ分だけ回路規模が大きくなってしまう問題
があり、結果的に回路の信頼性の向上につながらない問
題がある。
回路では、書込みと読出しのタイミングのマージンを確
保するために、これらの位相を半フレームだけ位相を遅
延させる位相遅延メモリが必要になる。従って、この位
相遅延メモリ分だけ回路規模が大きくなってしまう問題
があり、結果的に回路の信頼性の向上につながらない問
題がある。
【０００６】本発明の目的は、位相遅延メモリを無く
し、回路を簡素化し、かつ書込みと読出しタイミングの
位相調整を確実に行うことができる位相調整回路を提供
することにある。
し、回路を簡素化し、かつ書込みと読出しタイミングの
位相調整を確実に行うことができる位相調整回路を提供
することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、１は入力されたシルアル・データＤＩ
をｎ本のパラレル・データに変換するシリアル／パラレ
ル（Ｓ／Ｐ）変換部であり、２はパラレル・データを記
憶する記憶部であり、３は記憶部から読み出されたｎ本
のパラレル・データをシリアル・データ出力ＤＯに変換
するパラレル／シリアル（Ｐ／Ｓ）変換部であり、４は
記憶部への書込みタイミング・パルスＷＴと記憶部から
の読出しタイミング・パルスＲＴの位相を比較する位相
比較部であり、５は位相の比較結果と装置フレームパル
スの位相を比較し、比較結果に基づき記憶部からの読出
しタイミングパルスＲＴを作成し、記憶部に供給する読
出しタイミングパルス発生部である。前述のように、Ｄ
Ｉは受信データ、Ｐ１は受信フレームパルス、ＷＴはラ
イトタイミング・パルス、ＲＴはリードタイミング・パ
ルス、Ｐ２は装置フレームパルス、ＤＯは出力データで
ある。
図である。図中、１は入力されたシルアル・データＤＩ
をｎ本のパラレル・データに変換するシリアル／パラレ
ル（Ｓ／Ｐ）変換部であり、２はパラレル・データを記
憶する記憶部であり、３は記憶部から読み出されたｎ本
のパラレル・データをシリアル・データ出力ＤＯに変換
するパラレル／シリアル（Ｐ／Ｓ）変換部であり、４は
記憶部への書込みタイミング・パルスＷＴと記憶部から
の読出しタイミング・パルスＲＴの位相を比較する位相
比較部であり、５は位相の比較結果と装置フレームパル
スの位相を比較し、比較結果に基づき記憶部からの読出
しタイミングパルスＲＴを作成し、記憶部に供給する読
出しタイミングパルス発生部である。前述のように、Ｄ
Ｉは受信データ、Ｐ１は受信フレームパルス、ＷＴはラ
イトタイミング・パルス、ＲＴはリードタイミング・パ
ルス、Ｐ２は装置フレームパルス、ＤＯは出力データで
ある。
【０００８】
【作用】本発明では、図示の如く、シリアル受信データ
ＤＩをｎ本のパラレルデータに変換して位相調整メモリ
２に並列に書込み、また、ｎ本のパラレルデータで読み
出してシリアルデータに変換して出力し、この際、位相
調整メモリ２の読出しタイミング・パルスＲＴの読出し
周期を１／ｎにし、書込みタイミング・パルスＷＴと読
出しタイミング・パルスＲＴの位相を比較し、読出しタ
イミング・パルスＲＴの位相を変化させることにより、
データの位相調整を行う。
ＤＩをｎ本のパラレルデータに変換して位相調整メモリ
２に並列に書込み、また、ｎ本のパラレルデータで読み
出してシリアルデータに変換して出力し、この際、位相
調整メモリ２の読出しタイミング・パルスＲＴの読出し
周期を１／ｎにし、書込みタイミング・パルスＷＴと読
出しタイミング・パルスＲＴの位相を比較し、読出しタ
イミング・パルスＲＴの位相を変化させることにより、
データの位相調整を行う。
【０００９】
【実施例】図２は本発明の位相調整回路の一実施例ブロ
ック図であり、図３〜５は信号タイミングチャートであ
る。本例では２本のパラレルデータ、即ち、ｎ＝２の場
合で説明する。図示のように、Ｓ／Ｐ変換部１は複数の
Ｄ形フリップ・フロップとＯＲゲートで構成され、位相
比較回路４は複数のＤ形フリップ・フロップとＡＮＤゲ
ートで構成され、読出しタイミングパルス発生回路５は
各２個のＤ形フリップ・フロップとＯＲゲート、及びセ
レクタで構成される。なお、Ｃ１は受信クロック、Ｃ２
はデータＳ／Ｐ用クロック、ＲＣＫは位相調整メモリか
らの読出しクロック、ＳはＲＲパルス位相切換信号であ
る。各回路の概略動作は以下の通りである。
ック図であり、図３〜５は信号タイミングチャートであ
る。本例では２本のパラレルデータ、即ち、ｎ＝２の場
合で説明する。図示のように、Ｓ／Ｐ変換部１は複数の
Ｄ形フリップ・フロップとＯＲゲートで構成され、位相
比較回路４は複数のＤ形フリップ・フロップとＡＮＤゲ
ートで構成され、読出しタイミングパルス発生回路５は
各２個のＤ形フリップ・フロップとＯＲゲート、及びセ
レクタで構成される。なお、Ｃ１は受信クロック、Ｃ２
はデータＳ／Ｐ用クロック、ＲＣＫは位相調整メモリか
らの読出しクロック、ＳはＲＲパルス位相切換信号であ
る。各回路の概略動作は以下の通りである。
【００１０】まず、Ｓ／Ｐ変換部１は、受信データＤＩ
の速度を１／２にして、位相調整メモリ２に入力するデ
ータ及びＷＲパルスを作成する。ＷＲパルスの入力は受
信フレームパルスＰ１の周期を１／２にし、２フレーム
に１回入力させるものであり、位相調整メモリ２には２
フレーム分のデータが書き込まれる。Ｐ／Ｓ変換部３は
位相調整メモリ２から読み出したパラレルデータをシリ
アルデータに変換して出力する。
の速度を１／２にして、位相調整メモリ２に入力するデ
ータ及びＷＲパルスを作成する。ＷＲパルスの入力は受
信フレームパルスＰ１の周期を１／２にし、２フレーム
に１回入力させるものであり、位相調整メモリ２には２
フレーム分のデータが書き込まれる。Ｐ／Ｓ変換部３は
位相調整メモリ２から読み出したパラレルデータをシリ
アルデータに変換して出力する。
【００１１】位相比較回路４はＷＲパルスとＲＲパルス
の位相を比較するためのもので、±４クロック以内に書
込みと読出しの両方のパルス、即ち、ＷＲパルス及びＲ
Ｒパルスが接近した場合にＲＲパルスのタイミングをず
らすためのトリガパルスＪを出力する（図５参照）。読
出しタイミングパルス発生回路５は２フレームに１回づ
つ位相調整メモリ２に入力するＲＲパルスを作成し、位
相比較回路４における位相比較結果によってトリガパル
スＪを発生した場合、ＲＲパルスの位相を切り換え（１
フレームずらす）位相マージンを確保する。
の位相を比較するためのもので、±４クロック以内に書
込みと読出しの両方のパルス、即ち、ＷＲパルス及びＲ
Ｒパルスが接近した場合にＲＲパルスのタイミングをず
らすためのトリガパルスＪを出力する（図５参照）。読
出しタイミングパルス発生回路５は２フレームに１回づ
つ位相調整メモリ２に入力するＲＲパルスを作成し、位
相比較回路４における位相比較結果によってトリガパル
スＪを発生した場合、ＲＲパルスの位相を切り換え（１
フレームずらす）位相マージンを確保する。
【００１２】以下に、図３〜５の信号タイミングチャー
トについて説明する。図３（Ａ），（Ｂ）は本発明にお
ける受信データのＳ／Ｐ変換の信号タイミングチャート
である。Ｓ／Ｐ変換部１において、受信データＤＩの一
方が２段目のＤ−ＦＦに入力され、同時に１段目のＤ−
ＦＦに入力されると、受信クロックＣ１により受信デー
タは２段目にシフトされ、２段目のＤ−ＦＦにはデータ
Ｓ／Ｐ用クロック（即ち、ライトクロックＷＣＫ）Ｃ２
が入力されているので、２段目のＤ−ＦＦからはＡ，Ｂ
のようなパラレルデータが位相調整メモリ２に出力され
る。即ち、Ａは受信データＤＩのａ，ｃ，ｅ，ｇ，・・
・となり、Ｂは受信データＤＩのｂ，ｄ，ｆ，ｈ，・・
・となる。
トについて説明する。図３（Ａ），（Ｂ）は本発明にお
ける受信データのＳ／Ｐ変換の信号タイミングチャート
である。Ｓ／Ｐ変換部１において、受信データＤＩの一
方が２段目のＤ−ＦＦに入力され、同時に１段目のＤ−
ＦＦに入力されると、受信クロックＣ１により受信デー
タは２段目にシフトされ、２段目のＤ−ＦＦにはデータ
Ｓ／Ｐ用クロック（即ち、ライトクロックＷＣＫ）Ｃ２
が入力されているので、２段目のＤ−ＦＦからはＡ，Ｂ
のようなパラレルデータが位相調整メモリ２に出力され
る。即ち、Ａは受信データＤＩのａ，ｃ，ｅ，ｇ，・・
・となり、Ｂは受信データＤＩのｂ，ｄ，ｆ，ｈ，・・
・となる。
【００１３】３段目のＤ−ＦＦを受けるＯＲゲートの出
力Ｃはライトリセットパルス（ＷＲパルス）であり、受
信データの２フレーム毎に、ＷＲパルスを位相調整メモ
リ２に出力する。即ち、３段目のＤ−ＦＦに入力される
受信フレームパルスＰ１は受信データの１フレーム毎に
１パルスであるのに対して、このＤ−ＦＦはＸＱ端子か
らＤ端子にフィードバックされるので受信データの２フ
レームで１サイクルとなる。従って、このＤ−ＦＦのＱ
出力と受信フレームパルスＰ１の論理和を取ることによ
り受信データの２フレーム毎に１パルスを出力する。従
って、受信データの２フレームに１回のリセットが行わ
れることになる。
力Ｃはライトリセットパルス（ＷＲパルス）であり、受
信データの２フレーム毎に、ＷＲパルスを位相調整メモ
リ２に出力する。即ち、３段目のＤ−ＦＦに入力される
受信フレームパルスＰ１は受信データの１フレーム毎に
１パルスであるのに対して、このＤ−ＦＦはＸＱ端子か
らＤ端子にフィードバックされるので受信データの２フ
レームで１サイクルとなる。従って、このＤ−ＦＦのＱ
出力と受信フレームパルスＰ１の論理和を取ることによ
り受信データの２フレーム毎に１パルスを出力する。従
って、受信データの２フレームに１回のリセットが行わ
れることになる。
【００１４】図４（Ａ），（Ｂ）は本発明における受信
データのＰ／Ｓ変換及びリードリセット（ＲＲ）作成の
信号タイミングチャートである。Ｄ，Ｅは位相調整メモ
リ２からの出力データであり、何れもセレクタ３に入力
される。Ｐ２は装置フレームパルスであり、Ｆは読出し
タイミングパルス発生回路５から発生されるＲＲパルス
であり、受信データの２フレームに１回のリセットを行
う。Ｇはセレクタ３に入力され、Ｐ／Ｓ変換を行うため
のパルスである。このパルスタイミングにより、セレク
タ３から図示のようなシリアルデータを得る。
データのＰ／Ｓ変換及びリードリセット（ＲＲ）作成の
信号タイミングチャートである。Ｄ，Ｅは位相調整メモ
リ２からの出力データであり、何れもセレクタ３に入力
される。Ｐ２は装置フレームパルスであり、Ｆは読出し
タイミングパルス発生回路５から発生されるＲＲパルス
であり、受信データの２フレームに１回のリセットを行
う。Ｇはセレクタ３に入力され、Ｐ／Ｓ変換を行うため
のパルスである。このパルスタイミングにより、セレク
タ３から図示のようなシリアルデータを得る。
【００１５】図５（Ａ），（Ｂ）は本発明の位相比較回
路における信号タイミングチャートである。（Ａ）は書
込みと読出しタイミングが接近していなくて位相が確保
されている状態であり、（Ｂ）は書込みと読出しのタイ
ミングが接近している状態である。図２に示すＯＲゲー
トからの出力Ｃが位相比較回路４の書込み側の１段目の
Ｄ−ＦＦとＡＮＤゲートに入力される。クロックＣは２
段目、３段目のＤ−ＦＦの出力と共にＡＮＤゲートに入
力されるので、その結果、ＡＮＤゲートの出力Ｈは、図
示のように４クロック幅となる。
路における信号タイミングチャートである。（Ａ）は書
込みと読出しタイミングが接近していなくて位相が確保
されている状態であり、（Ｂ）は書込みと読出しのタイ
ミングが接近している状態である。図２に示すＯＲゲー
トからの出力Ｃが位相比較回路４の書込み側の１段目の
Ｄ−ＦＦとＡＮＤゲートに入力される。クロックＣは２
段目、３段目のＤ−ＦＦの出力と共にＡＮＤゲートに入
力されるので、その結果、ＡＮＤゲートの出力Ｈは、図
示のように４クロック幅となる。
【００１６】一方、位相調整メモリ２への読出しクロッ
クＲＣＫは読出し側の各段のＤ−ＦＦに入力され、セレ
クタ５からのＲＲパルス（即ち、Ｆ）は１段目のＤ−Ｆ
Ｆに入力される。書込み側と同様に、ＡＮＤゲートから
は４クロック幅の出力Ｉが得られる。ところで、（Ａ）
に示す位相が接近していない状態では、一方の４クロッ
ク幅Ｈと、他方の４クロック幅Ｉは離れた状態にあり、
書込みと読出しタイミングが離れた状態であり位相調整
の必要がないことがわかる。一方、（Ｂ）に示すよう
に、両方が接近してくると、４クロック幅ＨとＩが重な
る部分が生じる。この状態では図示のように、両方とも
“Ｌ”レベルとなる部分があるので、位相比較回路４の
ＯＲゲートは、この時にローレベルパルスＪを出力す
る。このパルスＪが位相調整用のトリガパルスである。
このトリガパルスによりＲＲパルスの出力位相を１フレ
ームずらすことができる。即ち、トリガパルスＪは読出
しタイミングパルス発生回路５のＤ−ＦＦに入力され、
ＲＲパルス位相切換信号ＳをセレクタＳに出力し、その
結果、セレクタは装置フレームパルスＰ２の一方のタイ
ミングを選択する。
クＲＣＫは読出し側の各段のＤ−ＦＦに入力され、セレ
クタ５からのＲＲパルス（即ち、Ｆ）は１段目のＤ−Ｆ
Ｆに入力される。書込み側と同様に、ＡＮＤゲートから
は４クロック幅の出力Ｉが得られる。ところで、（Ａ）
に示す位相が接近していない状態では、一方の４クロッ
ク幅Ｈと、他方の４クロック幅Ｉは離れた状態にあり、
書込みと読出しタイミングが離れた状態であり位相調整
の必要がないことがわかる。一方、（Ｂ）に示すよう
に、両方が接近してくると、４クロック幅ＨとＩが重な
る部分が生じる。この状態では図示のように、両方とも
“Ｌ”レベルとなる部分があるので、位相比較回路４の
ＯＲゲートは、この時にローレベルパルスＪを出力す
る。このパルスＪが位相調整用のトリガパルスである。
このトリガパルスによりＲＲパルスの出力位相を１フレ
ームずらすことができる。即ち、トリガパルスＪは読出
しタイミングパルス発生回路５のＤ−ＦＦに入力され、
ＲＲパルス位相切換信号ＳをセレクタＳに出力し、その
結果、セレクタは装置フレームパルスＰ２の一方のタイ
ミングを選択する。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
半フレームだけ位相を遅延させる位相遅延回路が不要と
なり、これによる回路規模を簡素化することができ、か
つ書込みと読出しタイミングの位相差を充分に確保する
ことができ、結果的に、位相調整回路の信頼性を向上さ
せることができる。
半フレームだけ位相を遅延させる位相遅延回路が不要と
なり、これによる回路規模を簡素化することができ、か
つ書込みと読出しタイミングの位相差を充分に確保する
ことができ、結果的に、位相調整回路の信頼性を向上さ
せることができる。
【図１】本発明の基本構成図である。
【図２】本発明の一実施例構成図である。
【図３】本発明におけるＳ／Ｐ変換の信号タイミングチ
ャートである。
ャートである。
【図４】本発明におけるＰ／Ｓ変換及びリードリセット
の信号タイミングチャートである。
の信号タイミングチャートである。
【図５】本発明の位相比較回路における信号タイミング
チャートである。
チャートである。
【図６】従来の位相調整回路の一例である。
【図７】従来の信号タイミングチャートである。
１…Ｓ／Ｐ変換部 ２…位相調整メモリ ３…Ｐ／Ｓ変換部 ４…位相比較回路 ５…リードタイミングパルス発生回路 １１…セレクタ １２…位相遅延メモリ
Claims (2)
- 【請求項１】 位相調整回路において、 入力されたシルアル・データをｎ本のパラレル・データ
に変換するシリアル／パラレル（Ｓ／Ｐ）変換部（１）
と、 ｎ本のパラレル・データを記憶する記憶部（２）と、 前記記憶部から読み出されたｎ本のパラレル・データを
シリアル・データに変換するパラレル／シリアル（Ｐ／
Ｓ）変換部（３）と、 前記記憶部への書込みタイミング（ＷＴ）と前記記憶部
からの読出しタイミング（ＲＴ）の位相を比較する位相
比較部（４）と、 前記位相の比較結果と装置フレームパルス（Ｐ２）の位
相を比較し、比較結果に基づき前記記憶部からの読出し
タイミングパルスを作成し、前記記憶部に１／ｎの周期
で供給する読出しタイミングパルス発生部（５）とを備
え、 入力データをシリアル／パラレル変換した後、データを
並列に処理することにより、データの位相調整を行うこ
とを特徴とする位相調整回路。 - 【請求項２】 前記読出しタイミングパルスの位相を変
化させることによりデータの位相調整を行う請求項１に
記載の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167701A JPH0614061A (ja) | 1992-06-25 | 1992-06-25 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167701A JPH0614061A (ja) | 1992-06-25 | 1992-06-25 | 位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0614061A true JPH0614061A (ja) | 1994-01-21 |
Family
ID=15854617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167701A Withdrawn JPH0614061A (ja) | 1992-06-25 | 1992-06-25 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
-
1992
- 1992-06-25 JP JP4167701A patent/JPH0614061A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
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