JPH0614061A - Phase adjustment circuit - Google Patents
Phase adjustment circuitInfo
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- JPH0614061A JPH0614061A JP4167701A JP16770192A JPH0614061A JP H0614061 A JPH0614061 A JP H0614061A JP 4167701 A JP4167701 A JP 4167701A JP 16770192 A JP16770192 A JP 16770192A JP H0614061 A JPH0614061 A JP H0614061A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は位相調整回路に関し、特
に、伝送路や端末装置等から入力されたデータのフレー
ム位相を、装置内のフレーム位相に同期させることがで
きる位相調整回路に関する。ここで、装置とは、例え
ば、ビット多重化装置であり、装置フレームとはビット
多重するときの基準フレームパルスである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase adjusting circuit, and more particularly to a phase adjusting circuit capable of synchronizing the frame phase of data input from a transmission line or a terminal device with the frame phase in the device. Here, the device is, for example, a bit multiplexing device, and the device frame is a reference frame pulse for bit multiplexing.
【０００２】[0002]
【従来の技術】図６は従来の位相調整回路の一例であ
り、図７は図６の信号タイミングチャートである。図
中、１１はセレクタ、１２は位相遅延メモリ、１３は位
相調整メモリ、１４は位相比較回路である。また、ＤＩ
は受信データ、Ｐ１は受信フレームパルス、ＤＯは出力
データ、Ｐ２は装置フレームパルス、ＳＬは選択信号で
ある。さらに、位相調整メモリ１３において、ＷＲはラ
イトリセット、ＲＲはリードリセットである。2. Description of the Related Art FIG. 6 is an example of a conventional phase adjustment circuit, and FIG. 7 is a signal timing chart of FIG. In the figure, 11 is a selector, 12 is a phase delay memory, 13 is a phase adjustment memory, and 14 is a phase comparison circuit. Also, DI
Is received data, P1 is a received frame pulse, DO is output data, P2 is a device frame pulse, and SL is a selection signal. Further, in the phase adjustment memory 13, WR is a write reset and RR is a read reset.
【０００３】図示のように、受信データＤＩと受信フレ
ームパルスＰ１は、一方では並列に直接セレクタ１１に
入力され（Ａ，Ｂ参照）、他方では並列に位相遅延メモ
リ１２に入力された後、図７に示すように、半フレーム
遅延されてセレクタ１１に入力される（Ｃ，Ｄ参照）。
一方、装置フレームパルスＰ２は位相比較回路１４と位
相調整メモリ１３のリード側ＲＲに入力される（Ｆ）。
位相比較回路１４はセレクタ１１から出力される書込み
タイミングパルスＷＲと装置フレームパルスＰ２の位相
を比較し、これらの位相に遅延が有るか、遅延が無いか
（即ち、書込みと読出しが接近しているか）の何れかを
検出し、一方を選択する選択信号ＳＬをセレクタ１１に
送り、セレクタ１１は、これらの位相が離れている場合
には半フレーム遅延させないそのままのデータを位相調
整メモリ１３に送り、位相が接近している場合には半フ
レーム遅延している側を選択して、そのデータを位相調
整メモリ１３に書込む。As shown, the received data DI and the received frame pulse P1 are directly input to the selector 11 in parallel on the one hand (see A and B) and to the phase delay memory 12 on the other hand in parallel. As shown in 7, the frame is delayed by half a frame and input to the selector 11 (see C and D).
On the other hand, the device frame pulse P2 is input to the phase comparison circuit 14 and the read side RR of the phase adjustment memory 13 (F).
The phase comparison circuit 14 compares the phases of the write timing pulse WR output from the selector 11 and the device frame pulse P2, and whether these phases have a delay or no delay (that is, whether writing and reading are close to each other). ), And sends a selection signal SL for selecting one to the selector 11, and when the phases are apart, the selector 11 sends the data that is not delayed by a half frame to the phase adjustment memory 13, When the phases are close to each other, the side delayed by a half frame is selected and the data is written in the phase adjustment memory 13.
【０００４】従って、図７のＥ，Ｆで示すように、位相
調整メモリ１３からは装置フレームパルスＰ２の位相に
同期したデータを出力することができる。なお、位相調
整メモリ１３は、いわゆる先入れ先出し（ＦＩＦＯ）メ
モリである。ところで、受信データＤＩのフレーム位相
と装置からのフレーム位相は通常は非同期状態にある。
つまり、受信データの位相は不明である。従って、位相
調整メモリ１３への書込みタイミングと位相調整メモリ
１３からの読出しタイミングが接近すると、書き込む前
に読み出しが行われることがあり、その結果メモリ誤動
作の原因となることがある。そこで、図６の位相調整メ
モリ１３におけるＷＲ（ライトリセット）パルスタイミ
ングと、ＲＲ（リードリセット）パルスタイミングとの
位相マージン、即ち、書込みタイミングと読出しタイミ
ングとの位相差を確保するため、位相調整メモリ１３へ
の書込み側の位相を位相遅延メモリ１２で半フレーム遅
延させている。従って、書込みと読出しの位相の遅延の
有無に応じて一方を選択し、これらに位相差があるよう
にして位相調整メモリ１３に書き込んでいる。即ち、位
相比較回路１４はＷＲパルスとＲＲパルスの位相を比較
し、書込みと読出しの位相が接近した場合にセレクタ１
１を切り換えている。Therefore, as shown by E and F in FIG. 7, the phase adjustment memory 13 can output data synchronized with the phase of the device frame pulse P2. The phase adjustment memory 13 is a so-called first-in first-out (FIFO) memory. By the way, the frame phase of the received data DI and the frame phase from the device are usually in an asynchronous state.
That is, the phase of the received data is unknown. Therefore, if the write timing to the phase adjustment memory 13 and the read timing from the phase adjustment memory 13 come close to each other, the read operation may be performed before the write operation, which may cause a memory malfunction. Therefore, in order to secure the phase margin between the WR (write reset) pulse timing and the RR (read reset) pulse timing in the phase adjustment memory 13 of FIG. 6, that is, the phase difference between the write timing and the read timing, the phase adjustment memory The phase on the writing side to 13 is delayed by a half frame in the phase delay memory 12. Therefore, one is selected according to the presence / absence of a delay in the writing and reading phases, and writing is performed in the phase adjustment memory 13 so that they have a phase difference. That is, the phase comparison circuit 14 compares the phases of the WR pulse and the RR pulse, and when the writing and reading phases are close to each other, the selector 1
1 is switched.
【０００５】[0005]
【発明が解決しようとする課題】図６の従来の位相調整
回路では、書込みと読出しのタイミングのマージンを確
保するために、これらの位相を半フレームだけ位相を遅
延させる位相遅延メモリが必要になる。従って、この位
相遅延メモリ分だけ回路規模が大きくなってしまう問題
があり、結果的に回路の信頼性の向上につながらない問
題がある。In the conventional phase adjustment circuit of FIG. 6, a phase delay memory for delaying the phases of these phases by a half frame is required in order to secure the timing margin of writing and reading. . Therefore, there is a problem that the circuit scale is increased by the amount corresponding to this phase delay memory, and as a result, there is a problem that the reliability of the circuit is not improved.
【０００６】本発明の目的は、位相遅延メモリを無く
し、回路を簡素化し、かつ書込みと読出しタイミングの
位相調整を確実に行うことができる位相調整回路を提供
することにある。An object of the present invention is to provide a phase adjusting circuit which can eliminate the phase delay memory, simplify the circuit, and surely adjust the phase of the write and read timings.
【０００７】[0007]
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、１は入力されたシルアル・データＤＩ
をｎ本のパラレル・データに変換するシリアル／パラレ
ル（Ｓ／Ｐ）変換部であり、２はパラレル・データを記
憶する記憶部であり、３は記憶部から読み出されたｎ本
のパラレル・データをシリアル・データ出力ＤＯに変換
するパラレル／シリアル（Ｐ／Ｓ）変換部であり、４は
記憶部への書込みタイミング・パルスＷＴと記憶部から
の読出しタイミング・パルスＲＴの位相を比較する位相
比較部であり、５は位相の比較結果と装置フレームパル
スの位相を比較し、比較結果に基づき記憶部からの読出
しタイミングパルスＲＴを作成し、記憶部に供給する読
出しタイミングパルス発生部である。前述のように、Ｄ
Ｉは受信データ、Ｐ１は受信フレームパルス、ＷＴはラ
イトタイミング・パルス、ＲＴはリードタイミング・パ
ルス、Ｐ２は装置フレームパルス、ＤＯは出力データで
ある。FIG. 1 is a block diagram showing the principle of the present invention. In the figure, 1 is the input serial data DI
Is a serial / parallel (S / P) conversion unit for converting n parallel data, 2 is a storage unit for storing parallel data, and 3 is n parallel data read from the storage unit. A parallel / serial (P / S) conversion unit that converts data into serial data output DO, and 4 is a phase that compares the phases of a write timing pulse WT to the storage unit and a read timing pulse RT from the storage unit. Reference numeral 5 denotes a read timing pulse generator that compares the phase comparison result with the phase of the device frame pulse, creates a read timing pulse RT from the storage unit based on the comparison result, and supplies the read timing pulse RT to the storage unit. As mentioned above, D
I is the received data, P1 is the received frame pulse, WT is the write timing pulse, RT is the read timing pulse, P2 is the device frame pulse, and DO is the output data.
【０００８】[0008]
【作用】本発明では、図示の如く、シリアル受信データ
ＤＩをｎ本のパラレルデータに変換して位相調整メモリ
２に並列に書込み、また、ｎ本のパラレルデータで読み
出してシリアルデータに変換して出力し、この際、位相
調整メモリ２の読出しタイミング・パルスＲＴの読出し
周期を１／ｎにし、書込みタイミング・パルスＷＴと読
出しタイミング・パルスＲＴの位相を比較し、読出しタ
イミング・パルスＲＴの位相を変化させることにより、
データの位相調整を行う。In the present invention, as shown in the drawing, the serial reception data DI is converted into n parallel data and written in parallel in the phase adjustment memory 2, and read out as n parallel data and converted into serial data. At this time, the read cycle of the read timing pulse RT of the phase adjustment memory 2 is set to 1 / n, the phases of the write timing pulse WT and the read timing pulse RT are compared, and the phase of the read timing pulse RT is determined. By changing,
Adjust the data phase.
【０００９】[0009]
【実施例】図２は本発明の位相調整回路の一実施例ブロ
ック図であり、図３〜５は信号タイミングチャートであ
る。本例では２本のパラレルデータ、即ち、ｎ＝２の場
合で説明する。図示のように、Ｓ／Ｐ変換部１は複数の
Ｄ形フリップ・フロップとＯＲゲートで構成され、位相
比較回路４は複数のＤ形フリップ・フロップとＡＮＤゲ
ートで構成され、読出しタイミングパルス発生回路５は
各２個のＤ形フリップ・フロップとＯＲゲート、及びセ
レクタで構成される。なお、Ｃ１は受信クロック、Ｃ２
はデータＳ／Ｐ用クロック、ＲＣＫは位相調整メモリか
らの読出しクロック、ＳはＲＲパルス位相切換信号であ
る。各回路の概略動作は以下の通りである。FIG. 2 is a block diagram of an embodiment of the phase adjusting circuit of the present invention, and FIGS. 3 to 5 are signal timing charts. In this example, two parallel data, that is, n = 2 will be described. As shown in the figure, the S / P conversion unit 1 is composed of a plurality of D-type flip-flops and an OR gate, and the phase comparison circuit 4 is composed of a plurality of D-type flip-flops and an AND gate. Reference numeral 5 is composed of two D-type flip-flops, an OR gate, and a selector. In addition, C1 is a reception clock, C2
Is a data S / P clock, RCK is a read clock from the phase adjustment memory, and S is an RR pulse phase switching signal. The general operation of each circuit is as follows.
【００１０】まず、Ｓ／Ｐ変換部１は、受信データＤＩ
の速度を１／２にして、位相調整メモリ２に入力するデ
ータ及びＷＲパルスを作成する。ＷＲパルスの入力は受
信フレームパルスＰ１の周期を１／２にし、２フレーム
に１回入力させるものであり、位相調整メモリ２には２
フレーム分のデータが書き込まれる。Ｐ／Ｓ変換部３は
位相調整メモリ２から読み出したパラレルデータをシリ
アルデータに変換して出力する。First, the S / P converter 1 receives the received data DI
The speed of is halved and the data and WR pulse to be input to the phase adjustment memory 2 are created. The WR pulse is input by halving the cycle of the reception frame pulse P1 and inputting it once every two frames.
The data for the frame is written. The P / S converter 3 converts the parallel data read from the phase adjustment memory 2 into serial data and outputs it.
【００１１】位相比較回路４はＷＲパルスとＲＲパルス
の位相を比較するためのもので、±４クロック以内に書
込みと読出しの両方のパルス、即ち、ＷＲパルス及びＲ
Ｒパルスが接近した場合にＲＲパルスのタイミングをず
らすためのトリガパルスＪを出力する（図５参照）。読
出しタイミングパルス発生回路５は２フレームに１回づ
つ位相調整メモリ２に入力するＲＲパルスを作成し、位
相比較回路４における位相比較結果によってトリガパル
スＪを発生した場合、ＲＲパルスの位相を切り換え（１
フレームずらす）位相マージンを確保する。The phase comparison circuit 4 is for comparing the phases of the WR pulse and the RR pulse, and both the writing and reading pulses, that is, the WR pulse and the R pulse are within ± 4 clocks.
When the R pulse approaches, a trigger pulse J for shifting the timing of the RR pulse is output (see FIG. 5). The read timing pulse generation circuit 5 creates an RR pulse to be input to the phase adjustment memory 2 once every two frames, and switches the phase of the RR pulse when the trigger pulse J is generated according to the phase comparison result in the phase comparison circuit 4. 1
(Shift frame) Ensure the phase margin.
【００１２】以下に、図３〜５の信号タイミングチャー
トについて説明する。図３（Ａ），（Ｂ）は本発明にお
ける受信データのＳ／Ｐ変換の信号タイミングチャート
である。Ｓ／Ｐ変換部１において、受信データＤＩの一
方が２段目のＤ−ＦＦに入力され、同時に１段目のＤ−
ＦＦに入力されると、受信クロックＣ１により受信デー
タは２段目にシフトされ、２段目のＤ−ＦＦにはデータ
Ｓ／Ｐ用クロック（即ち、ライトクロックＷＣＫ）Ｃ２
が入力されているので、２段目のＤ−ＦＦからはＡ，Ｂ
のようなパラレルデータが位相調整メモリ２に出力され
る。即ち、Ａは受信データＤＩのａ，ｃ，ｅ，ｇ，・・
・となり、Ｂは受信データＤＩのｂ，ｄ，ｆ，ｈ，・・
・となる。The signal timing charts of FIGS. 3 to 5 will be described below. 3A and 3B are signal timing charts of S / P conversion of received data in the present invention. In the S / P conversion unit 1, one of the received data DI is input to the second-stage D-FF, and at the same time, the first-stage D-FF is input.
When input to the FF, the reception data is shifted to the second stage by the reception clock C1, and the data S / P clock (that is, the write clock WCK) C2 is input to the second stage D-FF.
Is input, A, B from the second stage D-FF
The parallel data such as is output to the phase adjustment memory 2. That is, A is a, c, e, g, ... Of the received data DI.
・, And B is b, d, f, h, ... of the received data DI.
・ It becomes.
【００１３】３段目のＤ−ＦＦを受けるＯＲゲートの出
力Ｃはライトリセットパルス（ＷＲパルス）であり、受
信データの２フレーム毎に、ＷＲパルスを位相調整メモ
リ２に出力する。即ち、３段目のＤ−ＦＦに入力される
受信フレームパルスＰ１は受信データの１フレーム毎に
１パルスであるのに対して、このＤ−ＦＦはＸＱ端子か
らＤ端子にフィードバックされるので受信データの２フ
レームで１サイクルとなる。従って、このＤ−ＦＦのＱ
出力と受信フレームパルスＰ１の論理和を取ることによ
り受信データの２フレーム毎に１パルスを出力する。従
って、受信データの２フレームに１回のリセットが行わ
れることになる。The output C of the OR gate that receives the D-FF in the third stage is a write reset pulse (WR pulse), and outputs the WR pulse to the phase adjustment memory 2 every two frames of the received data. That is, the received frame pulse P1 input to the D-FF in the third stage is one pulse for each frame of the received data, whereas this D-FF is fed back from the XQ terminal to the D terminal, and thus received. Two frames of data make one cycle. Therefore, the Q of this D-FF
By taking the logical sum of the output and the received frame pulse P1, one pulse is output for every two frames of the received data. Therefore, the reset is performed once every two frames of the received data.
【００１４】図４（Ａ），（Ｂ）は本発明における受信
データのＰ／Ｓ変換及びリードリセット（ＲＲ）作成の
信号タイミングチャートである。Ｄ，Ｅは位相調整メモ
リ２からの出力データであり、何れもセレクタ３に入力
される。Ｐ２は装置フレームパルスであり、Ｆは読出し
タイミングパルス発生回路５から発生されるＲＲパルス
であり、受信データの２フレームに１回のリセットを行
う。Ｇはセレクタ３に入力され、Ｐ／Ｓ変換を行うため
のパルスである。このパルスタイミングにより、セレク
タ３から図示のようなシリアルデータを得る。4A and 4B are signal timing charts for P / S conversion of received data and preparation of read reset (RR) in the present invention. D and E are output data from the phase adjustment memory 2, and both are input to the selector 3. P2 is a device frame pulse, F is an RR pulse generated from the read timing pulse generation circuit 5, and resets once every two frames of received data. G is a pulse that is input to the selector 3 to perform P / S conversion. With this pulse timing, serial data as shown in the figure is obtained from the selector 3.
【００１５】図５（Ａ），（Ｂ）は本発明の位相比較回
路における信号タイミングチャートである。（Ａ）は書
込みと読出しタイミングが接近していなくて位相が確保
されている状態であり、（Ｂ）は書込みと読出しのタイ
ミングが接近している状態である。図２に示すＯＲゲー
トからの出力Ｃが位相比較回路４の書込み側の１段目の
Ｄ−ＦＦとＡＮＤゲートに入力される。クロックＣは２
段目、３段目のＤ−ＦＦの出力と共にＡＮＤゲートに入
力されるので、その結果、ＡＮＤゲートの出力Ｈは、図
示のように４クロック幅となる。FIGS. 5A and 5B are signal timing charts in the phase comparison circuit of the present invention. (A) shows a state where the write and read timings are not close to each other and the phase is secured, and (B) shows a state where the write and read timings are close to each other. The output C from the OR gate shown in FIG. 2 is input to the first-stage D-FF on the write side of the phase comparison circuit 4 and the AND gate. Clock C is 2
Since it is input to the AND gate together with the outputs of the D-FFs in the third and third stages, the output H of the AND gate has a width of 4 clocks as shown in the figure.
【００１６】一方、位相調整メモリ２への読出しクロッ
クＲＣＫは読出し側の各段のＤ−ＦＦに入力され、セレ
クタ５からのＲＲパルス（即ち、Ｆ）は１段目のＤ−Ｆ
Ｆに入力される。書込み側と同様に、ＡＮＤゲートから
は４クロック幅の出力Ｉが得られる。ところで、（Ａ）
に示す位相が接近していない状態では、一方の４クロッ
ク幅Ｈと、他方の４クロック幅Ｉは離れた状態にあり、
書込みと読出しタイミングが離れた状態であり位相調整
の必要がないことがわかる。一方、（Ｂ）に示すよう
に、両方が接近してくると、４クロック幅ＨとＩが重な
る部分が生じる。この状態では図示のように、両方とも
“Ｌ”レベルとなる部分があるので、位相比較回路４の
ＯＲゲートは、この時にローレベルパルスＪを出力す
る。このパルスＪが位相調整用のトリガパルスである。
このトリガパルスによりＲＲパルスの出力位相を１フレ
ームずらすことができる。即ち、トリガパルスＪは読出
しタイミングパルス発生回路５のＤ−ＦＦに入力され、
ＲＲパルス位相切換信号ＳをセレクタＳに出力し、その
結果、セレクタは装置フレームパルスＰ２の一方のタイ
ミングを選択する。On the other hand, the read clock RCK to the phase adjustment memory 2 is input to the D-FF of each stage on the read side, and the RR pulse (that is, F) from the selector 5 is the D-F of the first stage.
Input to F. Similar to the write side, the output I of 4 clock width is obtained from the AND gate. By the way, (A)
In the state where the phases shown in (1) are not close to each other, one 4-clock width H and the other 4-clock width I are separated,
It can be seen that the write and read timings are separated and there is no need for phase adjustment. On the other hand, as shown in (B), when both of them approach each other, there occurs a portion where the 4-clock widths H and I overlap. In this state, as shown in the figure, both parts are at the "L" level, so the OR gate of the phase comparison circuit 4 outputs a low level pulse J at this time. This pulse J is a trigger pulse for phase adjustment.
With this trigger pulse, the output phase of the RR pulse can be shifted by one frame. That is, the trigger pulse J is input to the D-FF of the read timing pulse generation circuit 5,
The RR pulse phase switching signal S is output to the selector S, and as a result, the selector selects one timing of the device frame pulse P2.
【００１７】[0017]
【発明の効果】以上説明したように、本発明によれば、
半フレームだけ位相を遅延させる位相遅延回路が不要と
なり、これによる回路規模を簡素化することができ、か
つ書込みと読出しタイミングの位相差を充分に確保する
ことができ、結果的に、位相調整回路の信頼性を向上さ
せることができる。As described above, according to the present invention,
A phase delay circuit that delays the phase by half a frame is not necessary, the circuit scale can be simplified by this, and a sufficient phase difference between the write and read timings can be ensured. As a result, the phase adjustment circuit The reliability of can be improved.
【図１】本発明の基本構成図である。FIG. 1 is a basic configuration diagram of the present invention.
【図２】本発明の一実施例構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図３】本発明におけるＳ／Ｐ変換の信号タイミングチ
ャートである。FIG. 3 is a signal timing chart of S / P conversion in the present invention.
【図４】本発明におけるＰ／Ｓ変換及びリードリセット
の信号タイミングチャートである。FIG. 4 is a signal timing chart of P / S conversion and read reset in the present invention.
【図５】本発明の位相比較回路における信号タイミング
チャートである。FIG. 5 is a signal timing chart in the phase comparison circuit of the present invention.
【図６】従来の位相調整回路の一例である。FIG. 6 is an example of a conventional phase adjustment circuit.
【図７】従来の信号タイミングチャートである。FIG. 7 is a conventional signal timing chart.
１…Ｓ／Ｐ変換部 ２…位相調整メモリ ３…Ｐ／Ｓ変換部 ４…位相比較回路 ５…リードタイミングパルス発生回路 １１…セレクタ １２…位相遅延メモリ 1 ... S / P conversion unit 2 ... Phase adjustment memory 3 ... P / S conversion unit 4 ... Phase comparison circuit 5 ... Read timing pulse generation circuit 11 ... Selector 12 ... Phase delay memory
Claims (2)
に変換するシリアル／パラレル（Ｓ／Ｐ）変換部（１）
と、 ｎ本のパラレル・データを記憶する記憶部（２）と、 前記記憶部から読み出されたｎ本のパラレル・データを
シリアル・データに変換するパラレル／シリアル（Ｐ／
Ｓ）変換部（３）と、 前記記憶部への書込みタイミング（ＷＴ）と前記記憶部
からの読出しタイミング（ＲＴ）の位相を比較する位相
比較部（４）と、 前記位相の比較結果と装置フレームパルス（Ｐ２）の位
相を比較し、比較結果に基づき前記記憶部からの読出し
タイミングパルスを作成し、前記記憶部に１／ｎの周期
で供給する読出しタイミングパルス発生部（５）とを備
え、 入力データをシリアル／パラレル変換した後、データを
並列に処理することにより、データの位相調整を行うこ
とを特徴とする位相調整回路。1. A serial / parallel (S / P) converter (1) for converting input serial data into n parallel data in a phase adjustment circuit.
And a storage unit (2) for storing n parallel data, and a parallel / serial (P / P / P) for converting the n parallel data read from the storage unit into serial data.
S) a conversion unit (3), a phase comparison unit (4) for comparing the phases of the write timing (WT) to the storage unit and the read timing (RT) from the storage unit, the phase comparison result and the device And a read timing pulse generator (5) for comparing the phases of the frame pulse (P2), creating a read timing pulse from the storage unit based on the comparison result, and supplying the read timing pulse to the storage unit at a cycle of 1 / n. A phase adjustment circuit, which performs phase adjustment of data by converting input data to serial / parallel and then processing the data in parallel.
化させることによりデータの位相調整を行う請求項１に
記載の位相調整回路。2. The phase adjusting circuit according to claim 1, wherein the phase of the data is adjusted by changing the phase of the read timing pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167701A JPH0614061A (en) | 1992-06-25 | 1992-06-25 | Phase adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167701A JPH0614061A (en) | 1992-06-25 | 1992-06-25 | Phase adjustment circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0614061A true JPH0614061A (en) | 1994-01-21 |
Family
ID=15854617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167701A Withdrawn JPH0614061A (en) | 1992-06-25 | 1992-06-25 | Phase adjustment circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614061A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
-
1992
- 1992-06-25 JP JP4167701A patent/JPH0614061A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628214B1 (en) | 1998-09-01 | 2003-09-30 | Seiko Epson Corporation | Deserializer, semiconductor device, electronic device, and data transmission system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |