JP2701717B2 - パルス同期化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は第１のクロックに同期し
たパルスを第２のパルスに同期化するパルス同期化回路
に関し、特に第２のクロックの周期が第１のクロックの
周期よりも大きい場合のパルス同期化回路に関する。

【０００２】

【従来の技術】

〔記号の説明〕以下の説明では、第１のクロックおよび
第２のクロックを、それぞれ、ｔｎおよびＴｎで表す。
また、第１のクロックの周期、および第２のクロックの
周期を、それぞれｔ、Ｔで表す。

【０００３】次に、同期回路と微分回路とについて説明
する。

【０００４】〔同期回路〕本明細書において、同期回路
とは、非同期な入力信号の変化点を所定のクロックに同
期化する回路を意味する。

【０００５】図６を参照すると、同期回路２０は、例え
ば、直列に接続された２つのＤフリップフロップ２１お
よび２２で構成することができる。Ｄフリップフロップ
２１および２２は、クロックＣＬＫの立ち上がりのタイ
ミングで、入力端子Ｄを保持し、出力する。Ｄフリップ
フロップ、および、後に言及するＪＫフリップフロップ
については、電子情報通信学会編オーム社発行「電子情
報通信ハンドブック」（昭和６３年３月３０日発行）の
第２８８頁〜第２８９頁において、詳細に説明されてい
る。

【０００６】図７を参照すると、クロック９１に非同期
な入力信号９２の変化点であるＡおよびＢは、同期回路
２０によって同期化され、出力信号９４として出力され
る。具体的には、Ａにおける立ち上がり、およびＢにお
ける立ち下がりは、それぞれ、ｔ３およびｔ６に移動し
ている。ｔ３およびｔ６は、クロック１の立ち上がりの
タイミングである。

【０００７】また、図７のＣおよびＤでは、クロック９
１の立ち上がりのタイミングに、入力信号９２が変化し
ている。このとき、Ｄフリップフロップ２１の出力であ
る中間出力９３は不安定となる。しかしながら、この中
間出力９３の不安定な変化は、Ｄフリップフロップ２２
によって吸収される。このため、出力信号９４は、正常
な波形を保つことができる。

【０００８】図６の同期回路２０では、２つのＤフリッ
プフロップが直列に接続されているため、出力信号９４
に遅れが生じる。この遅れは「同期化ロス」と呼ばれ
る。図６の同期回路２０における、同期化ロスの平均値
は約１．５ｔである。

【０００９】〔微分回路〕本明細書で、微分回路とは、
不定な長さのパルス信号のパルス幅を、クロックの１周
期である１ｔ幅にする回路である。以下では、この動作
を行うことを単に「微分する」という。

【００１０】図８を参照すると、微分回路３０は、例え
ば、Ｄフリップフロップ３１とＡＮＤ回路３２とで構成
することができる。

【００１１】図９を参照すると、入力信号９６は、ｔ時
刻２〜ｔ５において論理“１”である。一方、微分回路
３０の出力信号９８は、時刻ｔ２〜ｔ３の１ｔの間だけ
論理“１”となっている。

【００１２】〔従来の技術〕図１０を参照すると、同期
回路のみを用いたパルス同期化回路は、同期回路２０と
微分回路３０とで構成される。

【００１３】図１１を参照すると、同期回路２０には、
第１のクロック１に同期した入力パルス３と、第２のク
ロック２とが入力される。同期回路２０は、入力パルス
３を第２のクロック２に同期化し、同期出力５として出
力する。微分回路３０は、同期出力５のパルス幅を１ク
ロックにし、出力パルス６として出力する。

【００１４】ところが、図１１の場合、第１のクロック
１は第２のクロック２よりも短い。このため、時刻ｔ２
〜ｔ３に生じた入力パルス３は、同期出力５には反映さ
れない。時刻ｔ２〜ｔ３の間に第２のクロック２の立ち
上がりがないためである。

【００１５】図１２を参照すると、このような不都合を
防止するため、従来のパルス同期化回路では、延長回路
５０が設けられている。

【００１６】延長回路５０は、入力パルス３のパルス幅
を、所定の長さだけ延長する。図１３を参照すると、延
長回路５０の出力である延長出力９のパルスは、時刻ｔ
２〜ｔ４の間持続する。そして、時刻ｔ２〜ｔ４間に
は、第２のクロック２の立ち上がりタイミングであるＴ
２が含まれる。したがって、同期回路２０は、時刻Ｔ２
において、入力パルス３に対応する同期出力５を出力す
る。同期出力５を入力した微分回路３０は、出力パルス
６を出力する。

【００１７】図１４を参照すると、図１２のパルス同期
化回路は、同期回路２０を構成するＤフリップフロップ
２１および２２と、微分回路３０を構成するＤフリップ
フロップ３１およびＡＮＤ回路３２と、延長回路５０を
構成するＤフリップフロップ５１と、Ｄフリップフロッ
プ５２およびＯＲ回路５３とで構成することができる。
延長回路５０は、入力パルス３を１ｔだけ延長する機能
を持つ。

【００１８】図１５を参照すると、この場合、Ｔ＝１．
５ｔに設定されている。このため、延長回路５０が出力
する延長出力９は、必ず同期回路２０で検出される。

【００１９】例えば、図１５を参照すると、時刻ｔ４〜
ｔ５の間に入力パルス３があるとき、延長出力９のパル
スは時刻４〜ｔ６の間接続する。このため、同期出力５
は時刻Ｔ５で同期出力５を出力する。同期出力５は微分
回路３０で微分され、出力パルス６として出力される。

【００２０】

【発明が解決しようとする課題】しかしながら、上述の
従来技術では、性能試験のため、第１のクロック１また
は第２のクロック２の周期を変化させると、誤動作が発
生することがある、という問題点があった。

【００２１】例えば、図１６を参照すると、この場合、
Ｔ＝２．５ｔに設定されている。このため、時刻ｔ４〜
ｔ６に生じた延長出力９のパルスは、同期回路２０に検
出されない。このため、出力パルス６が出力されない。
これは、延長回路５０が対応可能な範囲を超えて、第２
のクロック２の周期Ｔが延長されたためである。同様の
誤動作は、第１のクロック１の周期が短縮された場合に
も発生する。

【００２２】上述の課題を解決するため、本発明のパル
ス同期化回路は、第１のクロックと該第１のクロックに
同期した入力パルスとを入力し前記第１のクロックに同
期して前記入力パルスを保持して保持出力を出力し、リ
セット信号によってリセットされる保持回路と、この保
持回路が出力する前記保持出力と第２のクロックとを入
力し前記保持出力を前記第２のクロックに同期させ同期
出力として出力する第１の同期回路と、この第１の同期
回路が出力する前記同期出力と前記第２のクロックとを
入力し前記同期出力のパルス幅を前記第２のクロックの
１周期分の幅の出力パルスとして出力する微分回路と、
前記同期出力と前記第１のクロックとを入力し前記同期
出力を前記第１のクロックに同期させ前記リセット信号
として出力する第２の同期回路とを含む。

【００２３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２４】〔第１の実施例の構成〕図１を参照する
と、本発明の第１の実施例のパルス同期化回路は、第１
のクロック１に同期した入力パルス３を保持し保持出力
４として出力する保持回路１０と、保持出力４を第２の
クロック２に同期化し同期出力５として出力する同期回
路２０と、同期出力５を微分し出力パルス６として出力
する微分回路３０と、同期出力５を第１のクロック１に
同期化しリセット信号７として出力する同期回路４０と
を有する。同期回路４０が出力するリセット信号７は、
保持回路１０をリセットする。

【００２５】図２参照すると、図１の保持回路１０は、
ＪＫフリップフロップ１１で構成される。ＪＫフリップ
フロップ１１は、クロック端子に第１のクロック１を、
Ｊ端子に入力パルス３を、Ｋ端子にリセット信号７を、
それぞれ入力する。ＪＫフリップフロップ１１は、第１
のクロック１の立ち上がりのタイミングで保持出力４を
論理“１”にする。この状態は、リセット信号７が論理
“１”に設定されるまで保持される。

【００２６】同期回路２０は、直列に接続されたＤフリ
ップフロップ２１および２２で構成される。同期回路２
０の構成および動作は、上述した図６のものと同じであ
る。

【００２７】微分回路３０は、Ｄフリップフロップ３１
およびＡＮＤ回路３２で構成される。微分回路３０の構
成および動作は、上述した図８のものと同じである。

【００２８】同期回路４０は、Ｄフリップフロップ４１
およびＤフリップフロップ４２とで構成される。同期回
路４０の動作は、上述した図６のものと同じである。同
期回路４０の出力であるリセット信号７は、ＪＫフリッ
プフロップ１１のＫ端子に接続されている。

【００２９】〔第１の実施例の動作〕次に、本実施例の
動作について図面を参照して説明する。

【００３０】図３を参照すると、時刻ｔ１において、入
力パルス３が論理“１”になる。

【００３１】時刻ｔ２において、ＪＫフリップフロップ
１１は、入力パルス３の値である論理“１”を保持し、
保持出力４に出力する。ＪＫフリップフロップ１１は、
Ｋ端子に論理“１”が入力されるまで、保持出力４とし
て論理“１”を出力する。

【００３２】時刻Ｔ３において、同期回路２０が同期出
力５を論理“１”にする。これは、時刻ｔ２において、
保持出力４が論理“１”に設定されたことに対応するも
のである。なお、時刻Ｔ２〜Ｔ３の１クロック分の時間
は、前述した同期化ロスである。同期出力５が論理
“１”になったため、微分回路３０は、出力パルス６を
論理“１”にする。また、同期出力５は、同期回路４０
によって第１のクロック１に同期化される。

【００３３】時刻Ｔ４において、微分回路３０は、出力
パルス６を再び論理“０”にする。出力パルス６のパル
ス幅が、１Ｔになったためである。

【００３４】時刻ｔ７において、同期回路４０が、リセ
ット信号を論理“１”に設定する。これは、時刻Ｔ３に
おいて同期出力５が論理“１”になったのに対応するも
のである。なお、時刻ｔ６〜ｔ７の１クロック分の時間
は、同期化ロスである。

【００３５】時刻ｔ８において、ＪＫフリップフロップ
１１が、保持出力４を論理“０”に設定する。これは、
時刻ｔ７において、リセット信号７が論理“１”に設定
されたためである。

【００３６】時刻Ｔ６において、同期回路２０が、同期
出力５を論理“０”に設定する。これは、時刻ｔ８にお
いて、保持出力４が論理“０”に設定されたのに対応す
るものである。

【００３７】時刻ｔ１３において、周期回路４０が、リ
セット信号７を論理“０”に設定する。これは、時刻Ｔ
６において、同期出力５が論理“０”に設定されたのに
対応するものである。

【００３８】上述のように、時刻ｔ１に入力されたパル
ス幅ｔの入力パルス３は、時刻Ｔ３に出力されるパルス
幅Ｔの出力パルス６に変換される。すなわち、第１のク
ロック１に同期した入力パルス３が、第２のクロック２
に同期化される。

【００３９】上述の実施例では、出力パルス６が立ち上
がるまでの間、ＪＫフリップフロップ１１が保持出力４
を論理“１”に維持するので、第１のクロック１の周期
ｔおよび第２のクロック２の周期Ｔを、どのように設定
しても、必ず出力パルス６を得ることができる。

【００４０】〔第２の実施例の構成〕次に、本発明の第
２の実施例について、図面を参照して説明する。

【００４１】本実施例の特徴は、保持回路１０の構成に
あり、その他の構成に関しては、第１の実施例の場合と
同じである。

【００４２】図４を参照すると、本実施例のパルス同期
化回路の保持回路１０は、ＪＫフリプフロップ１１、Ｄ
フリップフロップ１２およびＯＲ回路１３で構成されて
いる。

【００４３】Ｄフリップフロップ１２は、クロック端子
に第１のクロック１の反転信号を、Ｄ端子に入力パルス
３を、それぞれ入力する。

【００４４】ＯＲ回路１３は、入力パルス３と、ＪＫフ
リップフロップ１１の出力と、Ｄフリップフロップ１２
の出力とを入力する。ＯＲ回路１３の出力が、保持出力
４となる。なお、Ｄフリップフロップ１２は、ｔ２のタ
イミングにおいて、入力パルス３の立ち下がりと、ＪＫ
フリップフロップ１１の出力の立ち上がりの間に、保持
出力４が一時的に論理“０”になるのを防止する。

【００４５】上述のように構成された保持回路１０で
は、入力パルス３の立ち上がりのタイミングで保持出力
４を論理“１”に設定する。

【００４６】〔第２の実施例の動作〕次に、本実施例の
動作について図面を参照して説明する。

【００４７】図５を参照すると、時刻ｔ１において、入
力パルス３が論理“１”になる。

【００４８】時刻ｔ２において、ＪＫフリップフロップ
１１は、入力パルス３の値である論理“１”を保持し、
信号８に出力する。ＪＫフリップフロップ１１は、Ｋ端
子に論理“１”が入力されるまで、信号８として論理
“１”を出力する。また、ＯＲ回路１３は、上記信号８
と入力パルス３と入力パルス３を１／２ｔ遅らせたＤフ
リップフロップ１２の出力８３との論理和をとり、保持
出力４に出力する。したがって、保持出力４は、時刻ｔ
＝１で入力パルス３が論理“１”になると同時に論理
“１”となり、ＪＫフリップフロップ１１のＫ端子に論
理“１”が入力されるまで、保持出力４に論理“１”を
出力する。

【００４９】時刻Ｔ２において、同期回路２０が同期出
力５を論理“１”にする。これは、時刻ｔ１において、
保持出力４が論理“１”に設定されたことに対応するも
のである。なお、時刻Ｔ１〜Ｔ２の１クロック分の時間
は、前述した同期化ロスである。同期出力５が論理
“１”にする。また、同期出力５は、同期回路４０によ
って第１のクロック１に同期化される。

【００５０】時刻Ｔ３において、微分回路３０は、出力
パルス６を再び論理“０”にする。出力パルス６のパル
ス幅が、１Ｔになったためである。

【００５１】時刻ｔ５において、同期回路４０が、リセ
ット信号を論理“１”に設定する。。これは、時刻Ｔ２
において同期出力５が論理“１”になったのに対応する
ものである。なお、時刻ｔ４〜ｔ５の１クロック分の時
間は、同期化ロスである。

【００５２】時刻ｔ６において、ＪＫフリップフロップ
１１が、保持出力４を論理“０”に設定する。これは、
時刻ｔ５において、リセット信号７が論理“１”に設定
されたためである。

【００５３】時刻Ｔ５において、同期回路２０が、同期
出力５を論理“０”に設定する。これは、時刻ｔ６にお
いて、保持出力４が論理“０”に設定されたのに対応す
るものである。

【００５４】時刻ｔ１１において、同期回路４０が、リ
セット信号７を論理“０”に設定する。これは、時刻Ｔ
５において、同期出力５が論理“０”に設定されたのに
対応するものである。

【００５５】上述のように、時刻ｔ１に入力されたパル
ス幅ｔの入力パルス３は、時刻Ｔ２に出力されるパルス
幅Ｔの出力パルス６に変換される。すなわち、第１の実
施例と比較して、出力パルス６が１Ｔだけ早く出力され
る。

【００５６】以上のように本実施例では、第１の実施例
よりも早く出力パルス６を出力することができる。この
ため、出力パルス６の同期化ロスが減少する。

【００５７】

【発明の効果】以上のように本発明は、入力パルス３を
保持回路１０で保持するように構成したので、第１のク
ロック１および第２のクロック２の周期をどのように設
定しても出力パルス６が得られる、という効果を奏す
る。

【００５８】さらに、本発明の第２の実施例によれば、
出力パルス６の同期化ロスを減少することができる、と
いう効果をも達成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図。

【図２】本発明の第１の実施例の回路図。

【図３】本発明の第１の実施例の動作を示すタイムチャ
ート。

【図４】本発明の第２の実施例の回路図。

【図５】本発明の第２の実施例の動作を示すタイムチャ
ート。

【図６】同期回路の構成を示す図。

【図７】同期回路の動作を示すタイムチャート。

【図８】微分回路の構成を示す図。

【図９】微分回路の動作を示すタイムチャート。

【図１０】従来のパルス同期化回路のブロック図。

【図１１】図１０のパルス同期化回路の動作を示すタイ
ムチャート。

【図１２】従来のパルス同期化回路のブロック図。

【図１３】図１２のパルス同期化回路の動作を示すタイ
ムチャート。

【図１４】図１２のパルス同期化回路の回路図。

【図１５】図１４のパルス同期化回路の動作を示すタイ
ムチャート。

【図１６】図１４のパルス同期化回路の動作を示すタイ
ムチャート。

【符号の説明】

１ 第１のクロック ２ 第２のクロック ３ 入力パルス ４ 保持出力 ５ 同期出力 ６ 出力パルス ７ リセット信号 ８ 信号 ９ 延長出力 １０ 保持回路 １１ ＪＫフリップフロップ １２ Ｄフリップフロップ １３ ＯＲ回路 ２０ 同期回路 ２１ Ｄフリップフロップ ２２ Ｄフリップフロップ ３０ 微分回路 ３１ Ｄフリップフロップ ３２ ＡＮＤ回路 ４０ 同期回路 ４１ Ｄフリップフロップ ４２ Ｄフリップフロップ ５０ 延長回路 ５１ Ｄフリップフロップ ５２ Ｄフリップフロップ ５３ ＯＲ回路 ９１ クロック ９２ 入力信号 ９３ 中間出力 ９４ 出力信号 ９５ クロック ９６ 入力信号 ９７ 中間出力 ９８ 出力信号

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 第１のクロックと該第１のクロックに同
   期した入力パルスとを入力し前記第１のクロックに同期
   して前記入力パルスを保持して保持出力を出力し、リセ
   ット信号によってリセットされる保持回路と、 この保持回路が出力する前記保持出力と第２のクロック
   とを入力し前記保持出力を前記第２のクロックに同期さ
   せ同期出力として出力する第１の同期回路と、 この第１の同期回路が出力する前記同期出力と前記第２
   のクロックとを入力し前記同期出力のパルス幅を前記第
   ２のクロックの１周期分の幅の出力パルスとして出力す
   る微分回路と、 前記同期出力と前記第１のクロックとを入力し前記同期
   出力を前記第１のクロックに同期させ前記リセット信号
   として出力する第２の同期回路とを含むことを特徴とす
   るパルス同期化回路。
2. 【請求項２】 前記保持回路が前記第１のクロックの立
   ち上がりのタイミングで入力パルスを保持することを特
   徴とする請求項１記載のパルス同期化回路。
3. 【請求項３】 前記保持回路が、 クロック端子に前記第１のクロックを、セット端子に前
   記入力パルスを、リセット端子に前記リセット信号を、
   それぞれ入力し、その出力が保持出力となるフリップフ
   ロップを含むことを特徴とする請求項２記載のパルス同
   期化回路。
4. 【請求項４】 前記保持回路が前記入力パルスの立ち上
   がりのタイミングで入力パルスを保持することを特徴と
   する請求項１記載のパルス同期化回路。
5. 【請求項５】 前記保持回路が、 クロック端子に前記第１のクロックを、セット端子に前
   記入力パルスを、リセット端子に前記リセット信号を、
   それぞれ入力するフリップフロップと、 クロック端子に前記第１のクロックの反転信号を、Ｄ端
   子に前記入力パルスを、それぞれ入力するＤフリップフ
   ロップと、 前記入力パルスと前記ＪＫフリップフロップの出力信号
   と前記Ｄフリップフロップの出力信号とを入力し、その
   出力が保持出力となるオア回路とを含むことを特徴とす
   る請求項４記載のパルス同期化回路。
6. 【請求項６】 前記第１の同期回路が、 クロック端子に前記第２のクロックを、Ｄ端子に前記保
   持回路が出力する保持出力を、それぞれ入力する第１の
   Ｄフリップフロップと、 クロック端子に前記第２のクロックを、Ｄ端子に前記Ｄ
   フリップフロップの出力信号を、それぞれ入力し、その
   出力が同期出力となる第２のＤフリップフロップとを含
   むことを特徴とする請求項１乃至請求項５記載のパルス
   同期化回路。
7. 【請求項７】 前記第２の同期回路が、 クロック端子に前記第１のクロックを、Ｄ端子に前記保
   持回路が出力する保持出力を、それぞれ入力する第１の
   Ｄフリップフロップと、 クロック端子に前記第１のクロックを、Ｄ端子に前記Ｄ
   フリップフロップの出力信号を、それぞれ入力し、その
   出力がリセット信号となる第２のＤフリップフロップと
   を含むことを特徴とする請求項１乃至請求項５記載のパ
   ルス同期化回路。
8. 【請求項８】 前記微分回路が、 クロック端子に前記第２のクロックを、Ｄ端子に前記同
   期出力を、それぞれ入力するＤフリップフロップと、 前記Ｄフリップフロップの出力信号の反転信号と前記同
   期出力とを入力するＡＮＤ回路とを含むことを特徴とす
   る請求項１乃至請求項５記載のパルス同期化回路。