KR19980050372A - 데이타 전송 동기용 클럭 발생장치 - Google Patents
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Abstract
데이타 전송 동기용 클럭 발생 장치가 개시된다. 두 시스템들간의 데이타 전송속도를 제어하기 위해 사용되는 적어도 두개 이상의 클럭들을 선택하기 위한 선택신호들에 상응하여 클럭들중 하나를 선택하고, 선택된 신호를 목표 클럭으로서 출력하는 이 장치는, 적어도 두개 이상의 클럭들 및 소정 레벨중 하나를 제어신호들에 응답하여 선택하고, 선택된 신호를 목표 클럭으로서 출력하는 멀티플렉서와, 적어도 두개 이상의 논리변환수단들 및 적어도 두개 이상의 레지스터들을 구비하고, 각 논리변환수단은 해당하는 선택신호와 제어신호를 논리조합하고, 각 레지스터는 해당하는 논리변환수단의 출력을 클럭에 동기시켜 제어신호로서 출력하는 것을 특징으로 하고, 선택신호를 목표 클럭에 레지스터로 동기시켜 선택신호가 변하는 시간을 조절함으로서 원하지 않는 글리치를 제거하여, 선택신호가 변하는 구간에 관계없이 시스템이 설계될 수 있고, 시스템의 동작이 안정화되는 효과가 있다.
Description
본 발명은 두 시스템간의 데이타 전송 속도를 제어하기 위한 방법에 관한 것으로서, 특히, 그 전송 속도를 제어하는 클럭들을 발생하는 데이타 전송 동기용 클럭 발생 장치에 관한 것이다.
일반적으로 데이타 처리 속도가 상이한 다른 시스템들간에는 데이타를 전송함에 있어서, 동기를 맞추는 문제가 대두된다. 그러나, 이는 매우 어려운 작업이고, 시스템의 동기를 위해서도 중요한 역할을 한다.
종래의 이를 위한 방법으로서, 보통 두 시스템간에 적당한 크기의 버퍼를 마련하고, 데이타가 어느 시스템에서 어느 시스템으로 전송되어야 하는가에 상응하여 버퍼에서 데이타를 받아들이고 데이타를 보내는 것을 제어하여 데이타의 전송 속도를 조절하였다. 여기서, 버퍼의 데이타 입출력을 제어하기 위해서 선택된 클럭들이 사용된다.
그러나, 이 두 시스템간의 클럭을 선택하기 위해서 멀티플렉서를 이용하게 되면 두 시스템의 클럭 존속 기간(duration)이 다름으로 인해 필연적으로 원치 않는 글리치(glitch)가 발생하게 된다. 즉, 선택하고자 하는 클럭과는 다른 형태의 신호가 선택신호가 천이하는 순간에 발생하게 되어 동작이 불안정해진다. 그러므로, 클럭 선택 동작을 보증하기 어려운 문제점이 있었다.
이를 피하기 위해, 종래에는 클럭을 선택하는 순간을 기준으로 일정 구간에는 데이타의 전송을 피하게 끔 시스템이 설계되어야만 한다. 즉, 시스템 설계에 제약이 따르는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 다수개의 클럭들에 동기시켜 발생된 선택신호에 따라 데이타의 전송 속도를 제어하기 위한 목표 클럭을 발생하는 데이타 전송 동기용 클럭 발생 장치를 제공하는데 있다.
상기 과제를 이루기 위해, 두 시스템들간의 데이타 전송속도를 제어하기 위해 사용되는 적어도 두개 이상의 클럭들을 선택하기 위한 선택신호들에 상응하여 상기 클럭들중 하나를 선택하고, 선택된 신호를 목표 클럭으로서 출력하는 본 발명에 의한 데이타 전송 동기용 클럭 발생 장치는, 상기 적어도 두개 이상의 클럭들 및 소정 레벨중 하나를 제어신호들에 응답하여 선택하고, 선택된 신호를 상기 목표 클럭으로서 출력하는 멀티플렉서와, 상기 적어도 두개 이상의 논리변환수단들 및 상기 적어도 두개 이상의 레지스터들로 구성되고, 상기 각 논리변환수단은 해당하는 상기 선택신호와 상기 제어신호를 논리조합하고, 상기 각 레지스터는 해당하는 상기 논리변환수단의 출력을 상기 클럭에 동기시켜 상기 제어신호로서 출력하는 것이 바람직하다.
도 1 은 본 발명에 의한 데이타 전송 동기용 클럭 발생 장치의 바람직한 일실시예의 회로도이다.
도 2 (a) 내지 (f)는 도 1 에 도시된 각 부의 파형도들이다.
이하, 본 발명에 의한 데이타 전송 동기용 클럭 발생 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1 은 본 발명에 의한 데이타 전송 동기용 클럭 발생 장치의 바람직한 일실시예의 회로도로서, 제 1 및 제 2 반전 논리합들(10 및 12), 제 1 및 제 2 레지스터들(20 및 22), 인버터(14) 및 멀티플렉서(30)로 구성된다.
도 1 에 도시된 멀티플렉서(30)는 제 1 및 제 2 클럭들(CK1 및 CK2) 및 공급 전압(VDD)을 제 1 및 제 2 제어신호(S1 및 S2)에 응답하여 선택하고, 선택된 신호를 목표 클럭(CLKO)으로서 출력한다.
한편, 제 1 반전 논리합(10)은 선택신호(SEL)와 제 2 레지스터(22)로부터 출력되는 신호를 반전 논리합하여 제1레지스터(20)의 데이타 입력단자(D)로 출력하고, 제 2 반전 논리합(12)은 인버터(14)를 통해 반전된 선택신호(SEL)와 제 1 레지스터(20)의 출력을 반전 논리합하여 제 2 레지스터(22)의 데이타 입력단자(D)로 출력한다.
제 1 레지스터(20)는 제1클럭(CK1)에 응답하여 제 1 반전 논리합(10)의 출력을 제 1 제어신호(S1)로서 출력하고, 리셋 신호(RESET)에 응답하여 셋트된다. 한편, 제 2 레지스터(22)는 제 2 클럭(CK2)에 응답하여 제 2 반전 논리합(12)의 출력을 제 2 제어신호(S2)로서 출력하고, 선택신호(SEL)에 응답하여 리셋된다.
즉, 제 1 및 제 2 레지스터(20 및 22)는 각 클럭에 동기되어 선택신호(SEL)를 임시 저장하고, 제 1 및 제 2 반전 논리합들(10 및 12)는 선택신호(SEL)와 현재 각 레지스터의 값에 따라 레지스터의 입력값을 결정한다.
도 2 (a) 내지 (f)는 도 1 에 도시된 각 부의 파형도들로서, 도 2 (a)는 제 1 클럭, 도 2 (b)는 제 2 클럭, 도 2 (c)는 선택신호, 도 2 (d)는 제 1 제어신호, 도 2 (e)는 제 2 제어신호 및 도 2 (f)는 목표 클럭의 파형도를 각각 나타낸다.
도 1 에 도시된 장치의 동작을 도 2 를 참조하여 설명하면, 먼저, 초기에 리셋신호가 액티브되면 제 1 레지스터(20)는 세트되고 제 2 레지스터(22)는 리셋되어 제 1 제어신호 및 제 2 제어신호들은 '1(또는 고논리레벨) 0(또는 저논리레벨)'이 된다. 멀티플렉서(30)는 제 1 및 제 2 제어신호(S1 S2)가 '00'이면 고레벨인 공급 전압(VDD)을, '10'이면 제 1 클럭(CK1)을 '01'이면 제 2 클럭(CK2)을, '11'이면 고레벨인 공급전압(VDD)을 선택하여 목표 클럭(CLKO)으로서 출력한다.
초기 리셋 후, 도 2 에 도시된 제 1 구간(42)에서는 제 1 및 제 2 제어신호(S1 및 S2)가 '10'이 되고, 따라서 멀티플렉서(30)는 제 1 클럭(CK1)을 선택하여 출력한다. 제 1 구간(42)에서 선택신호(SEL)가 저레벨에서 고레벨로 전이하면, 제1반전 논리합(10)의 출력은 즉각 '0'으로 전이하고, 제 1 클럭(CK1)의 다음 상승 엣지에서 제 1 제어신호(S1)는 '0'이 된다. 인버터(14)의 출력이 저레벨이 되지만, 선택신호(SEL)가 변하더라도 제 1 제어신호(S1)는 다음 제 1 클럭(CK1)의 상승 엣지 까지 고레벨을 유지하므로 제2반전 논리합(12)의 출력은 선택신호(SEL)가 고레벨로 바뀐후 다음 제 1 클럭(CK1)의 상승엣지까지 '0'을 유지하게 되며, 제 2 레지스터(22)의 출력은 여전히 저레벨을 유지한다.
제 2 구간(44)에서 제 1 레지스터(20)는 제 1 반전 논리합(10)의 출력을 입력하여 저레벨이 되고, 제 1 제어신호(S1)가 저레벨이므로 제 2 반전 논리합(12)의 출력은 고레벨이 되나 제 2 제어신호(S2)는 다음 제 2 클럭(CK2)이 상승 엣지까지 변하지 않고 현재 값이 유지되므로 제 2 구간(44)에서 제 1 및 제 2 제어신호(S1 및 S2)는 '00'이 되어, 멀티플렉서(30)의 출력은 고레벨을 선택한다.
제 3 구간(46)에서 제 2 반전 논리합(12)의 출력에 따라 제 2 클럭(CK2)의 상승 엣지에서 제 2 제어신호(S2)는 '1'이 되고, 제1반전 논리합(10)은 계속 '0'을 유지하므로 제 1 제어신호(S1)는 '0'을 유지해서 제 3 구간(46)에서 멀티플렉서(30)의 출력은 제 2 클럭(CK2)을 선택하게 된다. 제 3 구간(46)에서 선택신호(SEL)가 다시 저레벨로 바뀌고 제 2 반전 논리합(12)이 '0'이 되어도 제 2 레지스터(22)는 다음 제 2 클럭(CK2)의 상승 엣지가지 고레벨을 유지하게 되고, 따라서, 제1반전 논리합(10)도 그때까지 출력이 '0'이 되어 제 1 레지스터(20)의 출력에는 변화가 없고 따라서 멀터플렉서(30)의 출력도 제 2 클럭(CK2)을 유지한다.
제 4 구간(48)에서 제 2 클럭(CK2)의 상승 엣지에서 제2제어신호(S2)는 제 2반전 논리합(12)의 출력을 받아들여 저레벨이 되고, 따라서 제 1 반전 논리합(10)도 '1'이 되며 다음 제 1 클럭(CK1)의 상승 엣지에서 제 1 레지스터(20)의 출력이 고레벨이 되므로 제 4 구간(48)에서는 다시 제 1 및 제 2 제어신호들(S1 및 S2)이 모두 '0'이 되므로 멀티플렉서(30)는 고논리레벨을 선택하여 출력한다.
제 5 구간(50)에서는 제 1 및 제 2 제어신호(S1 및 S2)가 '10'이므로 멀티플렉서(30)의 출력은 제 1 클럭(CK1)이 된다. 즉, 두 선택신호가 모두 디스에이블 되어 제 1 및 제 2 제어신호들(S1 및 S2)이 '00'이 되는 시점은 클럭의 상승 시점이고 그 후 두 신호가 모두 디스에이블 되면 멀티플렉서(30)는 출력을 항상 고레벨로 선택하므로, 전기적으로 고레벨에서 고레벨로 멀티플렉서(30)의 출력이 천이되어 선택되는 신호의 폭이 급격하게 변하는 것을 방지할 수 있어 결과적으로 글리치를 제거하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 데이타 전송 동기용 클럭 발생 장치는 선택신호를 목표 클럭에 레지스터로 동기시켜 선택신호가 변하는 시간을 조절함으로서 원하지 않는 글리치를 제거하여, 선택신호가 변하는 구간에 관계없이 시스템이 설계될 수 있고, 시스템의 동작이 안정화되는 효과가 있다.
Claims (2)
- 두 시스템들간의 데이타 전송속도를 제어하기 위해 사용되는 적어도 두개 이상의 클럭들을 선택하기 위한 선택신호들에 상응하여 상기 클럭들중 하나를 선택하고, 선택된 신호를 목표 클럭으로서 출력하는 데이타 전송 동기용 클럭 발생 장치에 있어서,상기 적어도 두개 이상의 클럭들 및 소정 레벨중 하나를 제어신호들에 응답하여 선택하고, 선택된 신호를 상기 목표 클럭으로서 출력하는 멀티플렉서;상기 적어도 두개 이상의 논리변환수단들; 및상기 적어도 두개 이상의 레지스터들을 구비하고,상기 각 논리변환수단은 해당하는 상기 선택신호와 상기 제어신호를 논리조합하고, 상기 각 레지스터는 해당하는 상기 논리변환수단의 출력을 상기 클럭에 동기시켜 상기 제어신호로서 출력하는 것을 특징으로 하는 데이타 전송 동기용 클럭 발생 장치.
- 두 시스템들간의 데이타 전송속도를 제어하기 위해 사용되는 제 1 및 제 2 클럭들을 선택하기 위한 선택신호에 상응하여 상기 클럭들중 하나를 선택하고, 선택된 신호를 목표 클럭으로서 출력하는 데이타 전송 동기용 클럭 발생 장치에 있어서,상기 제 1 및 상기 제 2 클럭들 및 소정 레벨을 제 1 및 제 2 제어신호에 응답하여 선택하고, 선택된 신호를 상기 목표 클럭으로서 출력하는 멀티플렉서;상기 선택신호와 상기 제 2 제어신호를 반전 논리합하여 출력하는 제 1 반전 논리합;반전된 상기 선택신호와 상기 제 1 제어신호를 반전 논리합하여 출력하는 제 2 반전 논리합;상기 제 1 반전 논리합의 출력을 상기 제 1 클럭에 응답하여 상기 제 1 제어신호로서 출력하는 제 1 레지스터; 및상기 제 2 반전 논리합의 출력을 상기 제 2 클럭에 응답하여 상기 제 2 제어신호로서 출력하는 제2레지스터를 구비하는 것을 특징으로 하는 데이타 전송 동기용 클럭 발생 장치.
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|---|---|---|---|---|
| KR100437833B1 (ko) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | 클럭신호 스위치 회로 |
| KR100622795B1 (ko) * | 2003-04-10 | 2006-09-14 | 인터내셔널 비지네스 머신즈 코포레이션 | 데이터 값 세트에 대한 하드웨어 구성 요소 액세스를제공하기 위한 방법, 시스템 및 동기화 회로 |
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