JPH0548459A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
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- JPH0548459A JPH0548459A JP20436391A JP20436391A JPH0548459A JP H0548459 A JPH0548459 A JP H0548459A JP 20436391 A JP20436391 A JP 20436391A JP 20436391 A JP20436391 A JP 20436391A JP H0548459 A JPH0548459 A JP H0548459A
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Abstract
(57)【要約】
【目的】この発明は直線性に優れた精度の高いディジタ
ル信号が得られるアナログ・ディジタル変換装置を提供
することを目的とする。 【構成】アナログ入力電圧信号Ｖinはバッファアンプ11
に供給し、このバッファアンプ11からの出力信号は、第
１の比較回路121 の反転入力端子に供給すると共に、抵
抗値Ｒの抵抗132 〜134 をそれぞれ介して第２乃至第４
の比較回路122 〜124 の反転入力端子に供給する。比較
回路121 〜124 のそれぞれ非反転入力端子には基準電圧
ＶDD／２を印加すると共に、比較回路122 〜124 のそれ
ぞれ反転入力端子には、それぞれ上位ビットの比較回路
出力の供給されるＲ−２Ｒラダー回路によるＤ／Ａコン
バータ142 〜144 からの出力を供給する。そして、第１
乃至第４の比較回路121 〜124 からの出力を、それぞれ
インバータ151 〜154 で反転したビットＤ1 〜Ｄ4 をデ
ィジタルデータとして出力する。
ル信号が得られるアナログ・ディジタル変換装置を提供
することを目的とする。 【構成】アナログ入力電圧信号Ｖinはバッファアンプ11
に供給し、このバッファアンプ11からの出力信号は、第
１の比較回路121 の反転入力端子に供給すると共に、抵
抗値Ｒの抵抗132 〜134 をそれぞれ介して第２乃至第４
の比較回路122 〜124 の反転入力端子に供給する。比較
回路121 〜124 のそれぞれ非反転入力端子には基準電圧
ＶDD／２を印加すると共に、比較回路122 〜124 のそれ
ぞれ反転入力端子には、それぞれ上位ビットの比較回路
出力の供給されるＲ−２Ｒラダー回路によるＤ／Ａコン
バータ142 〜144 からの出力を供給する。そして、第１
乃至第４の比較回路121 〜124 からの出力を、それぞれ
インバータ151 〜154 で反転したビットＤ1 〜Ｄ4 をデ
ィジタルデータとして出力する。
Description
【０００１】
【産業上の利用分野】この発明は、入力アナログ電圧状
の信号をｎビットのディジタルデータに変換するアナロ
グ・ディジタル変換装置に関する。
の信号をｎビットのディジタルデータに変換するアナロ
グ・ディジタル変換装置に関する。
【０００２】
【従来の技術】従来のバリアブル・スレッシュホールド
・フラッシュ（ＶＴＦ）型のアナログ・ディジタル（Ａ
／Ｄ）変換装置は、例えば特開昭６２−２９８２２９号
公報に示されるように、各ビットそれぞれに対応して設
定される比較回路の非反転入力端子にアナログ入力電圧
を印加設定し、反転側入力端子にはそれぞれ上位ビット
の値をアナログ変換した基準電圧を印加し、各比較回路
において電圧比較を行ってそれぞれビット出力が得られ
るようにしている。
・フラッシュ（ＶＴＦ）型のアナログ・ディジタル（Ａ
／Ｄ）変換装置は、例えば特開昭６２−２９８２２９号
公報に示されるように、各ビットそれぞれに対応して設
定される比較回路の非反転入力端子にアナログ入力電圧
を印加設定し、反転側入力端子にはそれぞれ上位ビット
の値をアナログ変換した基準電圧を印加し、各比較回路
において電圧比較を行ってそれぞれビット出力が得られ
るようにしている。
【０００３】この様なＡ／Ｄ変換装置では、基準電圧が
アナログ入力電圧の変化に伴って変るようになり、各比
較回路のオフセット電圧が異なってくるものであり、し
たがってＡ／Ｄ変換装置の直線性が悪い。また、基準電
圧の値によって各比較回路の帯域幅が異なり、同じ電位
差であっても各比較回路の動作が遅くなる。
アナログ入力電圧の変化に伴って変るようになり、各比
較回路のオフセット電圧が異なってくるものであり、し
たがってＡ／Ｄ変換装置の直線性が悪い。また、基準電
圧の値によって各比較回路の帯域幅が異なり、同じ電位
差であっても各比較回路の動作が遅くなる。
【０００４】さらに、各比較回路に対する基準電圧が変
化するものであるため、比較回路をＭＯＳトランジスタ
によって構成する場合、入力端子部のトランジスタをＰ
チャンネルトランジスタとｎチャンネルトランジスタの
両方で構成する必要があり、各比較回路のサイズが大き
くなる傾向にある。
化するものであるため、比較回路をＭＯＳトランジスタ
によって構成する場合、入力端子部のトランジスタをＰ
チャンネルトランジスタとｎチャンネルトランジスタの
両方で構成する必要があり、各比較回路のサイズが大き
くなる傾向にある。
【０００５】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、ＶＴＦ型のＡ／Ｄ変換装置
よりも充分な直線性が得られて精度の高いアナログ・デ
ィジタル変換を行うことができるようにすると共に、各
ビットにそれぞれ対応して設定される比較回路の帯域幅
が一定であり、且つサイズを小型化して構成できるよう
にしたアナログ・ディジタル変換装置を提供しようとす
るものである。
な点に鑑みなされたもので、ＶＴＦ型のＡ／Ｄ変換装置
よりも充分な直線性が得られて精度の高いアナログ・デ
ィジタル変換を行うことができるようにすると共に、各
ビットにそれぞれ対応して設定される比較回路の帯域幅
が一定であり、且つサイズを小型化して構成できるよう
にしたアナログ・ディジタル変換装置を提供しようとす
るものである。
【０００６】
【課題を解決するための手段】この発明に係るアナログ
・ディジタル変換装置は、一方の入力端子に基準電圧の
１／２の電圧が印加された各ビットそれぞれに対応する
ｎ個の比較回路を備えると共に、このｎ個の比較回路の
２番目以降の比較回路にそれぞれ対応して、これら比較
回路のそれぞれ他方の入力端子に比較電圧を印加するｎ
−１個の比較電圧制御回路を備え、この比較電圧制御回
路は、それぞれ上位ビットの前記比較回路からの出力電
圧が供給されるＲ−２Ｒ抵抗ラダー回路等で構成される
Ｄ／Ａコンバータで構成されるようにしている。
・ディジタル変換装置は、一方の入力端子に基準電圧の
１／２の電圧が印加された各ビットそれぞれに対応する
ｎ個の比較回路を備えると共に、このｎ個の比較回路の
２番目以降の比較回路にそれぞれ対応して、これら比較
回路のそれぞれ他方の入力端子に比較電圧を印加するｎ
−１個の比較電圧制御回路を備え、この比較電圧制御回
路は、それぞれ上位ビットの前記比較回路からの出力電
圧が供給されるＲ−２Ｒ抵抗ラダー回路等で構成される
Ｄ／Ａコンバータで構成されるようにしている。
【０００７】
【作用】この様に構成されるアナログ・ディジタル変換
装置にあっては、各比較回路に供給される基準電圧が一
定とされるものであるため、各比較回路のオフセット電
圧が一定となり、直線性が確保される。また各比較回路
の帯域幅が一定で、同じ電位差であれば動作速度が一定
とされるものであり、特に基準電圧の１／２の電圧を基
準にした比較動作であるため高速動作が可能とされる。
装置にあっては、各比較回路に供給される基準電圧が一
定とされるものであるため、各比較回路のオフセット電
圧が一定となり、直線性が確保される。また各比較回路
の帯域幅が一定で、同じ電位差であれば動作速度が一定
とされるものであり、特に基準電圧の１／２の電圧を基
準にした比較動作であるため高速動作が可能とされる。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はアナログ入力電圧Ｖinを４ビットのデ
ィジタルデータＤ1 〜Ｄ4 に変換するアナログ・ディジ
タル変換装置の回路構成を示している。
説明する。図１はアナログ入力電圧Ｖinを４ビットのデ
ィジタルデータＤ1 〜Ｄ4 に変換するアナログ・ディジ
タル変換装置の回路構成を示している。
【０００９】ディジタルデータに変換すべきアナログ入
力電圧Ｖinは、バッファアンプ11に供給し、このバッフ
ァアンプ11からの出力信号は、４ビットの出力Ｄ1 〜Ｄ
4 の第１のビット（ＭＳＢ）に対応する第１の比較回路
121 の反転入力端子に供給する。このバッファアンプ11
からの出力信号は、さらに抵抗値Ｒの抵抗132 〜134を
それぞれ介して、第２〜第４のビットそれぞれに対応す
る第２乃至第４の比較回路122 〜124 のそれぞれ反転入
力端子に供給する。
力電圧Ｖinは、バッファアンプ11に供給し、このバッフ
ァアンプ11からの出力信号は、４ビットの出力Ｄ1 〜Ｄ
4 の第１のビット（ＭＳＢ）に対応する第１の比較回路
121 の反転入力端子に供給する。このバッファアンプ11
からの出力信号は、さらに抵抗値Ｒの抵抗132 〜134を
それぞれ介して、第２〜第４のビットそれぞれに対応す
る第２乃至第４の比較回路122 〜124 のそれぞれ反転入
力端子に供給する。
【００１０】この比較回路122 〜124 のそれぞれ反転入
力端子には、それぞれ抵抗値Ｒの抵抗と抵抗値２Ｒの抵
抗との組み合わせによって構成されたＲ−２Ｒ抵抗ラダ
ー回路によるＤ／Ａコンバータ142 〜144が接続される
もので、これらのＤ／Ａコンバータ142 〜144 には、そ
れぞれ上位ビットに対応する比較回路121 〜123 からの
出力信号が結合されている。
力端子には、それぞれ抵抗値Ｒの抵抗と抵抗値２Ｒの抵
抗との組み合わせによって構成されたＲ−２Ｒ抵抗ラダ
ー回路によるＤ／Ａコンバータ142 〜144が接続される
もので、これらのＤ／Ａコンバータ142 〜144 には、そ
れぞれ上位ビットに対応する比較回路121 〜123 からの
出力信号が結合されている。
【００１１】このＤ／Ａコンバータ142 〜144 のそれぞ
れビット数は各々２ビット、３ビット、および４ビット
であり、このＤ／Ａコンバータ142 〜144 のそれぞれ入
力端子には、ＬＳＢに対応する部分を除いて、第１乃至
第３の比較回路121 〜123 の出力／Ｄ1 、／Ｄ2 、／Ｄ
3 をＭＳＢから順次接続する。そして、これらのＤ／Ａ
コンバータ142 〜144 のそれぞれＬＳＢに対応する部分
に基準電源電圧ＶDDを接続する。
れビット数は各々２ビット、３ビット、および４ビット
であり、このＤ／Ａコンバータ142 〜144 のそれぞれ入
力端子には、ＬＳＢに対応する部分を除いて、第１乃至
第３の比較回路121 〜123 の出力／Ｄ1 、／Ｄ2 、／Ｄ
3 をＭＳＢから順次接続する。そして、これらのＤ／Ａ
コンバータ142 〜144 のそれぞれＬＳＢに対応する部分
に基準電源電圧ＶDDを接続する。
【００１２】第１乃至第４の比較回路121 〜124 のそれ
ぞれ非反転入力端子には、基準電圧ＶDDの１／２の電圧
を印加設定する。そして、これらの比較回路121 〜124
それぞれからの出力／Ｄ1 〜／Ｄ4 は、それぞれインバ
ータ151 〜154 に供給し、これらのインバータ151 〜15
4 それぞれからの、ディジタル変換されたビット出力Ｄ
1 〜Ｄ4 が出力されるようにする。
ぞれ非反転入力端子には、基準電圧ＶDDの１／２の電圧
を印加設定する。そして、これらの比較回路121 〜124
それぞれからの出力／Ｄ1 〜／Ｄ4 は、それぞれインバ
ータ151 〜154 に供給し、これらのインバータ151 〜15
4 それぞれからの、ディジタル変換されたビット出力Ｄ
1 〜Ｄ4 が出力されるようにする。
【００１３】この様に構成されるアナログ・ディジタル
変換装置において、アナログ入力信号Ｖinを次式で表
す。
変換装置において、アナログ入力信号Ｖinを次式で表
す。
【００１４】
【数１】
【００１５】但し、Ｄ1 〜Ｄ4 は“１”または“０”の
ディジタル値であり、αは“０＜α＜１”となる値とす
る。
ディジタル値であり、αは“０＜α＜１”となる値とす
る。
【００１６】第１の比較回路121 の出力／Ｄ1 は、入力
電圧Ｖinと基準電圧ＶDD／２を比較した結果であり、し
たがって次のような関係にある。
電圧Ｖinと基準電圧ＶDD／２を比較した結果であり、し
たがって次のような関係にある。
【００１７】
【数２】
【００１８】第２の比較回路122 の反転入力端子に供給
される電圧Ｖ2 は、この入力端子から入力電圧Ｖinを見
た場合のインピターンスと、同じく入力端子から抵抗ラ
ダー回路142 を見た場合のインピーダンスが共にＲであ
るため、入力電圧Ｖinと抵抗ラダー回路142 の出力電圧
の中間電圧になる。すなわち、この電圧Ｖ2 は次式で表
される。
される電圧Ｖ2 は、この入力端子から入力電圧Ｖinを見
た場合のインピターンスと、同じく入力端子から抵抗ラ
ダー回路142 を見た場合のインピーダンスが共にＲであ
るため、入力電圧Ｖinと抵抗ラダー回路142 の出力電圧
の中間電圧になる。すなわち、この電圧Ｖ2 は次式で表
される。
【００１９】
【数３】
【００２０】この(3) 式で“Ｄ2 ＝１”であれば、“Ｖ
2 ＞（ＶDD／２）”となり、また“Ｄ2 ＝０”であれば
“Ｖ2＜（ＶDD／２）”となる。したがって、この比較
回路12の出力／Ｄ2 と(1) 式で用いた出力Ｄ2 には(4)
式のような関係が成り立つ。以下、同様に第３および第
４の比較回路それぞれの反転入力端子電圧Ｖ3 およびＶ
4 も同様に求めることができ、比較回路123 および124
でそれぞれ基準電圧“ＶDD／２”とＶ3 およびＶ4 と比
較した結果にも、(5) および(6)式で示す関係が成り立
つ。
2 ＞（ＶDD／２）”となり、また“Ｄ2 ＝０”であれば
“Ｖ2＜（ＶDD／２）”となる。したがって、この比較
回路12の出力／Ｄ2 と(1) 式で用いた出力Ｄ2 には(4)
式のような関係が成り立つ。以下、同様に第３および第
４の比較回路それぞれの反転入力端子電圧Ｖ3 およびＶ
4 も同様に求めることができ、比較回路123 および124
でそれぞれ基準電圧“ＶDD／２”とＶ3 およびＶ4 と比
較した結果にも、(5) および(6)式で示す関係が成り立
つ。
【００２１】
【数４】
【００２２】第１乃至第４の比較回路121 〜124 のそれ
ぞれ出力／Ｄ1 〜／Ｄ4 は、それぞれインバータ151 〜
154で反転され、出力ビット情報Ｄ1 〜Ｄ4 が得られる
ものであり、基準電圧“ＶDD／２”のみで入力アナログ
電圧Ｖinをディジタル変換するようになる。
ぞれ出力／Ｄ1 〜／Ｄ4 は、それぞれインバータ151 〜
154で反転され、出力ビット情報Ｄ1 〜Ｄ4 が得られる
ものであり、基準電圧“ＶDD／２”のみで入力アナログ
電圧Ｖinをディジタル変換するようになる。
【００２３】ＶＴＦ型のＡ／Ｄ変換装置において、ＶDD
の単一基準電源を使用した場合、入力電圧Ｖinが“０
Ｖ”または“ＶDD”に近付くと、比較回路の反転入力端
子電圧も“０Ｖ”または“ＶDD”に近付くようになり、
変換時間が長くなったり、比較回路のオフセット電圧が
大きくなった。
の単一基準電源を使用した場合、入力電圧Ｖinが“０
Ｖ”または“ＶDD”に近付くと、比較回路の反転入力端
子電圧も“０Ｖ”または“ＶDD”に近付くようになり、
変換時間が長くなったり、比較回路のオフセット電圧が
大きくなった。
【００２４】しかし、図１で示したようなアナログ・デ
ィジタル変換装置においては、電圧“ＶDD／２”を基準
にして、各ビットに対応する比較回路121 〜124 でそれ
ぞれ比較を行っている。したがって、ＶＴＦで生じたよ
うな問題は起こらない。
ィジタル変換装置においては、電圧“ＶDD／２”を基準
にして、各ビットに対応する比較回路121 〜124 でそれ
ぞれ比較を行っている。したがって、ＶＴＦで生じたよ
うな問題は起こらない。
【００２５】図２は第２の実施例に係るアナログ・ディ
ジタル変換装置を示すもので、図１の第１の実施例にお
いては、Ｒ−２Ｒ抵抗ラダー回路によって構成したＤ／
Ａコンバータ142 〜144 を用いたが、この実施例におい
ては電流加算方式のＤ／Ａコンバータ212 〜214 を用い
ている。また。このＤ／Ａコンバータ212 〜214 に代え
てセグメント電流方式のＤ／Ａコンバータで構成するこ
ともできる。
ジタル変換装置を示すもので、図１の第１の実施例にお
いては、Ｒ−２Ｒ抵抗ラダー回路によって構成したＤ／
Ａコンバータ142 〜144 を用いたが、この実施例におい
ては電流加算方式のＤ／Ａコンバータ212 〜214 を用い
ている。また。このＤ／Ａコンバータ212 〜214 に代え
てセグメント電流方式のＤ／Ａコンバータで構成するこ
ともできる。
【００２６】図３は第３の実施例を示すもので、この実
施例においては第１乃至第４の比較回路121 〜124 のそ
れぞれ反転入力端子に基準電圧（ＶDD／２）を印加設定
し、比較回路121 〜124 のそれぞれ非反転入力端子には
アナログ入力信号とＲ−２Ｒ抵抗ラダー回路によるＤ／
Ａコンバータ142 〜144 の出力とを合成した信号を入力
するようにしている。この実施例においては、比較回路
121 〜124 からそれぞれ出力ビットＤ1 〜Ｄ4 が得られ
るもので、比較回路121 〜123 それぞれからの出力は、
それぞれインバータ221 〜223 で反転してＤ／Ａコンバ
ータ142 〜144にそれぞれ入力するようにしている。
施例においては第１乃至第４の比較回路121 〜124 のそ
れぞれ反転入力端子に基準電圧（ＶDD／２）を印加設定
し、比較回路121 〜124 のそれぞれ非反転入力端子には
アナログ入力信号とＲ−２Ｒ抵抗ラダー回路によるＤ／
Ａコンバータ142 〜144 の出力とを合成した信号を入力
するようにしている。この実施例においては、比較回路
121 〜124 からそれぞれ出力ビットＤ1 〜Ｄ4 が得られ
るもので、比較回路121 〜123 それぞれからの出力は、
それぞれインバータ221 〜223 で反転してＤ／Ａコンバ
ータ142 〜144にそれぞれ入力するようにしている。
【００２７】この実施例においては、論理を反転するこ
とによって図１で示した実施例と同様の動作をするもの
であるが、この実施例構成において図２で示したと同様
にＲ−２Ｒ抵抗ラダー回路によるＤ／Ａコンバータ142
〜144 に代わって、他の方式のＤ／Ａコンバータを採用
することもできる。
とによって図１で示した実施例と同様の動作をするもの
であるが、この実施例構成において図２で示したと同様
にＲ−２Ｒ抵抗ラダー回路によるＤ／Ａコンバータ142
〜144 に代わって、他の方式のＤ／Ａコンバータを採用
することもできる。
【００２８】図４は第４の実施例を示すもので、図１で
示した第１の実施例のアナログ・ディジタル変換装置に
対して、入力信号Ｖinの供給されるサンプルホールド回
路23およびレジスタ回路24を設ける。このレジスタ回路
24は、第１乃至第３の比較回路121 〜123 それぞれから
の出力が供給されるレジスタを備えるもので、その各比
較回路121 〜123 それぞれからの出力／Ｄ1 〜／Ｄ3 を
それぞれ記憶し、下位ビットのＤ／Ａコンバータ142 〜
144 に対してその記憶ビットを供給する。
示した第１の実施例のアナログ・ディジタル変換装置に
対して、入力信号Ｖinの供給されるサンプルホールド回
路23およびレジスタ回路24を設ける。このレジスタ回路
24は、第１乃至第３の比較回路121 〜123 それぞれから
の出力が供給されるレジスタを備えるもので、その各比
較回路121 〜123 それぞれからの出力／Ｄ1 〜／Ｄ3 を
それぞれ記憶し、下位ビットのＤ／Ａコンバータ142 〜
144 に対してその記憶ビットを供給する。
【００２９】この様なサンプルホールド回路23およびレ
ジスタ回路24は、クロック信号に同期して制御するもの
で、この様な制御によってパイプライン処理が可能とな
る。この場合、アナログ入力信号Ｖinが、１クロック毎
にスイッチ制御によって下位ビットのサンプルホールド
回路に送られて行くことによって、比較回路からの出力
が１クロック毎にレジスタ回路24にシフトされることを
除けば、動作は図１の実施例と同様である。
ジスタ回路24は、クロック信号に同期して制御するもの
で、この様な制御によってパイプライン処理が可能とな
る。この場合、アナログ入力信号Ｖinが、１クロック毎
にスイッチ制御によって下位ビットのサンプルホールド
回路に送られて行くことによって、比較回路からの出力
が１クロック毎にレジスタ回路24にシフトされることを
除けば、動作は図１の実施例と同様である。
【００３０】
【発明の効果】以上のようにこの発明におけるアナログ
入力信号Ｖinをｎビットのディジタル信号（Ｄ1 〜Ｄ
ｎ）に変換するアナログ・ディジタル変換装置において
は、ｎ個の比較回路とｎ−１個の比較電圧制御回路を備
えるもので、この基準電圧発生回路は入力信号電圧範囲
の１／２の基準電圧を生成し、各比較回路の一方の入力
端子にこの基準電圧を印加し、他方の入力端子には、最
上位ビットに対応する比較回路においてアナログ入力信
号が入力され、２ビット目以降ｉ番目比較回路において
はｉ−１番目の比較電圧制御回路の出力信号Ｖi-1 が印
加される。アナログ入力信号電圧Ｖinをフルスケール１
で表したとき
入力信号Ｖinをｎビットのディジタル信号（Ｄ1 〜Ｄ
ｎ）に変換するアナログ・ディジタル変換装置において
は、ｎ個の比較回路とｎ−１個の比較電圧制御回路を備
えるもので、この基準電圧発生回路は入力信号電圧範囲
の１／２の基準電圧を生成し、各比較回路の一方の入力
端子にこの基準電圧を印加し、他方の入力端子には、最
上位ビットに対応する比較回路においてアナログ入力信
号が入力され、２ビット目以降ｉ番目比較回路において
はｉ−１番目の比較電圧制御回路の出力信号Ｖi-1 が印
加される。アナログ入力信号電圧Ｖinをフルスケール１
で表したとき
【００３１】
【数５】
【００３２】とすると、ｉ番目の比較電圧制御回路の出
力信号Ｖi は、アナログ入力信号電圧Ｖinと１〜ｉ番目
の比較回路の出力とから
力信号Ｖi は、アナログ入力信号電圧Ｖinと１〜ｉ番目
の比較回路の出力とから
【００３３】
【数６】
【００３４】となる出力信号を発生し、このＶi と基準
電圧とを比較するように構成される。したがって、直線
性に優れた精度の高いディジタルデータが得られるよう
になるもので、且つ各比較回路に供給される基準電圧が
（ＶDD／２）と一定であるのでその帯域幅は一定であ
り、オフセット電圧が一定とされる。
電圧とを比較するように構成される。したがって、直線
性に優れた精度の高いディジタルデータが得られるよう
になるもので、且つ各比較回路に供給される基準電圧が
（ＶDD／２）と一定であるのでその帯域幅は一定であ
り、オフセット電圧が一定とされる。
【図１】この発明の一実施例に係るアナログ・ディジタ
ル変換装置を説明する回路構成図。
ル変換装置を説明する回路構成図。
【図２】この発明の第２の実施例に係るアナログ・ディ
ジタル変換装置を説明する回路構成図。
ジタル変換装置を説明する回路構成図。
【図３】この発明の第３の実施例に係るアナログ・ディ
ジタル変換装置を説明する回路構成図。
ジタル変換装置を説明する回路構成図。
【図４】この発明の第４の実施例に係るアナログ・ディ
ジタル変換装置を説明する回路構成図。
ジタル変換装置を説明する回路構成図。
11…バッファアンプ、121 〜124 …比較回路、132〜134
…抵抗（Ｒ）、142〜144 …Ｄ／Ａコンバータ（Ｒ−２
Ｒ抵抗ラダー回路）、151 〜154 …インバータ。
…抵抗（Ｒ）、142〜144 …Ｄ／Ａコンバータ（Ｒ−２
Ｒ抵抗ラダー回路）、151 〜154 …インバータ。
Claims (1)
- 【請求項１】 設定された基準電圧の１／２の電圧がそ
れぞれ一方の入力端子に供給された各ビットそれぞれに
対応するｎ個の比較回路と、 このｎ個の比較回路の２番目以降の比較回路それぞれに
対応して設定され、それぞれ対応する比較回路の他方の
入力端子に比較電圧を印加設定するためのｎ−１個の比
較電圧制御回路とを具備し、 この比較電圧制御回路は、それぞれ上位ビットの前記比
較回路からの出力電圧が供給されるＤ／Ａコンバータで
構成されるようにした、ｎビットのディジタル変換出力
を発生するアナログ・ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20436391A JPH0548459A (ja) | 1991-08-14 | 1991-08-14 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20436391A JPH0548459A (ja) | 1991-08-14 | 1991-08-14 | アナログ・デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548459A true JPH0548459A (ja) | 1993-02-26 |
Family
ID=16489278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20436391A Pending JPH0548459A (ja) | 1991-08-14 | 1991-08-14 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142417A (ja) * | 2010-01-06 | 2011-07-21 | Nec Access Technica Ltd | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| WO2012008004A1 (ja) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | Ａｄ変換器を備えた温度検知回路及び半導体集積回路 |
-
1991
- 1991-08-14 JP JP20436391A patent/JPH0548459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142417A (ja) * | 2010-01-06 | 2011-07-21 | Nec Access Technica Ltd | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| WO2012008004A1 (ja) * | 2010-07-13 | 2012-01-19 | パナソニック株式会社 | Ａｄ変換器を備えた温度検知回路及び半導体集積回路 |
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