JPH06132539A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】縦型ＭＯＳ ＦＥＴのトレンチの内壁面のゲー
ト絶縁膜として複合ゲート膜を採用する場合に、ゲート
印加電界によるゲートの閾値電圧の変動が生じなくな
り、信頼性が高く、特性面で安定な良質な縦型ＭＯＳ
ＦＥＴを実現する。 【構成】半導体装置に内蔵された縦型ＭＯＳ ＦＥＴの
断面ほぼＵ字状の溝の内壁面のゲート絶縁膜として少な
くとも酸化膜および窒化膜が積層された複合ゲート膜が
採用され、前記溝の上部のコーナー部での複合ゲート膜
の破壊電界強度が２．５ＭＶ／ｃｍ〜５．０ＭＶ／ｃｍ
の範囲となるように、前記複合ゲート膜の酸化膜換算膜
厚および前記溝上部のコーナー部の曲率半径が設定され
ていることを特徴とする。
ト絶縁膜として複合ゲート膜を採用する場合に、ゲート
印加電界によるゲートの閾値電圧の変動が生じなくな
り、信頼性が高く、特性面で安定な良質な縦型ＭＯＳ
ＦＥＴを実現する。 【構成】半導体装置に内蔵された縦型ＭＯＳ ＦＥＴの
断面ほぼＵ字状の溝の内壁面のゲート絶縁膜として少な
くとも酸化膜および窒化膜が積層された複合ゲート膜が
採用され、前記溝の上部のコーナー部での複合ゲート膜
の破壊電界強度が２．５ＭＶ／ｃｍ〜５．０ＭＶ／ｃｍ
の範囲となるように、前記複合ゲート膜の酸化膜換算膜
厚および前記溝上部のコーナー部の曲率半径が設定され
ていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタ（以下、ＭＯＳ ＦＥＴと記す。）単体か
らなる個別半導体装置あるいはＭＯＳ ＦＥＴを組み込
んだＭＯＳ集積回路などの半導体装置に係り、特に断面
Ｕ字状の溝（トレンチ）構造を有する縦型のＭＯＳ Ｆ
ＥＴの構造に関する。
トランジスタ（以下、ＭＯＳ ＦＥＴと記す。）単体か
らなる個別半導体装置あるいはＭＯＳ ＦＥＴを組み込
んだＭＯＳ集積回路などの半導体装置に係り、特に断面
Ｕ字状の溝（トレンチ）構造を有する縦型のＭＯＳ Ｆ
ＥＴの構造に関する。
【０００２】
【従来の技術】ＭＯＳ ＦＥＴは、微細加工技術の進歩
により低オン抵抗化の動きが急速に進んでいる。特に、
低耐圧クラスのＭＯＳ ＦＥＴは、低オン抵抗化の傾向
が顕著であり、現在では、フォトレジスト上の制約から
単位セルのサイズの縮小に限界がみえている平面構造の
拡散自己整合タイプを更に一歩進め、セルサイズをより
小型化できるトレンチ（溝）構造を有する縦型ＭＯＳ
ＦＥＴの開発が進められている。図８は、従来のＮチャ
ネル縦型ＭＯＳ ＦＥＴにおけるトレンチ部分を取り出
して断面構造を示している。
により低オン抵抗化の動きが急速に進んでいる。特に、
低耐圧クラスのＭＯＳ ＦＥＴは、低オン抵抗化の傾向
が顕著であり、現在では、フォトレジスト上の制約から
単位セルのサイズの縮小に限界がみえている平面構造の
拡散自己整合タイプを更に一歩進め、セルサイズをより
小型化できるトレンチ（溝）構造を有する縦型ＭＯＳ
ＦＥＴの開発が進められている。図８は、従来のＮチャ
ネル縦型ＭＯＳ ＦＥＴにおけるトレンチ部分を取り出
して断面構造を示している。
【０００３】ここで、１０はＮ+ 型の半導体基板、１１
はエピタキシャル層、１２はＰ型のチャネル領域形成
層、１３はＮ+ 型のソース領域、１４はソース領域１３
の表面からチャネル領域形成層１２の一部を貫いてエピ
タキシャル層１１に達するように設けられた断面Ｕ字状
のトレンチである。
はエピタキシャル層、１２はＰ型のチャネル領域形成
層、１３はＮ+ 型のソース領域、１４はソース領域１３
の表面からチャネル領域形成層１２の一部を貫いてエピ
タキシャル層１１に達するように設けられた断面Ｕ字状
のトレンチである。
【０００４】１５はトレンチ１４の内壁面に形成された
ゲート絶縁膜、１６はこのゲート絶縁膜１５上でトレン
チ１４を埋めるように設けられたポリシリコン・ゲート
電極である。
ゲート絶縁膜、１６はこのゲート絶縁膜１５上でトレン
チ１４を埋めるように設けられたポリシリコン・ゲート
電極である。
【０００５】上記したような縦型ＭＯＳ ＦＥＴは、ト
レンチ１４内にゲート電極１６を埋込む構造を有するの
で、セルサイズを小さくすることができ、オン抵抗を極
めて小さくすることができる。ここで、上記Ｎチャネル
縦型ＭＯＳ ＦＥＴの動作原理を述べておく。
レンチ１４内にゲート電極１６を埋込む構造を有するの
で、セルサイズを小さくすることができ、オン抵抗を極
めて小さくすることができる。ここで、上記Ｎチャネル
縦型ＭＯＳ ＦＥＴの動作原理を述べておく。
【０００６】ソース領域１３を接地し、半導体基板１０
（ドレイン領域）およびゲート電極１６に正の電圧を印
加する。このような順バイアスの時、ゲート電圧を上げ
ていくと、チャネル領域形成層１２のうちのゲート電極
１６に対向するトレンチ側面領域（チャネル部）がＮ型
に反転して反転層（チャネル領域）となり、ソース領域
１３から反転層直下のドレイン領域（エピタキシャル層
１１および半導体基板１０）に電子が流れる。上記した
ような縦型ＭＯＳ ＦＥＴの構造のままで実際に形成し
た場合、次に述べるような特性上の不具合が発生するこ
とが分った。
（ドレイン領域）およびゲート電極１６に正の電圧を印
加する。このような順バイアスの時、ゲート電圧を上げ
ていくと、チャネル領域形成層１２のうちのゲート電極
１６に対向するトレンチ側面領域（チャネル部）がＮ型
に反転して反転層（チャネル領域）となり、ソース領域
１３から反転層直下のドレイン領域（エピタキシャル層
１１および半導体基板１０）に電子が流れる。上記した
ような縦型ＭＯＳ ＦＥＴの構造のままで実際に形成し
た場合、次に述べるような特性上の不具合が発生するこ
とが分った。
【０００７】即ち、トレンチ１４上部のコーナー部とそ
の他の部分とでゲート絶縁膜１５の厚さおよび膜質が異
なるという現象が生じ、その結果、閾値電圧Ｖth、出力
特性（Ｉds、｜Ｙfs｜）が上記コーナー部とその他の部
分とで異なることになり、特性面で様々なアンバランス
を引き起こすことになり、好ましくない。
の他の部分とでゲート絶縁膜１５の厚さおよび膜質が異
なるという現象が生じ、その結果、閾値電圧Ｖth、出力
特性（Ｉds、｜Ｙfs｜）が上記コーナー部とその他の部
分とで異なることになり、特性面で様々なアンバランス
を引き起こすことになり、好ましくない。
【０００８】そこで、トレンチ１４の側面でのゲート絶
縁膜１５の不具合を防止するために、トレンチ１４の上
部のコーナー部の複合ゲート膜１５の形状を滑らかに丸
めるように工夫したり、トレンチ１４の内壁面に形成さ
れたゲート絶縁膜１５の膜質を工夫することが考えられ
ている。
縁膜１５の不具合を防止するために、トレンチ１４の上
部のコーナー部の複合ゲート膜１５の形状を滑らかに丸
めるように工夫したり、トレンチ１４の内壁面に形成さ
れたゲート絶縁膜１５の膜質を工夫することが考えられ
ている。
【０００９】ところで、４ＭＤＲＡＭ（４Ｍビットのダ
イナミック型半導体メモリ）に使用されるトレンチキャ
パシタは、ゲート絶縁膜の熱ストレス、バイアスストレ
ス、長期信頼性を高めるために、熱酸化膜、窒化膜、Ｃ
ＶＤ（気相成長）酸化膜が積層形成されたＯ／Ｎ／Ｏ複
合ゲート膜が用いられている。このトレンチキャパシタ
の破壊電界強度（破壊耐量）は、一般的にトレンチ上部
コーナーの曲率半径（丸め量）と複合ゲート膜の酸化膜
換算膜厚に依存することが知られている。
イナミック型半導体メモリ）に使用されるトレンチキャ
パシタは、ゲート絶縁膜の熱ストレス、バイアスストレ
ス、長期信頼性を高めるために、熱酸化膜、窒化膜、Ｃ
ＶＤ（気相成長）酸化膜が積層形成されたＯ／Ｎ／Ｏ複
合ゲート膜が用いられている。このトレンチキャパシタ
の破壊電界強度（破壊耐量）は、一般的にトレンチ上部
コーナーの曲率半径（丸め量）と複合ゲート膜の酸化膜
換算膜厚に依存することが知られている。
【００１０】図９は、トレンチ上部コーナーの曲率半径
ａが１０ｎｍ、４０ｎｍの場合におけるトレンチキャパ
シタ破壊電界強度のゲート酸化膜厚依存性の計算結果を
示している。但し、酸化膜の真性破壊電界強度が８ＭＶ
／ｃｍであるものとして計算した。
ａが１０ｎｍ、４０ｎｍの場合におけるトレンチキャパ
シタ破壊電界強度のゲート酸化膜厚依存性の計算結果を
示している。但し、酸化膜の真性破壊電界強度が８ＭＶ
／ｃｍであるものとして計算した。
【００１１】４ＭＤＲＡＭにおけるトレンチキャパシタ
においては、大容量と高破壊耐量とが要求されるので、
１５ｎｍ以下の薄いゲート膜で７ＭＶ／ｃｍ以上の破壊
耐量が必要とされている。
においては、大容量と高破壊耐量とが要求されるので、
１５ｎｍ以下の薄いゲート膜で７ＭＶ／ｃｍ以上の破壊
耐量が必要とされている。
【００１２】現実に、４ＭＤＲＡＭのトレンチキャパシ
タの破壊電界強度は７ＭＶ／ｃｍ以上であることが報告
されており、上記計算においてトレンチ上部コーナーの
複合ゲート膜の曲率半径ａが１５ｎｍ、Ｏ／Ｎ／Ｏ複合
ゲート膜の真性破壊電界強度が１０ＭＶ／ｃｍであると
すると、上記報告の結果と一致する。
タの破壊電界強度は７ＭＶ／ｃｍ以上であることが報告
されており、上記計算においてトレンチ上部コーナーの
複合ゲート膜の曲率半径ａが１５ｎｍ、Ｏ／Ｎ／Ｏ複合
ゲート膜の真性破壊電界強度が１０ＭＶ／ｃｍであると
すると、上記報告の結果と一致する。
【００１３】一方、前記縦型ＭＯＳ ＦＥＴにおいて
は、仕様として、ゲート耐圧の保証値が２０Ｖ、ゲート
の閾値電圧が１．０Ｖ〜２．０Ｖが定められた場合に
は、酸化膜換算のゲート膜厚が５０〜６５ｎｍに限定さ
れており、かつ、ゲートの閾値電圧の変動が生じないこ
とが要求される。いま、前記トレンチ１４の内壁面に形
成されたゲート絶縁膜として、上記したようなＯ／Ｎ／
Ｏ複合ゲート膜を採用することを考える。
は、仕様として、ゲート耐圧の保証値が２０Ｖ、ゲート
の閾値電圧が１．０Ｖ〜２．０Ｖが定められた場合に
は、酸化膜換算のゲート膜厚が５０〜６５ｎｍに限定さ
れており、かつ、ゲートの閾値電圧の変動が生じないこ
とが要求される。いま、前記トレンチ１４の内壁面に形
成されたゲート絶縁膜として、上記したようなＯ／Ｎ／
Ｏ複合ゲート膜を採用することを考える。
【００１４】しかし、Ｏ／Ｎ／Ｏ複合ゲート膜を採用し
たＭＯＳ ＦＥＴは、６ＭＶ／ｃｍ以上の電界でゲート
の閾値電圧の変動が生じるという問題があるので、Ｏ／
Ｎ／Ｏ複合ゲート膜は縦型ＭＯＳ ＦＥＴのトレンチ１
４の内壁面のゲート絶縁膜としては使用されていなかっ
た。
たＭＯＳ ＦＥＴは、６ＭＶ／ｃｍ以上の電界でゲート
の閾値電圧の変動が生じるという問題があるので、Ｏ／
Ｎ／Ｏ複合ゲート膜は縦型ＭＯＳ ＦＥＴのトレンチ１
４の内壁面のゲート絶縁膜としては使用されていなかっ
た。
【００１５】上記したように、Ｏ／Ｎ／Ｏ複合ゲート膜
を採用した平面型のＭＯＳ ＦＥＴは６ＭＶ／ｃｍ以上
の電界でゲートの閾値電圧の変動が生じることは一般的
な事実であるが、以下、本発明者らが、評価用デバイス
として平面ゲート構造のキャパシタを形成して上記の事
実を実証した結果を示す。図１０は、評価用デバイスと
して形成された平面ゲート構造のキャパシタを示す断面
図である。ここで、１００は半導体基板、１０１はプレ
ート電極、１０２はＯ／Ｎ／Ｏ複合ゲート膜であり、そ
の酸化膜換算膜厚ｔoxは５０ｎｍである。
を採用した平面型のＭＯＳ ＦＥＴは６ＭＶ／ｃｍ以上
の電界でゲートの閾値電圧の変動が生じることは一般的
な事実であるが、以下、本発明者らが、評価用デバイス
として平面ゲート構造のキャパシタを形成して上記の事
実を実証した結果を示す。図１０は、評価用デバイスと
して形成された平面ゲート構造のキャパシタを示す断面
図である。ここで、１００は半導体基板、１０１はプレ
ート電極、１０２はＯ／Ｎ／Ｏ複合ゲート膜であり、そ
の酸化膜換算膜厚ｔoxは５０ｎｍである。
【００１６】図１１は、図１０の平面ゲート構造のキャ
パシタのプレート電極１０１と半導体基板１００との間
にＤＣバイアス電圧を印加した場合のゲート膜１０２の
リーク特性を示している。
パシタのプレート電極１０１と半導体基板１００との間
にＤＣバイアス電圧を印加した場合のゲート膜１０２の
リーク特性を示している。
【００１７】図１２は、図１０の平面ゲート構造のキャ
パシタのゲート膜両端間の印加電圧＋３０Ｖまたは−３
０Ｖ（破壊電界強度６ＭＶ／ｃｍ相当）、＋４０Ｖまた
は−４０Ｖ（破壊電界強度８ＭＶ／ｃｍ相当）の場合に
おけるＤＣバイアス印加時間とフラットバンド電圧ＶFB
の変動との関係を示している。
パシタのゲート膜両端間の印加電圧＋３０Ｖまたは−３
０Ｖ（破壊電界強度６ＭＶ／ｃｍ相当）、＋４０Ｖまた
は−４０Ｖ（破壊電界強度８ＭＶ／ｃｍ相当）の場合に
おけるＤＣバイアス印加時間とフラットバンド電圧ＶFB
の変動との関係を示している。
【００１８】図１１および図１２から、印加電圧４０Ｖ
の時にゲート膜中のリーク電流が１μＡを越えて流れ始
めると、Ｏ／Ｎ／Ｏ複合ゲート膜中の膜界面にキャリア
がトラップされ、膜界面電界によりフラットバンド電圧
ＶFBの変動が生じることが分かる。対応する。）
の時にゲート膜中のリーク電流が１μＡを越えて流れ始
めると、Ｏ／Ｎ／Ｏ複合ゲート膜中の膜界面にキャリア
がトラップされ、膜界面電界によりフラットバンド電圧
ＶFBの変動が生じることが分かる。対応する。）
【００１９】このことは、上記ゲート構造をＭＯＳ Ｆ
ＥＴに用いた場合に、Ｏ／Ｎ／Ｏ複合ゲート膜に６ＭＶ
／ｃｍ以上の電界を印加すると、ＭＯＳ ＦＥＴのゲー
トの閾値電圧の変動が生じることを意味している。
ＥＴに用いた場合に、Ｏ／Ｎ／Ｏ複合ゲート膜に６ＭＶ
／ｃｍ以上の電界を印加すると、ＭＯＳ ＦＥＴのゲー
トの閾値電圧の変動が生じることを意味している。
【００２０】
【発明が解決しようとする課題】上記したように従来の
縦型ＭＯＳ ＦＥＴは、ゲート絶縁膜の熱ストレス、バ
イアスストレス、長期信頼性を高めるためにＯ／Ｎ／Ｏ
複合ゲート膜を採用すると、６ＭＶ／ｃｍ以上の電界で
ゲートの閾値電圧の変動が生じるという問題があった。
縦型ＭＯＳ ＦＥＴは、ゲート絶縁膜の熱ストレス、バ
イアスストレス、長期信頼性を高めるためにＯ／Ｎ／Ｏ
複合ゲート膜を採用すると、６ＭＶ／ｃｍ以上の電界で
ゲートの閾値電圧の変動が生じるという問題があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、トレンチの内壁面のゲート絶縁膜として複合
ゲート膜を採用する場合に、ゲート印加電界によるゲー
トの閾値電圧の変動が生じなくなり、信頼性が高く、特
性面で安定な良質な縦型ＭＯＳ ＦＥＴを有する半導体
装置を提供することを目的とする。
たもので、トレンチの内壁面のゲート絶縁膜として複合
ゲート膜を採用する場合に、ゲート印加電界によるゲー
トの閾値電圧の変動が生じなくなり、信頼性が高く、特
性面で安定な良質な縦型ＭＯＳ ＦＥＴを有する半導体
装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
内蔵する縦型ＭＯＳ ＦＥＴの断面ほぼＵ字状の溝の内
壁面のゲート絶縁膜として少なくとも酸化膜および窒化
膜が積層された複合ゲート膜が採用され、前記溝の上部
のコーナー部での複合ゲート膜の破壊電界強度が２．５
ＭＶ／ｃｍ〜５．０ＭＶ／ｃｍの範囲となるように、前
記複合ゲート膜の酸化膜換算膜厚および前記溝の上部の
コーナー部の曲率半径が設定されていることを特徴とす
る。
内蔵する縦型ＭＯＳ ＦＥＴの断面ほぼＵ字状の溝の内
壁面のゲート絶縁膜として少なくとも酸化膜および窒化
膜が積層された複合ゲート膜が採用され、前記溝の上部
のコーナー部での複合ゲート膜の破壊電界強度が２．５
ＭＶ／ｃｍ〜５．０ＭＶ／ｃｍの範囲となるように、前
記複合ゲート膜の酸化膜換算膜厚および前記溝の上部の
コーナー部の曲率半径が設定されていることを特徴とす
る。
【００２３】
【作用】複合ゲート膜の酸化膜換算膜厚および溝上部の
コーナー部の曲率半径について所定の設定を行うことに
より、溝上部のコーナー部の複合ゲート膜に電界が集中
してリーク電流が流れ、この部分の複合ゲート膜の膜界
面に電荷が蓄積されるが、この部分の膜界面はＭＯＳ
ＦＥＴの閾値電圧を決定するチャネル領域から離れてい
るので、上記膜界面の電荷蓄積による影響は少ない。
コーナー部の曲率半径について所定の設定を行うことに
より、溝上部のコーナー部の複合ゲート膜に電界が集中
してリーク電流が流れ、この部分の複合ゲート膜の膜界
面に電荷が蓄積されるが、この部分の膜界面はＭＯＳ
ＦＥＴの閾値電圧を決定するチャネル領域から離れてい
るので、上記膜界面の電荷蓄積による影響は少ない。
【００２４】このようなトレンチ上部のコーナー部の複
合ゲート膜による電圧リミット作用により、複合ゲート
膜に印加される電圧を５ＭＶ／ｃｍ以下に制限すること
により、フラットバンド電圧ＶFBの変動が生じなくな
り、ＭＯＳ ＦＥＴの閾値電圧が変化しなくなる。
合ゲート膜による電圧リミット作用により、複合ゲート
膜に印加される電圧を５ＭＶ／ｃｍ以下に制限すること
により、フラットバンド電圧ＶFBの変動が生じなくな
り、ＭＯＳ ＦＥＴの閾値電圧が変化しなくなる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２６】図１は、個別半導体装置あるいはＭＯＳ集
積回路に形成される第１実施例に係る縦型ＭＯＳ ＦＥ
Ｔの一部の領域（複数のセル領域）におけるトレンチの
平面パターンを示している。図２は、図１中のＢ−Ｂ線
に沿う断面構造の一部を示している。図３は、図２中の
トレンチ上部のコーナー部Ａを取り出して拡大して示し
ている。
積回路に形成される第１実施例に係る縦型ＭＯＳ ＦＥ
Ｔの一部の領域（複数のセル領域）におけるトレンチの
平面パターンを示している。図２は、図１中のＢ−Ｂ線
に沿う断面構造の一部を示している。図３は、図２中の
トレンチ上部のコーナー部Ａを取り出して拡大して示し
ている。
【００２７】図１乃至図３において、１０はＮ+ 型の半
導体基板、１１は上記Ｎ+ 型の半導体基板１０の主面に
設けられたドレイン領域用の低不純物濃度を有するＮ型
の第１の半導体層（エピタキシャル層）、１２はこのエ
ピタキシャル層１１の上面に拡散によって設けられたチ
ャネル領域形成用の第２導電型（本例ではＰ型）の第２
の半導体層である。
導体基板、１１は上記Ｎ+ 型の半導体基板１０の主面に
設けられたドレイン領域用の低不純物濃度を有するＮ型
の第１の半導体層（エピタキシャル層）、１２はこのエ
ピタキシャル層１１の上面に拡散によって設けられたチ
ャネル領域形成用の第２導電型（本例ではＰ型）の第２
の半導体層である。
【００２８】１３はこのチャネル形成層１２の表層部に
複数並列に設けられたソース領域用のＮ+ 型の第３の半
導体層（各ソース領域の幅は例えば１８μｍ）、１４は
このソース領域１３の表面から前記チャネル形成層１２
の一部を貫いて前記エピタキシャル層１１に達するよう
に設けられた格子状（間隔が例えば３μｍ）の平面パタ
ーンを有する断面ほぼＵ字状のトレンチ（幅が例えば１
μｍ、深さが例えば４μｍ）である。
複数並列に設けられたソース領域用のＮ+ 型の第３の半
導体層（各ソース領域の幅は例えば１８μｍ）、１４は
このソース領域１３の表面から前記チャネル形成層１２
の一部を貫いて前記エピタキシャル層１１に達するよう
に設けられた格子状（間隔が例えば３μｍ）の平面パタ
ーンを有する断面ほぼＵ字状のトレンチ（幅が例えば１
μｍ、深さが例えば４μｍ）である。
【００２９】このトレンチ１４によって、前記ソース領
域１３が略長方形の平面パターンを有する多数の単位セ
ルに分割されており、各単位セルは、縦横に規則正しく
配設されている。
域１３が略長方形の平面パターンを有する多数の単位セ
ルに分割されており、各単位セルは、縦横に規則正しく
配設されている。
【００３０】１５はこのトレンチ１４の内壁面に形成さ
れた複合ゲート膜であり、本例では、熱酸化膜１５１、
窒化膜１５２、ＣＶＤ酸化膜１５３が積層形成されたＯ
／Ｎ／Ｏ複合ゲート膜が用いられている。
れた複合ゲート膜であり、本例では、熱酸化膜１５１、
窒化膜１５２、ＣＶＤ酸化膜１５３が積層形成されたＯ
／Ｎ／Ｏ複合ゲート膜が用いられている。
【００３１】Ｇはこのゲート絶縁膜１５上で上記トレン
チ１４を埋めるように設けられたゲート電極であり、例
えば不純物がドープされたポリシリコンからなり、隣り
合うトレンチ１４内のゲート電極相互が連続的に形成さ
れている。１７は上記ゲート電極Ｇ上および前記ソース
領域１３の露出表面上ならびに前記チャネル形成層１２
の露出表面上を覆うように設けられた絶縁膜である。１
８は上記絶縁膜１７に設けられたコンタクトホールを介
して前記ゲート電極Ｇに電気的にコンタクトしたゲート
配線である。
チ１４を埋めるように設けられたゲート電極であり、例
えば不純物がドープされたポリシリコンからなり、隣り
合うトレンチ１４内のゲート電極相互が連続的に形成さ
れている。１７は上記ゲート電極Ｇ上および前記ソース
領域１３の露出表面上ならびに前記チャネル形成層１２
の露出表面上を覆うように設けられた絶縁膜である。１
８は上記絶縁膜１７に設けられたコンタクトホールを介
して前記ゲート電極Ｇに電気的にコンタクトしたゲート
配線である。
【００３２】Ｓは前記絶縁膜１７に設けられたコンタク
トホールを介して前記ソース領域１３にコンタクトした
ソース電極（配線）である。この場合、ソース電極はチ
ャネル形成層１２にも共通にコンタクトしている。これ
により、基板領域・ソース相互が短絡接続されており、
ドレイン・基板領域・ソースに寄生するＮＰＮトランジ
スタの影響を軽減している。Ｄは前記半導体基板１０の
裏面に設けられたドレイン電極である。
トホールを介して前記ソース領域１３にコンタクトした
ソース電極（配線）である。この場合、ソース電極はチ
ャネル形成層１２にも共通にコンタクトしている。これ
により、基板領域・ソース相互が短絡接続されており、
ドレイン・基板領域・ソースに寄生するＮＰＮトランジ
スタの影響を軽減している。Ｄは前記半導体基板１０の
裏面に設けられたドレイン電極である。
【００３３】上記ソース電極Ｓおよびドレイン電極Ｄは
各セルに対して一体的に設けられ、各セルのゲート電極
Ｇはゲート配線１８により共通に接続されているので、
各セルは並列に接続されている。
各セルに対して一体的に設けられ、各セルのゲート電極
Ｇはゲート配線１８により共通に接続されているので、
各セルは並列に接続されている。
【００３４】上記Ｎチャネル縦型ＭＯＳ ＦＥＴの動作
原理は、従来のＮチャネル縦型ＭＯＳ ＦＥＴの動作原
理と同様である。即ち、ソース電極Ｓを接地し、ドレイ
ン電極Ｄおよびゲート電極Ｇに正の電圧を印加する。こ
のような順バイアスの時、ゲート電圧を上げていくと、
チャネル形成層１２のうちのゲート電極Ｇに対向するト
レンチ側面領域（チャネル部）がＮ型に反転して反転層
となり、ソース領域１３から反転層直下のエピタキシャ
ル層１１領域に電子が流れる。
原理は、従来のＮチャネル縦型ＭＯＳ ＦＥＴの動作原
理と同様である。即ち、ソース電極Ｓを接地し、ドレイ
ン電極Ｄおよびゲート電極Ｇに正の電圧を印加する。こ
のような順バイアスの時、ゲート電圧を上げていくと、
チャネル形成層１２のうちのゲート電極Ｇに対向するト
レンチ側面領域（チャネル部）がＮ型に反転して反転層
となり、ソース領域１３から反転層直下のエピタキシャ
ル層１１領域に電子が流れる。
【００３５】本実施例においては、図３に示すように、
トレンチ上部のコーナー部Ａの曲率半径ａ、複合ゲート
膜１５の酸化膜換算膜厚ｔoxが所定の関係を有するよう
に設定され、トレンチ上部のコーナー部での複合ゲート
膜１５の破壊電界強度が２．５ＭＶ／ｃｍ〜５．０ＭＶ
／ｃｍの範囲となるように設定されている
トレンチ上部のコーナー部Ａの曲率半径ａ、複合ゲート
膜１５の酸化膜換算膜厚ｔoxが所定の関係を有するよう
に設定され、トレンチ上部のコーナー部での複合ゲート
膜１５の破壊電界強度が２．５ＭＶ／ｃｍ〜５．０ＭＶ
／ｃｍの範囲となるように設定されている
【００３６】即ち、トレンチ上部のコーナー部での複合
ゲート膜１５の中心部の曲率半径をｒ、複合ゲート膜１
５の両端間印加電圧をＶG で表わすと、ゲート膜中心部
の誘電束φ（ｒ） φ（ｒ）＝−［ＶG ／ｌｎ｛１＋（ｔox／ａ）｝］・ｌｎ（ａ／ｒ） となり、ゲート膜中心部の電界Ｅ（ｒ）の複素数表現
は、 Ｅ（ｒ）＝−［ＶG ／ｒ・ｌｎ｛１＋（ｔox／ａ）｝］・ｊｒ となり、トレンチ上部のコーナー部での複合ゲート膜１
５の破壊電界強度Ｅmaxは、上式において、ｒ＝ａの場
合の絶対値であり、 Ｅmax ＝ＶG ／ａ・ｌｎ｛１＋（ｔox／ａ）｝ となる。ここで、複合ゲート膜１５の真性耐圧をＥｏで
表わすと、上式は、 Ｅmax ＝（Ｅｏ／ｔox・ａ）・ｌｎ｛１＋（ｔox／ａ）｝ で表現される。ここで、Ｅｏ＝８ＭＶ／ｃｍである場合
に、 ２．５ＭＶ／ｃｍ≦Ｅmax ≦５．０ＭＶ／ｃｍ とするために、 １．４≦ｔox／ａ≦６．０ となるように設定されている。
ゲート膜１５の中心部の曲率半径をｒ、複合ゲート膜１
５の両端間印加電圧をＶG で表わすと、ゲート膜中心部
の誘電束φ（ｒ） φ（ｒ）＝−［ＶG ／ｌｎ｛１＋（ｔox／ａ）｝］・ｌｎ（ａ／ｒ） となり、ゲート膜中心部の電界Ｅ（ｒ）の複素数表現
は、 Ｅ（ｒ）＝−［ＶG ／ｒ・ｌｎ｛１＋（ｔox／ａ）｝］・ｊｒ となり、トレンチ上部のコーナー部での複合ゲート膜１
５の破壊電界強度Ｅmaxは、上式において、ｒ＝ａの場
合の絶対値であり、 Ｅmax ＝ＶG ／ａ・ｌｎ｛１＋（ｔox／ａ）｝ となる。ここで、複合ゲート膜１５の真性耐圧をＥｏで
表わすと、上式は、 Ｅmax ＝（Ｅｏ／ｔox・ａ）・ｌｎ｛１＋（ｔox／ａ）｝ で表現される。ここで、Ｅｏ＝８ＭＶ／ｃｍである場合
に、 ２．５ＭＶ／ｃｍ≦Ｅmax ≦５．０ＭＶ／ｃｍ とするために、 １．４≦ｔox／ａ≦６．０ となるように設定されている。
【００３７】図４は、本発明の評価用デバイスとして、
図１０に示した評価用の平面ゲート構造のキャパシタと
同一半導体チップ上に同時に形成されたトレンチ構造の
キャパシタを示す断面図である。
図１０に示した評価用の平面ゲート構造のキャパシタと
同一半導体チップ上に同時に形成されたトレンチ構造の
キャパシタを示す断面図である。
【００３８】ここで、１００は半導体基板、１０１はキ
ャパシタ電極、１０２は複合ゲート膜、１０４はトレン
チであり、トレンチ上部のコーナー部の曲率半径ａ＝１
５ｎｍ、複合ゲート膜１０２の酸化膜換算膜厚ｔox＝５
０ｎｍである。
ャパシタ電極、１０２は複合ゲート膜、１０４はトレン
チであり、トレンチ上部のコーナー部の曲率半径ａ＝１
５ｎｍ、複合ゲート膜１０２の酸化膜換算膜厚ｔox＝５
０ｎｍである。
【００３９】図５は、図４のトレンチ構造のキャパシタ
のキャパシタ電極１０１と半導体基板１００との間にＤ
Ｃバイアス電圧を印加した場合のゲート膜１０２のリー
ク特性を示している。
のキャパシタ電極１０１と半導体基板１００との間にＤ
Ｃバイアス電圧を印加した場合のゲート膜１０２のリー
ク特性を示している。
【００４０】図６は、図４のトレンチ構造のキャパシタ
のゲート膜両端間の印加電圧＋２０Ｖまたは−２０Ｖ
（破壊電界強度４ＭＶ／ｃｍ相当）、＋２５Ｖまたは−
２５Ｖ（破壊電界強度５ＭＶ／ｃｍ相当）の場合におけ
るＤＣバイアス印加時間とフラットバンド電圧ＶFBの変
動（ＭＯＳ ＦＥＴの閾値電圧の変化に対応する。）と
の関係を示している。
のゲート膜両端間の印加電圧＋２０Ｖまたは−２０Ｖ
（破壊電界強度４ＭＶ／ｃｍ相当）、＋２５Ｖまたは−
２５Ｖ（破壊電界強度５ＭＶ／ｃｍ相当）の場合におけ
るＤＣバイアス印加時間とフラットバンド電圧ＶFBの変
動（ＭＯＳ ＦＥＴの閾値電圧の変化に対応する。）と
の関係を示している。
【００４１】図５および図６から、ゲート膜両端間の印
加電圧２０Ｖの時にゲート膜のリーク電流が１μＡ、印
加電圧２５Ｖの時にゲート膜のリーク電流が１０μＡ流
れるにも拘らず、フラットバンド電圧ＶFBの変動が生じ
ないことが分かる。これは、電界が集中してリーク電流
が発生する場所がトレンチ上部のコーナー部Ａでの複合
ゲート膜に限定されているからである。
加電圧２０Ｖの時にゲート膜のリーク電流が１μＡ、印
加電圧２５Ｖの時にゲート膜のリーク電流が１０μＡ流
れるにも拘らず、フラットバンド電圧ＶFBの変動が生じ
ないことが分かる。これは、電界が集中してリーク電流
が発生する場所がトレンチ上部のコーナー部Ａでの複合
ゲート膜に限定されているからである。
【００４２】即ち、複合ゲート膜の酸化膜換算膜厚ｔox
およびトレンチ上部のコーナー部Ａの曲率半径ａについ
て所定の設定を行うことにより、トレンチ上部のコーナ
ー部の複合ゲート膜に電界が集中してリーク電流が流
れ、この部分の複合ゲート膜の膜界面に電荷が蓄積され
るが、この部分の膜界面はＭＯＳ ＦＥＴの閾値電圧を
決定するチャネル領域から離れているので、上記膜界面
の電荷蓄積による影響は少ない。
およびトレンチ上部のコーナー部Ａの曲率半径ａについ
て所定の設定を行うことにより、トレンチ上部のコーナ
ー部の複合ゲート膜に電界が集中してリーク電流が流
れ、この部分の複合ゲート膜の膜界面に電荷が蓄積され
るが、この部分の膜界面はＭＯＳ ＦＥＴの閾値電圧を
決定するチャネル領域から離れているので、上記膜界面
の電荷蓄積による影響は少ない。
【００４３】このようなトレンチ上部のコーナー部の複
合ゲート膜による電圧リミット作用により、複合ゲート
膜に印加される電圧を５ＭＶ／ｃｍ以下に制限すること
により、フラットバンド電圧ＶFBの変動が生じなくな
り、ＭＯＳ ＦＥＴの閾値電圧が変化しなくなる。
合ゲート膜による電圧リミット作用により、複合ゲート
膜に印加される電圧を５ＭＶ／ｃｍ以下に制限すること
により、フラットバンド電圧ＶFBの変動が生じなくな
り、ＭＯＳ ＦＥＴの閾値電圧が変化しなくなる。
【００４４】また、ゲート膜両端間の印加電圧が３０Ｖ
（破壊電界強度６ＭＶ／ｃｍ相当）未満でゲート破壊を
起こすので、前記コーナー部以外での複合ゲート膜には
６ＭＶ／ｃｍ以上の電界が加わることがなく、複合ゲー
ト膜中の膜界面電荷の蓄積に対して抑制機能が働き、フ
ラットバンド電圧ＶFBの変動が生じない。次に、図１乃
至図３の縦型ＭＯＳ ＦＥＴの形成方法の一例について
簡単に説明する。
（破壊電界強度６ＭＶ／ｃｍ相当）未満でゲート破壊を
起こすので、前記コーナー部以外での複合ゲート膜には
６ＭＶ／ｃｍ以上の電界が加わることがなく、複合ゲー
ト膜中の膜界面電荷の蓄積に対して抑制機能が働き、フ
ラットバンド電圧ＶFBの変動が生じない。次に、図１乃
至図３の縦型ＭＯＳ ＦＥＴの形成方法の一例について
簡単に説明する。
【００４５】まず、厚さ１５０μｍのＮ+ 型のシリコン
からなる半導体基板（ウェハ）１０の主面に、厚さが約
１０μｍのＮ型のエピタキシャル層１１をエピタキシャ
ル成長により形成する。さらに、このエピタキシャル層
１１上に、厚さが約２．５μｍのＰ型のチャネル領域形
成層１２を拡散によって形成する。引き続き、ＰＥＰ
（光蝕刻プロセス）工程およびイオン注入法を用いて、
チャネル形成層１２の表層部に厚さ０．５μｍのＮ+ 型
のソース領域１３を格子状に設ける。
からなる半導体基板（ウェハ）１０の主面に、厚さが約
１０μｍのＮ型のエピタキシャル層１１をエピタキシャ
ル成長により形成する。さらに、このエピタキシャル層
１１上に、厚さが約２．５μｍのＰ型のチャネル領域形
成層１２を拡散によって形成する。引き続き、ＰＥＰ
（光蝕刻プロセス）工程およびイオン注入法を用いて、
チャネル形成層１２の表層部に厚さ０．５μｍのＮ+ 型
のソース領域１３を格子状に設ける。
【００４６】次に、ウェハ上面に厚さ６００ｎｍのＣＶ
Ｄ酸化膜を堆積する。そして、例えばＲＩＥ（反応性イ
オンエッチング）法により、ソース領域１３の表面から
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するようにトレンチ１４を形成する。こ
の場合、トレンチ１４全体の平面パターンが格子状とな
るように形成することにより、トレンチ１４によって前
記ソース領域１３が略長方形の平面パターンを有して縦
横に規則正しく多数配設された単位セルに分割される。
Ｄ酸化膜を堆積する。そして、例えばＲＩＥ（反応性イ
オンエッチング）法により、ソース領域１３の表面から
前記チャネル形成層１２の一部を貫いて前記エピタキシ
ャル層１１に達するようにトレンチ１４を形成する。こ
の場合、トレンチ１４全体の平面パターンが格子状とな
るように形成することにより、トレンチ１４によって前
記ソース領域１３が略長方形の平面パターンを有して縦
横に規則正しく多数配設された単位セルに分割される。
【００４７】次に、前記ＣＶＤ酸化膜を除去した後、ウ
ェハ上面に熱酸化膜、窒化膜、ＣＶＤ（気相成長）酸化
膜を順次積層させる。これによりトレンチ１４の内壁面
を覆うように複合ゲート膜１５が形成される。
ェハ上面に熱酸化膜、窒化膜、ＣＶＤ（気相成長）酸化
膜を順次積層させる。これによりトレンチ１４の内壁面
を覆うように複合ゲート膜１５が形成される。
【００４８】引き続き、リンがドープされたポリシリコ
ン膜１６をトレンチ１４が十分に埋まるまで堆積する。
このポリシリコン膜１６は後でゲート電極Ｇとして用い
られるので、低抵抗であることが望ましく、上記ポリシ
リコン膜１６を堆積した後で高濃度の不純物をドープし
てもよい。次に、トレンチ１４内にゲート電極Ｇとなる
ポリシリコン膜を残すようにポリシリコン膜１６をエッ
チバックする。
ン膜１６をトレンチ１４が十分に埋まるまで堆積する。
このポリシリコン膜１６は後でゲート電極Ｇとして用い
られるので、低抵抗であることが望ましく、上記ポリシ
リコン膜１６を堆積した後で高濃度の不純物をドープし
てもよい。次に、トレンチ１４内にゲート電極Ｇとなる
ポリシリコン膜を残すようにポリシリコン膜１６をエッ
チバックする。
【００４９】次に、ウェハ上面に厚さ６００ｎｍのＰＳ
Ｇ（リンシリケートガラス）膜からなる絶縁膜１７をＣ
ＶＤ法により堆積し、この絶縁膜１７の一部（ゲート電
極Ｇ上およびソース領域１３上の一部）にコンタクト孔
を開口する。この後、ウェハ上面に厚さ２μｍのアルミ
ニウム（Ａｌ）あるいはアルミニウム・シリコン合金
（Ａｌ・Ｓｉ）からなるゲート配線およびソース電極Ｓ
を蒸着する。さらに、ウェハ裏面にもドレイン電極Ｄを
形成し、前記したような縦型ＭＯＳＦＥＴを得る。図７
は、図３に示した縦型ＭＯＳ ＦＥＴのトレンチ上部の
コーナー部Ａの他の例を示している。
Ｇ（リンシリケートガラス）膜からなる絶縁膜１７をＣ
ＶＤ法により堆積し、この絶縁膜１７の一部（ゲート電
極Ｇ上およびソース領域１３上の一部）にコンタクト孔
を開口する。この後、ウェハ上面に厚さ２μｍのアルミ
ニウム（Ａｌ）あるいはアルミニウム・シリコン合金
（Ａｌ・Ｓｉ）からなるゲート配線およびソース電極Ｓ
を蒸着する。さらに、ウェハ裏面にもドレイン電極Ｄを
形成し、前記したような縦型ＭＯＳＦＥＴを得る。図７
は、図３に示した縦型ＭＯＳ ＦＥＴのトレンチ上部の
コーナー部Ａの他の例を示している。
【００５０】即ち、図３は、トレンチ上部のコーナー部
Ａに対して複合ゲート膜が同心円で近似できる形状で曲
がっている例を示したが、図７は、トレンチ上部のコー
ナー部Ａに対して複合ゲート膜の曲り具合が同心円で近
似できない形状で曲がっている例を示した。
Ａに対して複合ゲート膜が同心円で近似できる形状で曲
がっている例を示したが、図７は、トレンチ上部のコー
ナー部Ａに対して複合ゲート膜の曲り具合が同心円で近
似できない形状で曲がっている例を示した。
【００５１】この場合には、トレンチ上部のコーナー部
の外周ゲート膜の曲率半径をｂで表わすと、複合ゲート
膜の酸化膜換算膜厚ｔoxが（ｂ−ａ）で表わされるの
で、複合ゲート膜の真性耐圧Ｅｏが８ＭＶ／ｃｍである
場合に、 １．４≦ｔox／ａ≦６．０ １．４≦（ｂ−ａ）／ａ≦６．０ １．４≦（ｂ／ａ）−１≦６．０ ２．４≦（ｂ／ａ）≦７．０ と設定すれば、 ２．５ＭＶ／ｃｍ≦Ｅmax ≦５．０ＭＶ／ｃｍ となるように設定することができる。
の外周ゲート膜の曲率半径をｂで表わすと、複合ゲート
膜の酸化膜換算膜厚ｔoxが（ｂ−ａ）で表わされるの
で、複合ゲート膜の真性耐圧Ｅｏが８ＭＶ／ｃｍである
場合に、 １．４≦ｔox／ａ≦６．０ １．４≦（ｂ−ａ）／ａ≦６．０ １．４≦（ｂ／ａ）−１≦６．０ ２．４≦（ｂ／ａ）≦７．０ と設定すれば、 ２．５ＭＶ／ｃｍ≦Ｅmax ≦５．０ＭＶ／ｃｍ となるように設定することができる。
【００５２】
【発明の効果】上述したように本発明の半導体装置によ
れば、縦型ＭＯＳ ＦＥＴのトレンチの内壁面のゲート
絶縁膜として複合ゲート膜を採用する場合に、ゲート印
加電界によるゲートの閾値電圧の変動が生じなくなり、
信頼性が高く、特性面で安定な良質な縦型ＭＯＳ ＦＥ
Ｔを実現することができる。
れば、縦型ＭＯＳ ＦＥＴのトレンチの内壁面のゲート
絶縁膜として複合ゲート膜を採用する場合に、ゲート印
加電界によるゲートの閾値電圧の変動が生じなくなり、
信頼性が高く、特性面で安定な良質な縦型ＭＯＳ ＦＥ
Ｔを実現することができる。
【図１】本発明の第１実施例に係る縦型ＭＯＳ ＦＥＴ
の一部の領域におけるトレンチの平面パターンを示す
図。
の一部の領域におけるトレンチの平面パターンを示す
図。
【図２】図１中のＢ−Ｂ線に沿う断面の一部を示す断面
図。
図。
【図３】図２中のトレンチ上部のコーナー部Ａを取り出
して拡大して示す断面図。
して拡大して示す断面図。
【図４】本発明の評価用デバイスとして形成されたトレ
ンチ構造のキャパシタを示す断面図。
ンチ構造のキャパシタを示す断面図。
【図５】図４のトレンチ構造のキャパシタのゲート膜の
リーク特性を示す図。
リーク特性を示す図。
【図６】図４のトレンチ構造のキャパシタのＤＣバイア
ス印加時間とフラットバンド電圧ＶFBの変動との関係を
示す特性図。
ス印加時間とフラットバンド電圧ＶFBの変動との関係を
示す特性図。
【図７】図３のトレンチ上部のコーナー部Ａの他の例を
示す断面図。
示す断面図。
【図８】従来の縦型ＭＯＳ ＦＥＴにおけるトレンチ部
分を取り出して示す断面図。
分を取り出して示す断面図。
【図９】図８中のトレンチ上部コーナーの曲率半径ａが
異なる場合についてトレンチキャパシタ破壊電界強度の
ゲート酸化膜厚依存性の計算結果を示す図。
異なる場合についてトレンチキャパシタ破壊電界強度の
ゲート酸化膜厚依存性の計算結果を示す図。
【図１０】本発明と対比するための評価用デバイスとし
て形成された平面ゲート構造のキャパシタを示す断面
図。
て形成された平面ゲート構造のキャパシタを示す断面
図。
【図１１】図１０の平面ゲート構造のキャパシタのゲー
ト膜のリーク特性を示す図。
ト膜のリーク特性を示す図。
【図１２】図１０の平面ゲート構造のキャパシタのＤＣ
バイアス印加時間とフラットバンド電圧ＶFBの変動との
関係を示す特性図。
バイアス印加時間とフラットバンド電圧ＶFBの変動との
関係を示す特性図。
１０、１００…半導体基板、１１…第１の半導体層（エ
ピタキシャル層）、１２…第２の半導体層（チャネル領
域形成層）、１３…第３の半導体層（ソース領域）、１
４、１０３…トレンチ、１５、１０２…複合ゲート膜、
１７…層間絶縁膜、１８…ゲート配線、Ｇ…ゲート電
極、Ｓ…ソース電極、Ｄ…ドレイン電極。
ピタキシャル層）、１２…第２の半導体層（チャネル領
域形成層）、１３…第３の半導体層（ソース領域）、１
４、１０３…トレンチ、１５、１０２…複合ゲート膜、
１７…層間絶縁膜、１８…ゲート配線、Ｇ…ゲート電
極、Ｓ…ソース電極、Ｄ…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 開 俊一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、 この半導体基板の主面に設けられた低不純物濃度を有す
るドレイン領域用の第１導電型の第１の半導体層と、 この第１の半導体層の上面に設けられたチャネル領域形
成用の第２導電型の第２の半導体層と、 この第２の半導体層の表層部の一部に設けられたソース
領域用の第１導電型の第３の半導体層と、 この第３の半導体層の中央部表面から前記第２の半導体
層の一部を貫いて前記第１の半導体層に達するように設
けられた断面ほぼＵ字状の溝の内壁面に形成されたゲー
ト絶縁膜と、 このゲート絶縁膜上で前記溝を埋めるように設けられた
ゲート電極と、 このゲート電極上および前記第２の半導体層の露出表面
上を覆うように設けられた絶縁膜と、 この絶縁膜に設けられたコンタクトホールを介して前記
ゲート電極にコンタクトするゲート配線と、 前記絶縁膜に設けられたコンタクトホールを介して前記
第３の半導体層にコンタクトするソース電極と、 前記半導体基板の裏面に設けられたドレイン電極とを備
えた縦型の絶縁ゲート型電界効果トランジスタを有する
半導体装置において、 前記溝の内壁面のゲート絶縁膜として少なくとも酸化膜
および窒化膜が積層された複合ゲート膜が採用され、前
記溝の上部のコーナー部での複合ゲート膜の破壊電界強
度が２．５ＭＶ／ｃｍ〜５．０ＭＶ／ｃｍの範囲となる
ように、前記複合ゲート膜の酸化膜換算膜厚および前記
溝の上部のコーナー部の曲率半径が設定されていること
を特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記溝の上部のコーナー部の曲率半径をａ、前記複合ゲ
ート膜の酸化膜換算膜厚ｔoxで表わしたときに、 １．４≦ｔox／ａ≦６．０ となるように設定されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１記載の半導体装置において、 前記溝の上部のコーナー部の複合ゲート膜の曲率半径を
ａ、前記溝の上部のコーナー部の外周ゲート膜の曲率半
径をｂで表わしたときに、 ２．４≦ｂ／ａ≦７．０ となるように設定されていることを特徴とする半導体装
置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、前記縦型の絶縁ゲート型電界効果
トランジスタは、略長方形の平面パターンを有する単位
セルが縦横に多数配設されているいることを特徴とする
半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、前記ソース電極は、前記第２の半
導体層にもコンタクトしていることを特徴とする半導体
装置。
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