JPH0612790A - データ検出装置 - Google Patents
データ検出装置Info
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- JPH0612790A JPH0612790A JP16883092A JP16883092A JPH0612790A JP H0612790 A JPH0612790 A JP H0612790A JP 16883092 A JP16883092 A JP 16883092A JP 16883092 A JP16883092 A JP 16883092A JP H0612790 A JPH0612790 A JP H0612790A
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- pulse
- comparator
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Abstract
(57)【要約】
【構成】 入力信号の立ち上がり及び立ち下がりエッジ
を別個に検出する２個の比較器と両比較器出力をそれぞ
れ逆極性の遅延量指示信号により遅延する２個の可変遅
延器と前記２個の可変遅延器出力の出力パルスの位相差
を検出して出力するパルス間隔検出器と前記パルス間隔
検出器出力が既定の値となるように前記遅延量指示信号
を出力する制御器と前記２個の可変遅延器出力の論理和
をとって２値化出力として出力する論理和ゲートとを備
える。 【効果】 ＰＷＭ記録された再生信号の立ち上がりエッ
ジ検出パルスと立ち上がりエッジ検出パルス双方を遅延
させ、遅延した立ち上がりエッジと立ち下がりエッジの
パルス間隔が変調方式で定まる適当な関係になるように
可変遅延線の遅延量を制御する。これにより記録パワー
のばらつき等で生じるエッジ検出の最適スライスレベル
のずれを自動的に補正する。
を別個に検出する２個の比較器と両比較器出力をそれぞ
れ逆極性の遅延量指示信号により遅延する２個の可変遅
延器と前記２個の可変遅延器出力の出力パルスの位相差
を検出して出力するパルス間隔検出器と前記パルス間隔
検出器出力が既定の値となるように前記遅延量指示信号
を出力する制御器と前記２個の可変遅延器出力の論理和
をとって２値化出力として出力する論理和ゲートとを備
える。 【効果】 ＰＷＭ記録された再生信号の立ち上がりエッ
ジ検出パルスと立ち上がりエッジ検出パルス双方を遅延
させ、遅延した立ち上がりエッジと立ち下がりエッジの
パルス間隔が変調方式で定まる適当な関係になるように
可変遅延線の遅延量を制御する。これにより記録パワー
のばらつき等で生じるエッジ検出の最適スライスレベル
のずれを自動的に補正する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータを記
録再生する光ディスク装置の再生データ識別において再
生信号の２値化を行うデータ検出装置に関するものであ
る。
録再生する光ディスク装置の再生データ識別において再
生信号の２値化を行うデータ検出装置に関するものであ
る。
【０００２】
【従来の技術】近年、光ディスク装置の大容量化のため
に記録ピットの両側エッジを情報記録に用いて再生信号
の立ち上がり及び立ち下がりエッジ両方によりデータ検
出を行ういわゆるピットエッジ記録方式の開発が盛んで
ある。光ディスク装置の記録再生では固定磁気ディスク
装置のような２値信号の飽和記録と異なり、その記録ピ
ットの大きさが半導体レーザの光出力で定まる記録パワ
ーに大きく依存するという特徴がある。このためピット
エッジ記録方式では記録ピットの大きさを高精度に制御
する必要があるがこの光出力の設定精度にも限界があ
り、再生信号の２値化を記録パワーのばらつきに自動的
に対応して実現する必要が生じている。
に記録ピットの両側エッジを情報記録に用いて再生信号
の立ち上がり及び立ち下がりエッジ両方によりデータ検
出を行ういわゆるピットエッジ記録方式の開発が盛んで
ある。光ディスク装置の記録再生では固定磁気ディスク
装置のような２値信号の飽和記録と異なり、その記録ピ
ットの大きさが半導体レーザの光出力で定まる記録パワ
ーに大きく依存するという特徴がある。このためピット
エッジ記録方式では記録ピットの大きさを高精度に制御
する必要があるがこの光出力の設定精度にも限界があ
り、再生信号の２値化を記録パワーのばらつきに自動的
に対応して実現する必要が生じている。
【０００３】以下図面を参照しながら、上記した従来の
データ検出装置の一例について説明する。
データ検出装置の一例について説明する。
【０００４】図５は従来のデータ検出装置の基本構成を
示すものである。図６はその動作説明のための波形図で
ある。図５において、１と８は加算器である。２は反転
器であり、３と４は比較器、５は論理和ゲート、６と７
は位相比較器、１５は減算器、９と１３と１４は低域濾
波器（以下ＬＰＦとする）、１０は電圧制御発振器（以
下ＶＣＯとする）、１１はＤ型フリップフロップ、１２
はデータセパレータである。論理和ゲート５と位相比較
器６及び７と加算器８とＬＰＦ９とＶＣ０１０とＤ型フ
リップフロップとでデータセパレータ１２を構成する。
示すものである。図６はその動作説明のための波形図で
ある。図５において、１と８は加算器である。２は反転
器であり、３と４は比較器、５は論理和ゲート、６と７
は位相比較器、１５は減算器、９と１３と１４は低域濾
波器（以下ＬＰＦとする）、１０は電圧制御発振器（以
下ＶＣＯとする）、１１はＤ型フリップフロップ、１２
はデータセパレータである。論理和ゲート５と位相比較
器６及び７と加算器８とＬＰＦ９とＶＣ０１０とＤ型フ
リップフロップとでデータセパレータ１２を構成する。
【０００５】 以上のように構成されたデータ検出装置に
ついて、以下その動作について説明する。
ついて、以下その動作について説明する。
【０００６】まず、図６（ａ）のようにピットエッジ記
録された光ディスク装置の再生信号は適当に設定された
しきい値によって立ち上がりエッジと立ち下がりエッジ
が検出される。加算器１はこの再生信号を入力としてオ
フセット信号を加えて出力する。比較器３は減算器１出
力の立ち上がり零クロス点を検出して入力信号の変調方
式で定まるチャンネルクロックの１周期に略一致した幅
のパルスを（ｄ）のように出力する。反転器２は入力信
号を極性反転して出力し、比較器４は反転器２出力の立
ち上がり零クロス点すなわち減算器１出力の立ち下がり
零クロス点をとり比較器３と同様（ｄ）のようにパルス
を出力する。記録パワーが最適でなかった場合や再生回
路系のオフセット等によりこのしきい値は最適点とずれ
たものとなり、比較器３出力は（ｃ）に示す最適位置か
らずれ、同様に比較器４出力は（ｅ）に示す最適位置か
らずれたものとなる。位相比較器６は比較器３出力パル
スが得られた場合にその出力パルスとＶＣＯ１０出力と
の位相差を出力する。同様に位相比較器７は比較器４出
力とＶＣＯ１０出力との位相差を出力する。ＶＣＯ１０
は前記変調方式のチャンネルクロック周波数を中心周波
数とする電圧制御発振器である。加算器８は位相比較器
６出力と位相比較器７出力の和をとり出力し、ＬＰＦ９
はこれを低域濾波してＶＣＯ１０の制御信号として出力
する。位相比較器６と７、加算器８、ＬＰＦ９、ＶＣＯ
１０により位相同期回路が構成され、ＶＣＯ１０出力は
（ｈ）のように比較器３出力と比較器４出力の位相の平
均値に追従することになり、その結果入力信号のクロッ
ク成分に同期した再生クロック信号となる。ＬＰＦ１３
と１４はそれぞれ位相比較器６及び７出力を低域濾波し
て（ｉ）と（ｊ）のように出力する。減算器１５はＬＰ
Ｆ１３と１４の出力の差をとり前記オフセット信号とし
て（ｋ）のように出力する。今、しきい値が最適点より
も上側にずれているものとすれば立ち上がりエッジの位
相は再生クロック位相に対して遅れ、立ち下がりエッジ
の位相は再生クロック位相に対して進むことになる。減
算器１５出力はそのずれに応じて増加し、しきい値のず
れは補正される。逆にしきい値が最適点よりも下側にず
れた場合も同様である。
録された光ディスク装置の再生信号は適当に設定された
しきい値によって立ち上がりエッジと立ち下がりエッジ
が検出される。加算器１はこの再生信号を入力としてオ
フセット信号を加えて出力する。比較器３は減算器１出
力の立ち上がり零クロス点を検出して入力信号の変調方
式で定まるチャンネルクロックの１周期に略一致した幅
のパルスを（ｄ）のように出力する。反転器２は入力信
号を極性反転して出力し、比較器４は反転器２出力の立
ち上がり零クロス点すなわち減算器１出力の立ち下がり
零クロス点をとり比較器３と同様（ｄ）のようにパルス
を出力する。記録パワーが最適でなかった場合や再生回
路系のオフセット等によりこのしきい値は最適点とずれ
たものとなり、比較器３出力は（ｃ）に示す最適位置か
らずれ、同様に比較器４出力は（ｅ）に示す最適位置か
らずれたものとなる。位相比較器６は比較器３出力パル
スが得られた場合にその出力パルスとＶＣＯ１０出力と
の位相差を出力する。同様に位相比較器７は比較器４出
力とＶＣＯ１０出力との位相差を出力する。ＶＣＯ１０
は前記変調方式のチャンネルクロック周波数を中心周波
数とする電圧制御発振器である。加算器８は位相比較器
６出力と位相比較器７出力の和をとり出力し、ＬＰＦ９
はこれを低域濾波してＶＣＯ１０の制御信号として出力
する。位相比較器６と７、加算器８、ＬＰＦ９、ＶＣＯ
１０により位相同期回路が構成され、ＶＣＯ１０出力は
（ｈ）のように比較器３出力と比較器４出力の位相の平
均値に追従することになり、その結果入力信号のクロッ
ク成分に同期した再生クロック信号となる。ＬＰＦ１３
と１４はそれぞれ位相比較器６及び７出力を低域濾波し
て（ｉ）と（ｊ）のように出力する。減算器１５はＬＰ
Ｆ１３と１４の出力の差をとり前記オフセット信号とし
て（ｋ）のように出力する。今、しきい値が最適点より
も上側にずれているものとすれば立ち上がりエッジの位
相は再生クロック位相に対して遅れ、立ち下がりエッジ
の位相は再生クロック位相に対して進むことになる。減
算器１５出力はそのずれに応じて増加し、しきい値のず
れは補正される。逆にしきい値が最適点よりも下側にず
れた場合も同様である。
【０００７】以上の一連の動作によれば、しきい値が最
適点からずれた場合に立ち上がりエッジと再生クロック
との位相差と立ち下がりエッジと再生クロックとの位相
差の方向性を利用してそのずれ量を補正することが可能
である。
適点からずれた場合に立ち上がりエッジと再生クロック
との位相差と立ち下がりエッジと再生クロックとの位相
差の方向性を利用してそのずれ量を補正することが可能
である。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、チャンネルクロック周波数で動作する高
速な位相比較器が２個必要であるために回路が複雑とな
っていた。また、既に集積回路化された多くのデータセ
パレータには２個の位相比較器を有したものが無く、こ
れらのデータセパレータを使用できないためにこの構成
では高価なものとならざるを得ないという問題点を有し
ていた。
うな構成では、チャンネルクロック周波数で動作する高
速な位相比較器が２個必要であるために回路が複雑とな
っていた。また、既に集積回路化された多くのデータセ
パレータには２個の位相比較器を有したものが無く、こ
れらのデータセパレータを使用できないためにこの構成
では高価なものとならざるを得ないという問題点を有し
ていた。
【０００９】本発明は上記問題点に鑑み、立ち上がりエ
ッジと立ち下がりエッジの補正を遅延線によって行い、
データセパレータに要する位相比較器が１個ですむとい
うデータ検出装置を提供するものである。
ッジと立ち下がりエッジの補正を遅延線によって行い、
データセパレータに要する位相比較器が１個ですむとい
うデータ検出装置を提供するものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のデータ検出装置は立ち上がりエッジと立ち
下がりエッジを別個に検出する２個の比較器と両比較器
出力を遅延する２個の遅延器とそれぞれ遅延された立ち
上がりパルスと立ち下がりパルスとの位相差を検出する
パルス間隔検出器と前記パルス間隔検出器の出力が既定
の値となるように前記２個の遅延器の遅延時間を制御す
る制御器という構成を備えたものである。
めに本発明のデータ検出装置は立ち上がりエッジと立ち
下がりエッジを別個に検出する２個の比較器と両比較器
出力を遅延する２個の遅延器とそれぞれ遅延された立ち
上がりパルスと立ち下がりパルスとの位相差を検出する
パルス間隔検出器と前記パルス間隔検出器の出力が既定
の値となるように前記２個の遅延器の遅延時間を制御す
る制御器という構成を備えたものである。
【００１１】
【作用】本発明は上記した構成によって、再生信号の立
ち上がりエッジと立ち下がりエッジを別個に検出し両者
を遅延指示信号にしたがって遅延し、遅延後の両エッジ
の位相関係を検出して前記遅延指示信号を制御すること
により立ち上がりと立ち下がりの時間軸ずれを自動的に
抑圧するものである。
ち上がりエッジと立ち下がりエッジを別個に検出し両者
を遅延指示信号にしたがって遅延し、遅延後の両エッジ
の位相関係を検出して前記遅延指示信号を制御すること
により立ち上がりと立ち下がりの時間軸ずれを自動的に
抑圧するものである。
【００１２】
【実施例】以下本発明の一実施例のデータ検出装置につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１３】図１は本発明の実施例におけるデータ検出
装置の構成を示すものである。図２はその動作説明のた
めの波形図である。図１において、２は反転器、３と４
は比較器、５は論理和ゲート、１６と１７は可変遅延
器、１８は反転器、１９は発振器、２０と２１はカウン
タ、２２と２３はウインドウコンパレータ、２４と２５
は論理積ゲート、２６と２７はサンプルホールド、２８
と２９はパルス間隔検出器、３０は減算器、３１は制御
器、３２はデータセパレータである。カウンタ２０とウ
インドウコンパレータ２２と論理積ゲート２４とサンプ
ルホールド２６とでパルス間隔検出器２８を構成し、カ
ウンタ２１とウインドウコンパレータ２３と論理積ゲー
ト２５とサンプルホールド２７とでパルス間隔検出器２
９を構成する。
装置の構成を示すものである。図２はその動作説明のた
めの波形図である。図１において、２は反転器、３と４
は比較器、５は論理和ゲート、１６と１７は可変遅延
器、１８は反転器、１９は発振器、２０と２１はカウン
タ、２２と２３はウインドウコンパレータ、２４と２５
は論理積ゲート、２６と２７はサンプルホールド、２８
と２９はパルス間隔検出器、３０は減算器、３１は制御
器、３２はデータセパレータである。カウンタ２０とウ
インドウコンパレータ２２と論理積ゲート２４とサンプ
ルホールド２６とでパルス間隔検出器２８を構成し、カ
ウンタ２１とウインドウコンパレータ２３と論理積ゲー
ト２５とサンプルホールド２７とでパルス間隔検出器２
９を構成する。
【００１４】以上のように構成されたデータ検出装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。なお、前述の従来例と同一の機能を有する構成要素
については同一の番号を付与しその説明を省略する。
ついて、以下図１及び図２を用いてその動作を説明す
る。なお、前述の従来例と同一の機能を有する構成要素
については同一の番号を付与しその説明を省略する。
【００１５】まず、図２は各部動作波形の例を示すもの
であって、（ａ）に示す記録データの再生信号は（ｂ）
のようになり、この再生信号の立ち上がりエッジと立ち
下がりエッジがそれぞれ比較器３と４によって（ｃ）と
（ｄ）のように検出されて出力される。可変遅延器１７
は遅延量指示信号で与えられる遅延時間だけ比較器４出
力を遅延して出力し、可変遅延器１６は前記遅延量指示
信号が反転器１８で反転された値により与えられる遅延
時間だけ比較器３出力を遅延して出力する。発振器１９
はチャンネルクロックよりも十分高い周波数の（ｇ）に
示すクロックをカウンタ２０及び２１に出力する。カウ
ンタ２０は可変遅延器１６出力パルスでクリアされるア
ップカウンタでありそのカウント値は（ｈ）のようにな
る。ウインドウコンパレータ２２はカウンタ２０のカウ
ント値が再生信号の変調方式の最小反転間隔で定まる最
小パルス間隔付近にウインドウが設定されたウインドウ
コンパレータであり、論理積ゲート２４はウインドウコ
ンパレータ２２出力と可変遅延器１７出力との論理積を
出力する。サンプルホールド２６は論理積ゲート２４の
出力がえられた瞬間のカウンタ２０のカウント値をサン
プルして次の出力がえられるまでホールドする。したが
って、カウンタ２０とウインドウコンパレータ２２と論
理積ゲート２４とサンプルホールド２６とで構成される
パルス間隔検出器２８は遅延された立ち上がりエッジパ
ルスから遅延された立ち下がりエッジパルスまでの間隔
が最小パルス間隔であった場合にその値をサンプルホー
ルド２６出力として出力する。同様にして遅延された立
ち下がりエッジパルスから遅延された立ち上がりエッジ
パルスまでの間隔が最小パルス間隔であった場合にその
値がサンプルホールド２７出力にえられることになる。
減算器３０はサンプルホールド２６出力とサンプルホー
ルド２７出力の差を出力するディジタル減算器である。
制御器３１は減算器３０出力を入力としてこれを低域濾
波して前記遅延量指示信号として出力するとともにその
出力動作を制御信号の状態にしたがって実行し或いは停
止する。
であって、（ａ）に示す記録データの再生信号は（ｂ）
のようになり、この再生信号の立ち上がりエッジと立ち
下がりエッジがそれぞれ比較器３と４によって（ｃ）と
（ｄ）のように検出されて出力される。可変遅延器１７
は遅延量指示信号で与えられる遅延時間だけ比較器４出
力を遅延して出力し、可変遅延器１６は前記遅延量指示
信号が反転器１８で反転された値により与えられる遅延
時間だけ比較器３出力を遅延して出力する。発振器１９
はチャンネルクロックよりも十分高い周波数の（ｇ）に
示すクロックをカウンタ２０及び２１に出力する。カウ
ンタ２０は可変遅延器１６出力パルスでクリアされるア
ップカウンタでありそのカウント値は（ｈ）のようにな
る。ウインドウコンパレータ２２はカウンタ２０のカウ
ント値が再生信号の変調方式の最小反転間隔で定まる最
小パルス間隔付近にウインドウが設定されたウインドウ
コンパレータであり、論理積ゲート２４はウインドウコ
ンパレータ２２出力と可変遅延器１７出力との論理積を
出力する。サンプルホールド２６は論理積ゲート２４の
出力がえられた瞬間のカウンタ２０のカウント値をサン
プルして次の出力がえられるまでホールドする。したが
って、カウンタ２０とウインドウコンパレータ２２と論
理積ゲート２４とサンプルホールド２６とで構成される
パルス間隔検出器２８は遅延された立ち上がりエッジパ
ルスから遅延された立ち下がりエッジパルスまでの間隔
が最小パルス間隔であった場合にその値をサンプルホー
ルド２６出力として出力する。同様にして遅延された立
ち下がりエッジパルスから遅延された立ち上がりエッジ
パルスまでの間隔が最小パルス間隔であった場合にその
値がサンプルホールド２７出力にえられることになる。
減算器３０はサンプルホールド２６出力とサンプルホー
ルド２７出力の差を出力するディジタル減算器である。
制御器３１は減算器３０出力を入力としてこれを低域濾
波して前記遅延量指示信号として出力するとともにその
出力動作を制御信号の状態にしたがって実行し或いは停
止する。
【００１６】以上の一連の動作によれば遅延された立ち
上がりエッジと遅延された立ち下がりエッジとのパルス
間隔が最小パルス間隔であった場合の間隔値を検出し
て、立ち上がりから立ち下がりの間隔と立ち下がりから
立ち上がりの間隔とが等しくなるように遅延量を制御す
ることとなる。例えば、しきい値が最適値よりも大きく
て立ち上がりエッジの位相が立ち下がりエッジの位相よ
りも遅れた場合にはパルス間隔に差が生じ、この間隔を
抑圧するように遅延量が補正されることとなる。
上がりエッジと遅延された立ち下がりエッジとのパルス
間隔が最小パルス間隔であった場合の間隔値を検出し
て、立ち上がりから立ち下がりの間隔と立ち下がりから
立ち上がりの間隔とが等しくなるように遅延量を制御す
ることとなる。例えば、しきい値が最適値よりも大きく
て立ち上がりエッジの位相が立ち下がりエッジの位相よ
りも遅れた場合にはパルス間隔に差が生じ、この間隔を
抑圧するように遅延量が補正されることとなる。
【００１７】以上のように本実施例によれば、入力信号
の立ち上がりエッジと立ち下がりエッジをそれぞれ別個
に検出する比較器と検出された両エッジを遅延させる遅
延器と前記遅延されたそれぞれのエッジの時間間隔を測
定するパルス間隔検出器と前記パルス間隔検出器出力か
ら前記遅延されたそれぞれのエッジ間隔が均等になるよ
うに前記遅延器の遅延量を制御する制御器と前記遅延さ
れた両エッジの論理和をとって２値化出力として出力す
る論理和ゲートとを設けることにより、両エッジの時間
ずれを最適に調整してその結果の論理和を２値化出力と
して出力して、しきい値の設定誤差によるエッジ検出の
誤差を自動的に抑圧することができる。また、このこと
は記録パワーのゆらぎによるしきい値の最適レベル変動
に対しても有効であり、このゆらぎに対しても適応化が
可能である。データセパレータ３２は論理和ゲート５出
力からクロック再生を行って再生クロックを出力する位
相同期回路とこの再生クロック信号による論理和ゲート
５出力の同期化を行って再生データを出力するＤ型フリ
ップフロップによりなり本データ検出装置の後処理装置
である。
の立ち上がりエッジと立ち下がりエッジをそれぞれ別個
に検出する比較器と検出された両エッジを遅延させる遅
延器と前記遅延されたそれぞれのエッジの時間間隔を測
定するパルス間隔検出器と前記パルス間隔検出器出力か
ら前記遅延されたそれぞれのエッジ間隔が均等になるよ
うに前記遅延器の遅延量を制御する制御器と前記遅延さ
れた両エッジの論理和をとって２値化出力として出力す
る論理和ゲートとを設けることにより、両エッジの時間
ずれを最適に調整してその結果の論理和を２値化出力と
して出力して、しきい値の設定誤差によるエッジ検出の
誤差を自動的に抑圧することができる。また、このこと
は記録パワーのゆらぎによるしきい値の最適レベル変動
に対しても有効であり、このゆらぎに対しても適応化が
可能である。データセパレータ３２は論理和ゲート５出
力からクロック再生を行って再生クロックを出力する位
相同期回路とこの再生クロック信号による論理和ゲート
５出力の同期化を行って再生データを出力するＤ型フリ
ップフロップによりなり本データ検出装置の後処理装置
である。
【００１８】なお、以上の例では両エッジの遅延のため
にともに可変遅延器を用いたが一方を固定の遅延器とし
他方のみを可変遅延器としてもその動作に支障はない。
遅延量の調整については容易にわかるように１チャンネ
ルビット間隔分の変化に対応できれば良いため、図１の
例ではその遅延量は最大でチャンネルビット間隔の２分
の１が調整できれば良い。
にともに可変遅延器を用いたが一方を固定の遅延器とし
他方のみを可変遅延器としてもその動作に支障はない。
遅延量の調整については容易にわかるように１チャンネ
ルビット間隔分の変化に対応できれば良いため、図１の
例ではその遅延量は最大でチャンネルビット間隔の２分
の１が調整できれば良い。
【００１９】以下本発明の第２の実施例について図面を
参照しながら説明する。図３は本発明の第２の実施例を
示すデータ検出装置の構成図であり、図４はその動作説
明のための波形図である。図３において２は反転器、３
と４は比較器、７は可変遅延器、５は論理和ゲート、３
２はデータセパレータで、以上は図１の構成と同様なも
のである。図１と異なるのは可変遅延器１６を固定遅延
器３３に変えた点である。３４はＲＳ型フリップフロッ
プ、３５は抵抗器、３６はコンデンサ、３７はインダク
タ、３８は演算増幅器である。３９はデューティ検出器
であり、ＲＳ型フリップフロップ３４と抵抗器３５とコ
ンデンサ３６とインダクタ３７と演算増幅器３８とで構
成される。４０はアナログ−ディジタル変換器（以下Ａ
ＤＣとする）、４１は制御器である。
参照しながら説明する。図３は本発明の第２の実施例を
示すデータ検出装置の構成図であり、図４はその動作説
明のための波形図である。図３において２は反転器、３
と４は比較器、７は可変遅延器、５は論理和ゲート、３
２はデータセパレータで、以上は図１の構成と同様なも
のである。図１と異なるのは可変遅延器１６を固定遅延
器３３に変えた点である。３４はＲＳ型フリップフロッ
プ、３５は抵抗器、３６はコンデンサ、３７はインダク
タ、３８は演算増幅器である。３９はデューティ検出器
であり、ＲＳ型フリップフロップ３４と抵抗器３５とコ
ンデンサ３６とインダクタ３７と演算増幅器３８とで構
成される。４０はアナログ−ディジタル変換器（以下Ａ
ＤＣとする）、４１は制御器である。
【００２０】以上のように構成されたデータ検出装置に
ついて、以下その動作を説明する。光ディスク装置の再
生信号はクロック再生のための同期引込パターン（Ｖａ
ｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃｙ Ｏｐｅｒａｔｉｏ
ｎ、以下ＶＦＯとする）から再生が開始される。図４
（ａ）に示すように、このＶＦＯは変調方式で定まる最
小反転間隔が連続するように設定されており、つづいて
変調データが書き込まれている。容易にわかるようにこ
のＶＦＯ部においては立ち上がりエッジと立ち下がりエ
ッジのパルス間隔が等しくなるように最適しきい値が設
定されるが、本実施例では遅延器によって両エッジを遅
延しＶＦＯ期間においてその遅延した両エッジ間隔が均
等になるように遅延量を制御することになる。
ついて、以下その動作を説明する。光ディスク装置の再
生信号はクロック再生のための同期引込パターン（Ｖａ
ｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃｙ Ｏｐｅｒａｔｉｏ
ｎ、以下ＶＦＯとする）から再生が開始される。図４
（ａ）に示すように、このＶＦＯは変調方式で定まる最
小反転間隔が連続するように設定されており、つづいて
変調データが書き込まれている。容易にわかるようにこ
のＶＦＯ部においては立ち上がりエッジと立ち下がりエ
ッジのパルス間隔が等しくなるように最適しきい値が設
定されるが、本実施例では遅延器によって両エッジを遅
延しＶＦＯ期間においてその遅延した両エッジ間隔が均
等になるように遅延量を制御することになる。
【００２１】図３において固定遅延器３３は比較器３出
力をチャンネルビット間隔の２分の１だけ遅延して出力
する。ＲＳ型フリップフロップ３４は（ｄ）に示される
固定遅延器３３出力によりリセットされ（ｅ）に示され
る可変遅延器１７によりセットされるフリップフロップ
であり（ｆ）のように出力する。抵抗器３５、コンデン
サ３６、インダクタ３７でＲＳ型フリップフロップ３４
の直流成分を検出する低域濾波器が構成されており演算
増幅器３８とでＲＳ型フリップフロップ出力のデューテ
ィ比を出力する。このデューティ比は前記遅延された立
ち上がりエッジと立ち下がりエッジの位相差を表してお
り、デューティ検出器３９出力はデューティ比が５０パ
ーセントのとき０となる。ＡＤＣ４０はデューティ検出
器３９出力をディジタル信号に変換して出力し、制御器
４１は制御信号にしたがって再生信号がＶＦＯ部である
場合にＡＤＣ４０出力で与えられる前記デューティ比が
５０パーセントになるように可変遅延線１７への遅延量
指示信号を制御する。
力をチャンネルビット間隔の２分の１だけ遅延して出力
する。ＲＳ型フリップフロップ３４は（ｄ）に示される
固定遅延器３３出力によりリセットされ（ｅ）に示され
る可変遅延器１７によりセットされるフリップフロップ
であり（ｆ）のように出力する。抵抗器３５、コンデン
サ３６、インダクタ３７でＲＳ型フリップフロップ３４
の直流成分を検出する低域濾波器が構成されており演算
増幅器３８とでＲＳ型フリップフロップ出力のデューテ
ィ比を出力する。このデューティ比は前記遅延された立
ち上がりエッジと立ち下がりエッジの位相差を表してお
り、デューティ検出器３９出力はデューティ比が５０パ
ーセントのとき０となる。ＡＤＣ４０はデューティ検出
器３９出力をディジタル信号に変換して出力し、制御器
４１は制御信号にしたがって再生信号がＶＦＯ部である
場合にＡＤＣ４０出力で与えられる前記デューティ比が
５０パーセントになるように可変遅延線１７への遅延量
指示信号を制御する。
【００２２】以上のように、デューティ比を検出する検
出器を設け、これを再生信号の同期引込期間で動作させ
ることにより、簡便な構成で遅延量の制御が実現でき
る。
出器を設け、これを再生信号の同期引込期間で動作させ
ることにより、簡便な構成で遅延量の制御が実現でき
る。
【００２３】また、第２の実施例では第１の実施例にお
ける遅延器１４にかえて固定遅延器３３を用いたが、第
１の実施例のように遅延時間が第２の遅延器とは逆極性
に制御される可変遅延器としてもよい。
ける遅延器１４にかえて固定遅延器３３を用いたが、第
１の実施例のように遅延時間が第２の遅延器とは逆極性
に制御される可変遅延器としてもよい。
【００２４】
【発明の効果】以上のように本発明は再生信号の立ち上
がり立ち下がりの両エッジを別個に検出する２個の比較
器と前記それぞれの比較器の出力を遅延する２個の遅延
器と前記２個の遅延器出力間の位相差を検出するパルス
間隔検出器と前記パルス間隔検出器出力をもとに前記遅
延器の遅延時間を制御する制御器という構成を設けるこ
とにより、しきい値のずれによるエッジずれを立ち上が
りエッジと立ち下がりエッジの時間関係から検出して両
者を遅延制御することにより両エッジの時間ずれを自動
的に抑圧することができる。
がり立ち下がりの両エッジを別個に検出する２個の比較
器と前記それぞれの比較器の出力を遅延する２個の遅延
器と前記２個の遅延器出力間の位相差を検出するパルス
間隔検出器と前記パルス間隔検出器出力をもとに前記遅
延器の遅延時間を制御する制御器という構成を設けるこ
とにより、しきい値のずれによるエッジずれを立ち上が
りエッジと立ち下がりエッジの時間関係から検出して両
者を遅延制御することにより両エッジの時間ずれを自動
的に抑圧することができる。
【図１】本発明の第１の実施例におけるデータ検出装置
の構成図
の構成図
【図２】同実施例における動作説明のための信号波形図
【図３】本発明の第２の実施例におけるデータ検出装置
の構成図
の構成図
【図４】同実施例における動作説明のための信号波形図
【図５】従来のデータ検出装置の構成図
【図６】従来のデータ検出の動作説明のための信号波形
図
図
１、８ 加算器 ２ 反転器 ３、４ 比較器 ５ 論理和ゲート ６、７ 位相比較器 ９、１３、１４ 低域濾波器 １０ 電圧制御発振器 １１ Ｄ型フリップフロップ １２、３２ データセパレータ １５、３０ 減算器 １６、１７ 可変遅延器 １８ 反転器 １９ 発振器 ２０、２１ カウンタ ２２、２３ ウインドウコンパレータ ２４、２５ 論理積ゲート ２６、２７ サンプルホールド ２８、２９ パルス間隔検出器 ３１、４１ 制御器 ３３ 固定遅延器 ３４ ＲＳ型フリップフロップ ３５ 抵抗器 ３６ コンデンサ ３７ インダクタ ３８ 演算増幅器 ３９ デューティ検出器 ４０ アナログ−ディジタル変換器
Claims (8)
- 【請求項１】入力信号の立ち上がりエッジを検出してパ
ルスを出力する第１の比較器と、同じく立ち下がりエッ
ジを検出してパルスを出力する第２の比較器と、前記一
方の比較器出力を第１の特定の時間だけ遅延させる第１
の遅延器と、前記他方の比較器出力を第２の特定の時間
だけ遅延させる第２の遅延器と、前記第１の遅延器出力
パルスから前記第２の遅延器出力パルスにわたる時間間
隔を測定して出力する第１のパルス間隔検出器と、前記
第２の遅延器出力パルスからと前記第１の遅延器出力パ
ルスにわたる時間間隔を測定して出力する第２のパルス
間隔検出器と、前記第１のパルス間隔検出器出力と前記
第２のパルス間隔検出器出力との差をとり値が小さくな
るように遅延量指示信号を出力する制御器と、前記第１
の遅延器出力と前記第２の遅延器出力との論理和をとり
２値化出力として出力する論理和ゲートとを備えたこと
を特徴とするデータ検出装置。 - 【請求項２】第１の遅延器は第１の特定の遅延時間とし
てチャンネルビット周期の半周期分の固定の遅延時間を
もち第２の遅延器は第２の特定の遅延時間としてその遅
延時間が可変であり遅延量指示信号によってチャンネル
ビット周期の半周器分の時間を中心にして制御される請
求項１記載のデータ検出装置。 - 【請求項３】第１及び第２の遅延器は遅延時間が可変で
あり第１の特定の遅延時間と第２の特定の遅延時間とが
遅延量指示信号によって互いに逆極性に変化するように
制御される請求項１記載のデータ検出装置。 - 【請求項４】第１及び第２のパルス間隔検出器は入力信
号の変調方式により定まる特定のパルス間隔のみを検出
しそれ以外のパルス間隔を除外するように設定された特
定の幅のパルス間隔のみを有効として保持し有効パルス
間隔が得られた都度その値を更新して出力する機能を備
えたことを特徴とする請求項２または３記載のデータ検
出装置。 - 【請求項５】入力信号の立ち上がりエッジを検出する第
１の比較器と、同じく立ち下がりエッジを検出する第２
の比較器と、前記一方の比較器出力を第１の特定の時間
だけ遅延させる第１の遅延器と、前記他方の比較器出力
を第２の特定の時間だけ遅延させる第２の遅延器と、前
記第１の遅延器出力と前記第２の遅延器出力との位相差
を出力する位相差検出器と、前記位相差検出器出力を入
力として値が既定値となるように遅延量指示信号を出力
する制御器と、前記第１の遅延器出力と前記第２の遅延
器出力との論理和をとり２値化出力として出力する論理
和ゲートとを備えたことを特徴とするデータ検出装置。 - 【請求項６】第１の遅延器は第１の特定の遅延時間とし
てチャンネルビット周期の半周期分の固定の遅延時間を
もち第２の遅延器は第２の特定の遅延時間としてその遅
延時間が可変であり遅延量指示信号によってチャンネル
ビット周期の半周期分の時間を中心にして制御される請
求項６記載のデータ検出装置。 - 【請求項７】第１及び第２の遅延器は遅延時間が可変で
あり第１の特定の遅延時間と第２の特定の遅延時間とが
遅延量指示信号によって互いに逆極性に変化するように
制御される請求項６記載のデータ検出装置。 - 【請求項８】制御器はその制御動作を入力信号パターン
に応じて間欠的に行うことを特徴とする請求項６または
７記載のデータ検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883092A JPH0612790A (ja) | 1992-06-26 | 1992-06-26 | データ検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883092A JPH0612790A (ja) | 1992-06-26 | 1992-06-26 | データ検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612790A true JPH0612790A (ja) | 1994-01-21 |
Family
ID=15875315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16883092A Pending JPH0612790A (ja) | 1992-06-26 | 1992-06-26 | データ検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612790A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
| JP2009529270A (ja) * | 2006-03-08 | 2009-08-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 非対称な遅延を補正する方法およびシステム |
| CN106921463A (zh) * | 2015-12-28 | 2017-07-04 | 航天信息股份有限公司 | 一种抗干扰解码方法及*** |
-
1992
- 1992-06-26 JP JP16883092A patent/JPH0612790A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
| JP2009529270A (ja) * | 2006-03-08 | 2009-08-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 非対称な遅延を補正する方法およびシステム |
| CN106921463A (zh) * | 2015-12-28 | 2017-07-04 | 航天信息股份有限公司 | 一种抗干扰解码方法及*** |
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